DD266436B3 - Systembuserweiterung zur kopplung multimasterfaehiger mehrrechnersysteme - Google Patents

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DD266436B3
DD266436B3 DD87310262A DD31026287A DD266436B3 DD 266436 B3 DD266436 B3 DD 266436B3 DD 87310262 A DD87310262 A DD 87310262A DD 31026287 A DD31026287 A DD 31026287A DD 266436 B3 DD266436 B3 DD 266436B3
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Dietmar Dipl-Ing Beltz
Hans-Juergen Dr-Ing Nehler
Werner Dr-Ing Rozek
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Jenoptik Jena Gmbh
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4004—Coupling between buses
    • G06F13/4027—Coupling between buses using bus bridges
    • G06F13/4045—Coupling between buses using bus bridges where the bus bridge performs an extender function
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
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    • G06F13/40—Bus structure
    • G06F13/4004—Coupling between buses
    • G06F13/4027—Coupling between buses using bus bridges
    • G06F13/4031—Coupling between buses using bus bridges with arbitration

Description

Hierzu 3 Seiten Zeichnungen
Anwendungsgebiet der Erfindung
Die Erfindung betrifft eine in der digitalen Datenverarbeitung einsetzbare Systembuskopplung für multimasterfähige Mehrrechnersysteme, die insbesondere als Schnittstelle zwischen räumlich getrennt zueinander angeordneten Systombestandteilen wirkt.
Charakteristik der bekannten technischen Lösungen Für viele Anwendungsgebiete ist es üblich und erforderlich, einen Rechner mit anderen Rechnern oder Datenstationen zu
verbinden.
Das kann, wie z. B. in DD-WP 208254 beschrieben, über eine serielle Schnittstelle erfolgen, die jedoch den Nachteil eines hohen Zeitaufwandes besitzt oder die Verbindung wird durch eine Buskopplung hergestellt. Bekannt sind Kopplungen zwischen Mastereinheiten auf einer und Slave- bzw. Mastereinheiten auf der anderen Busseite. Die
bekannten technischen Lösungen habon als Ziel, durch ihre Busparameter (wie z. B. Buslast, begrenzte Busarbitrage)beschränkte Bussysteme zu erweitern, um entweder durch Ankopplung weiterer Ressourcen die Leistungsfähigkeit von
Rechnersystemen zu erhöhen und/oder eine bessere Anpassung von Bus- bzw. Rechnersystemen an den technologischen oder
technischen Einzelfall zu ermöglichen. So sieht das DD-WP 231672 eine technische Lösung vor, bei der ein am Systembus einer
Masterkassette steckender und Einheiten zur Statusbildung und zur Verlängerungsaktivierung enthaltender Busempfänger über
ein Übertragungckabel mit einem am Systembus der Slavekassotto steckenden und Einheiten zur Statusübornahme, zur
Synchronisation und Bussteuorung enthaltenden Bustreiber verbunden Ist. Das Übortragungskabel führt Multiplexloitungon für Daten und Adressen, Interruptleitungen, Statusleitungon, eine Verlängorungs-Aktiviorungs-Leitung, eine Datenfreigabesteuerleitung und eine Buszugriffs· Quittungs-Loltung. Von Nachteil ist es, daß mit dieser technischen Lösung lediglich eine Kopplung zwischen der Masterkassette auf der einen und
der Slavokassette auf der anderen Seite realisiert werden kann.
Weiterhin ist eine Schaltungsanordnung zur Kopplung systemfremder Mikroprozessoren an ein vorgegebenes Buesystom
bekannt (DD-WP 237923), bei der ein Datenaustausch über einen Zweitorspeicher sowohl durch Steuersignale von einem mitdem vorgegebenen Bussystem verbundenen Interface als auch von einem mit den systemfremden Mikroprozessorenverbundenen Interface erfolgt. Eine Einzelschaltung liefert |e nach Anforderung Bestätigungssignale an die Bussysteme und ein
Kommandosignal an den Zweitorspeicher, wobei das Bestätigungssignal für da3 vorgegebene Bussystem als Aufrufsignal für
einen Dekoder zur Imerruptbildung für einen bestimmten systemfremden Mikroprozessor dient.
Nachteilig wirkt sich hierbei die Zwischenspeicherung der Daten aus. Damit wird der Datenaustausch insgesamt vorzögert und
die für den Datenaustausch zur Verfügung stehende Zeit eingeschränkt, Ein weiterer Nachteil liegt in dem für die softwaremäßige
Einbindung der Kopplungsanordnung in das gesamte Rechnersystem notwendigen Aufwand. Kopplungslösungen, wo Rechnereinheiten über Peripherioprozessoren verbunden sind (DE-AS 2924899), weisen diese Nachteile ebenfalls auf, wobei zusätzliche Unterbrechungen die Zeitbilanz weiter verschlechtern. Allen technischen Lösungen gemeinsam ist der Nachteil, daß entweder die Mastereinheiten der zu erweiternden Systembusse
keinen direkten, ungehinderten Zugriff auf die Ressourcen der Einheiten der jeweils entlegenen Busselte besitzen, oder daß nurdie Mastereinheit einer Busseite die Ressourcen der anderen Busselte nutzen kann, wobei auf der anderen Busseito keine
Mastereinheit vorhanden sein darf. Ziel der Erfindung
Das Ziel der Erfindung besteht darin, die Leistungsfähigkeit multimasterfähiger Rechnersysteme unter Nutzung vorteilhafter Buseigenschaften bei Gewiihrleistung geringer Verarbeitungszeiten zu erhöhen.
Darlegung des Wesens der Erfindung
Der Erfindung liegt die Aufgabe zugrunde, räumlich getrennte multimasterfähige Systembusse, bei denen Interruptarboit und Busarbitration vorgesehen sind und Busübertragungen nach dem Master/Slave-Handshake-Prinzip erfolgen, zu einem funktionell einheitlich arbeitenden multimasterfähigen Systembus zu koppeln und einen direkten, ungehinderten Zugriff der Mastereinholten einer jeden Busseite auf die Ressourcen der jeweils anderen Busselte zu gewährleisten, Die Aufgabe wird durch eine Systembuserweiterung zur Kopplung multimasterfähiger Mehrrechnersysteme gelöst, auf deren räumlich voneinander getrennten Systembussen ein Masterzugriff zur Adreß-, Daten- und Kommandoübertragung an einen Slave durch Busarbitration erfolgt. Erfindungsgemäß ist jedem Systembus ein als Sende- und Empfangseinheit von Adressen, Daten, Kommandos und Statussignalen dienendes Erweiterungsmodul zugeordnet, deren Kopplung über ein Übertragungskabel erfolgt. Bei jedem Erweiterungsmodul ist ein Busarbitrageblock vorgesehen, der taktmäßig versorgt durch einen Busgeneratorblock einerseits über jeden Systembus charakterisierende Busseitenhorrschaftsleitungen mit einem Kommandostouerungs- und Quittungssignalblock, von dom Signalleitungon zu einem Datenübertragungsblock ausgehen und andererseits eine den zum Erweiterungsmodul zugeordneten Systembus charakterisierende, negierte Busseitenherrschaf tsleitung mit einem Adreßübertragungsblock verbunden ist.
Außerdem ist ein Block zur Übertragung von Statussignalen vorgesehen, von dem eine Verbindung sowohl zum Kommandostouerungs- und Quittungssignalblock als auch zum Busarbitrageblock besteht. In einem Übertragungszyklus ermitteln die Busarbitrageblöcke der beiden Erweiterungsmodulo aus den Busanforderungssignalen beider Systembusse und deren voreingestellten Prioritätenverkopplung das jeweilige Erlaubnissignal für die Erlangung der Bushorrschaft des dazugehörenden Masters, wobei jeder Busarbitrageblock für den ihm zugeordneten Systembus die Erlaubnis erteilt. Aus den Erlaubnissignalen des gesamten Systembusses und aus der Kenntnis über die Lage des Sendeortes der Busanforderungssignale der sich um die nachfolgende Busherrschaft bewerbenden Master wird ein Busseitenherrschaftssignal gebildet. Über das Busseitenherrschaftssignal, das vom jeweiligen Busarbitrageblock geliefert wird, wird die Richtung der im Adreßübertragungsblock vorhandenen Adreßtreiber geschaltet. Die Schaltung erfolgt immer in Richtung der masterabgewandten Seite des entstandenen einheitlichen Systembusses, unabhängig davon, aufweicher Seite sich der Slave befindet. In die gleiche Richtung werden im Datenübertragungsblock vorhandene Datentreiber geschaltet. Für die Kommando- und Quittungssignalübertragung übernimmt die Systembuserweiterung gegenüber dem Master die Rolle des Slave und gegenüber dem Slave die des Masters. Die Übertragungsrichtung wird in Richtung der masterabgewandten Seite geschaltet, wobei die Kommandos in Abhängigkeit vom Zustand des Datenübertragungsblockes entweder direkt weitergegeben werden, oder die Woitergabe wird verzögert.
Liegt ein Lesekommando oder ein Unterbrechungsquittungssignal vor, was durch den Kommandostouerungs- und Quittungssignalblock analysiert wird, so wird die Datenübertragungsrichtung des Datenübertragungsblockes auf der masterabgewandten Seite in entgegengesetzte Richtung umgeschaltet, wobei der Datenübertragungsblock der masterzugewandten Seite inaktiv gesetzt wird. Während dieser Umschaltung ist die Weitergabe des Lesekommandos gesperrt und nach erfolgter Umschaltung wird die Sperrung aufgehoben. Die Unterbrechungsquittungssignale des Masters werden ungehindert an die masterabgewandte Seite übertragen. Schreibkommandos werden unmittelbar weitergegeben. Handelt es sich um ein Schreibquittungssignal, so wird dessen Weiterleitung an die masterzugewandte Seite aktiviert und durchgeführt.
Vom Kommandosteuorungs- und Quittungssignalblock der maeterabgowanr'ten Seite wird das Senden eines Quittungeeignales durch einen auf der masterabgewandten Seite befindlichen Slave, der von einer vom Master gesendeten Adresse angesprochen wird, überprüft. Ein empfangenes Quittungssignal wird zwischongespeichert und In Abhängigkeit des vom Mastor gesendeten Kommandos ausgewertet, bevor die Weiterleitung an die masterzugewandte Seite erfolgt. Beim Empfang des Quittungssignales für ein Lesekommando oder ein Unterbrechungsquittungssignal werden mit Einlaufen des Quittungssignales alle auf dem masterabgewandten Datenbus liegenden Daten im Datenübertragungsblock der masterabgewandten Seite . zwischengespeichert und die Datenübortragungsblöcke beider Seiten für den Datentransport von der masterabgewandten zur masterzugewandten Seite aktiviert. Nachdom sich auf der Datonloitung der masterzugowandten Seite ein statischer Zustand eingestellt hat, wird die Weiterleitung des Quittungssignals an die masterzugewandte Seite aktiviert und durchgeführt. Vom Kommandosteuerungs- und Quittungssignalblock der masterabgewandton Seite werden die Kommandosignale, die von der masterzugewandten zur masterabgewandten Seite übertragen werden, für die abgewandte Seite inaktiv gesetzt. Nach Inaktivwerden der Kommandos vom Mastor setzt der Kommandosteuerungs- und Quittungssignalblock das Quittungssignal auf der masterzugewandten Seite inaktiv und der Grundzustand der Erwoiterungsmodulo wird hergestellt.
Ausführungsbeispiel
Die Erfindung soll anhand dor schematischon Zeichnung und bezogen auf den multimasterfähigen IEEE 796-Bus, der alle wesentlichen funktionellen und zoitspezifischen Forderungen des AMS-Busses erfüllt, näher erläutert werden, Die Zeichnungen zeigen
Fig. 1: die Verbindung zweier erweiterter Systembusse Fig. 2: ein Blockschaltbild eines Erweiterungsmoduls, wie es jedem Systembus zugeordnet ist Fig. 3: ein Blockschaltbild des Kommandosteuorungs- und Quittungssignalblockes.
Die Verbindung zweier erwoiterter Systembusse SB 1 und SB 2 erfolgt gemäß Fig. 1 durch eine Erweiterung mit Erwoiterungsmodulen EM1 und EM 2, die über ein Kabel K miteinander verbunden sind. Jeder der Erweiterungsmodule EM1, EM 2 ist wie in Fig. 2 dargestellt aufgebaut.
Ein Adreßübertragungsblock 1 beinhaltettristateföhige, bidirektionaleTreiber, die einerseits an Adreßleitungen /ADRO... 17 des zugeordneten Systembussos geschalten und andererseits mit Adreßleitungen /eADRO... 17 des Übertragungskabols K verbunden sind. Die Richtungb-Mngänge von Im Adreßübertragungsblock 1 vorgesehenen Adreßbustreiborn sind über eine modulinterne Leitung eines inver- ^n Busseitenhorrschaftssignals /iMSTRx mit einem Busarbitrageblock 4 verkoppelt. Ein Datenübertragungsblock 2 onthält jeweils ein erstes tristatefähiges Datentreiberpaar und ein zweites tristate- und latchfähigos Datontreiborpaar. Die Tristatosteueroingänge des ersten Datentreiberpaares sind mit einer Signalleitung /iOE 1 verbunden. Während an den Tristatesteuereingängen des zweiten latchfähigen Datentreiberpaares eine Signalleitung /IOE 2 angeschlossen ist, liegt an dessen Latchsteuereingang eine modulinterne Leitung eines Signals /iXACKx an. Durch Signalleitungen /iOE 1, /iOE 2 und die Leitung /iXACKx verbunden sind ein Kommandosteuerungs- und Quittungssignalblock 3 und der Datenübertragungsblock 2 Der Busarbitrageblock dos dem jeweiligen Systembus zugeordneten Erweiterungsmoduls ist mit tlen zum jeweiligen Systembus gehörenden Busleitunge , /BUSY, /CBRQ, /BREQn, /BPRNn mit η = 1,..., 4 verbunden. Außerdem besteht eine Verbindung über modulinterne Taktleitungen /iBCLK und /iBCLK zu einem Bustaktgeneratorblock 5 und über eine /ilNIT-Leitung zu einer Initialisierungsstufe in einem Block 6 zur Übergabe diverser Signale. Der Busarbitrageblock 4 speist die Leitungen /iMSTRx, /iMSTRx, /iMSTRy und /iMSTRy sowie die zum anderen Erweiterungsmodul gehenden Leitungen /eMSTRx,/eCf.RQx und/eBREQ1x...4x und fragt die Eingangsleitungen/eBREQ1y...4y,eMSTRy und eCBRQy, die über das Kabel K mit dem anderen Erweiterungsmodul verkoppelt sind, ab.
Der Bustaktgeneratorblock 5 besteht aus einem Bustaktgenerator, der mit einem Muttertaktgenerator gekoppelt ist. Der Bustaktgenerator ist verbunden mit einer Bustaktleitung /BCLK sowie mit dem Busarbitrageblock 4. Der Ausgang des Muttertaktgenerators ist über eine Signalvorzögerungseinheit mit dem Bustaktgenerator des gleichen Erweiterungsmoduls und über das Kabel K, Leitung /eXTACx/y, mit dem Eingang des anderen Erweiterungsmoduls verbunden. Der Block 6 zur Übergabe diverser Signale ist bussoittg mit den Bussignalleitungen /INH1, /INH2, /INTO- /INT7, /CCLK verbunden, die in voreingestellter Richtung getrieben, an das andere Erweiterungsmodul geführt sind. Die Busleitung /INIT ist ebenfalls am Block β angeschalten, wobei im Block 6 eine interne Bereitstellung von /UNIT und das eigenständig erkannte Weiterreichen des Initialisierung-Signals entweder von der Busleitung zur Kabelleitung /elNITx oder von der /elNITy-Kabelleitung zur Busleitung /INIT erfolgt
Der Kommandosteuerungs- und Quittungssignalblock 3 besteht, wie in Fig. 2 dargestellt, aus
- einer Kommandosignaleingangsstufe 7,
- einem tristatefähigen Kabeltreiber 8 für die Kommandosignalo,
- einem tristatefähigen Busausgangstreiber 9 für die Kommandosignale,
- eine Kommandosignal-Ent- und -Verriegelungsstufe 10 für die Kommandosignale,
- einem tristatefähigen Quittungssignal-Ein- und -Ausgangstreiber 11 und einer dazugehörigen Tristatesignalsteuerung 12,
- einem Zwischenspeicher 13 für das Quittungssignal /XACK, Ein- und Ausgangskabeltreiber 14 für das Quittungssignal /eXACKybzw./eXACKx, .
- einer Busabschaltstufe 15 für das Quittungssignal,
- einer Stufe 16zur Bildung der Tristatesteuerungssignale /iOE 1, /iOE 2 für den Datenübertragungsblock 2 mit einem /INTA-Signalzwischenspeicher und
- einer Rücksetzstufe 17 für den /INTA-Signalzwischenspeicher und für den Zwischenspeicher 13.
Die Kornr iandoelgnaleingangsstufe 7 ist elngangssoitlg mit den Signalleitungen /MRDC, /lORC, /MWTC, /IOWC, /LOCK, und /INTA das zugeordneten Systemlosen verbunden. Die Signale /iMRDC·, /ilORC», /iMWTC», /ilOWC», /iLOCK» und /ilNTA» dieser Stufe stellen das jeweilige Ergebnis der logischen Verknüpfung mit dem Signal /IMSTRx dar. Die logische.ι Funktionen sind:
/iMRDC» = /MRDC V /iMSTRx
/ilORC» = /lORC V /iMSTRx
/IMWTC· = /MWTC V /iMSTRx
/ilOWC» = /IOWC V /iMSTRx
/iLOCK» = /LOCK V /iMSTRx
/ilNTA» <= /INTA V /iMSTRx
Die Signalleitungen /iMRDC·, /iMWTC», /ilORC», /ilOWC» und /ilNTA» sind an dem Kabeltreiber 8 und an der Busabschaltstufo 15 ' angeschlossen. Die Signalleitung /ILOCK* verbindet die Kommandosignaleingangsstufe 7 mit dem Kabeltreibor 8. Das Signal /BHEN führt direkt an den Kabeltroibur 8. Während der Tristateeingang des Kabeltreibers 8 mit der Signalleitung /iMSTRx verbunden ist, sind die Ausgänge mit den bidirektionalen Leitungen /eMRDC, /elORC, /olNTA, /eBHEN, /eLOCK, /eMWTC und /elOWC verschalten. Auf jedem Erweiterungsmodul EM1, EM 2 erfolgt ein Abgriff von diesen bidirektionalen Leitungen. So ist der Eingang der Rücksetzstufe 17 mit den Leitungen /eMWTC, /elOWC, /eMRDC, /elORC und /elNTA beschälten. Eingänge der Kommando-Ent- und -Verriegelungsstufe 10 sind mit den gleichen Leitungen wie die Rücksetzstufe 17 verbunden. Weitere Signnlleitungen der Stufe 10 sind:
- eine Signalleitung für das zwischengespeicherte Quittungssignal IXACKx sowie dessen negiertes Signal /IXACKx
- eine Signalleitung für eino allgemeine Leseanforderung /iRD
- eine Signalleitung /iOE 1 des Tristatesteuersignals des Datentreiborpaares.
Die Ausgange der Kommando-Ent- und -Verriegelungsstufe 10 sind mit den Signalleitungen /iMRDC, /ilOWC, /iMWTC, /ilOWC, /ilNTA und /iLOCK, die zum tristatefählgen Busausgangstroiber 9 führen, verbunden. Weitere Eingangsgrößen des Busausgangstreibers 9 sind /eBHEN und die Signalleitung des negierten Busseitenherrschaftssignals /IMSTRy, welche die Herrschaft eines Masters des jeweils anderen Systembusses charakterisiert. Ausgangsseitig ist der Busausgangstreiber 9 mit den Busleitungen /BHEN, /LOCK, /MRDC, /lORC, /INTA, /MWTC und /IOWC des zugeordneten Systembusses verbunden. Die Stufe 16 zur Bildung der Tristatesteuersignale für den Datenübertragungsblock 2 ist eingangsseitig verbunden mit den bidiroktionalen Leitungen /eMRDC, /elORC und /elNTA, mit den Bussoitenherrschaftsleitungen, für die Signale iMSTRx und iMSTRy, die vom Busarbitrageblock 4 geliefert werden, der Signalleitung für iXACKy vom Eingangskabeltreiber 14 und der Rücksetzleitung /IRS für den /INTA-Zwischenspelcher. Das Signal iXACKy ist das vom jeweils anderen Erweiterungsmodul gespeicherte und gelieferte Quittungssignal. Die Ausgänge der Stufe 16 zur Bildung der Tristatesteuersignale sind mit den Signalleitungen /iOE 1, /iOE 2, /iRDI, /iRD verkoppelt. Während die Signalleitung /iOE 2 zum Datenübertragungsblock führt, ist die Signalleitung /iOE 1 einerseits am Datenübertragungsblock 2 und andererseits an die Kommando-Ent- und -Verriegelungsstufe 10 angeschlossen. Die Leitung des allgemeinen Lesekommandos (/iRD = /eMRDC λ /elORC) führt ebenfalls an die Stufe 10. Die Leitung des Signals /iRDI mit /iRDI = /iRD λ /elNTA ist mit der Tristateslgnalsteuerung 12 verbunden. Der tristatefähigo Quittungssignal-Ein- und -Ausgangstreiber 11 ist zum einen mit der Systembusleitung /XACK des zugeordneten Systembussos gekoppelt und steht zum anderen ausgangsseitig über die Leitung /iXACK mit dem Zwischenspeicher 13 für das Quittungssignal und eingangsseitig mit den Signalleitungen iMSTRx, iXACKy und der iQAB-Leitung, die von der Busabschaltstufe 15 kommt, In Verbindung, Der Tristateeingang des Quittungssignal-Ein- und •Ausgangstreibers 11 ist über die Leitung /ICS mit der Tristateslgnalsteuerung 12 verschalten. Neben der Eingangsleitung /iRDI existieren eine iXACKy-Eingangsleitung, die vom Ein- und Ausgangskabeltreiber 14 für Quittungssignalo kommt und die iMSTPy-Eingangsleitung.
Der Rücksotzeingang des Zwischenspeichers 13 für das Quittungssignal /iXACK ist mit der Signalleitung /iRS verschalten. Die logische Verknüpfung der Eingangssignale der Stufe 16 zur Bildung der Tristatesteuersignale für die Datentreiber ist nebe η den bereits beschriebenen Verkopplungen für /iRDI und /iRD in Tabelle 1 angegeben.
In der Kommando-Ent- und -Verriegelungsstufe 10 erfolgt eine Ableitung der Kommandosperr- bzw. Kommandofreigabesignale und die Weitergabe nach folgenden Gleichungen:
/iMWTC = /eMWTC ν /iXACKx λ iOE 1
/ilOWC = /elOWC ν TiXÄCKx AiOEI /iMRDC = /eMRDC ν (iXACKx ν iRD) /ilORC = /elORC ν (iXACKx ν IRD) /ilNTA = /elNTA ν iXACKx.
In der Rücksetzstufe 17 erfolgt eine logische Verkopplung nach der Gleichung
/iRS = /ilNIT λ (/eMRDC λ /elORC λ /eMWTC λ /elOWC λ /elNTA). In der Busabschaltstufe erfolgt eine logische Verknüpfung nach
iQAB = (/iMWTC· λ /iMRDC» λ /ilOWC» λ /ilORC» λ /ilNTA·).
Im Ein· und Ausgangetrelbor 11 erfolgt eine Verknüpfung von (IQad a IXACKy) bevor das Signal an den Eingang des Quittungsslgnal-Ein- und -Ausgangstreibers 11 gelegt wird. In der Tristatoslgnalsteuerung 12 erfolgen die logischen Verknüpfungen
/iCS - (I/iRDI λ IXACKyI ν IXACKy) ν IMSTRy.
Die Leitungen /eMRDC, /elORC, /eMWTC, /elOWC, /elNTA, /eUHEN und /eLOCK dor Erweiterungsmodule EM1 und EM2 sind
über das Kabel K miteinander verbunden.
Bevor eine Übertragung über die durch die miteinander verbundenen Erweiterungsmodule EM1, EM 2 gebildete Koppelstelle
ausgeführt wird, geben die Master für einen Buszugriff die Busanforderungssignale/BREQn mit η = 1x,...,4x, 1y,..,,4y an den
Busarbitrageblock 4 eines jeden Buserweiterungsmoduls EM1, EM 2. Dazu werden z. B. die Busanforderungssignale aus dem Systembus SB 1 zum einen an dessen Busarbitrageblock 4 zum anderen über das Kabel K zum Busarbitrageblock des Erweiterungsmoduls EM 2 geführt. Entsprechend einer Prioritätenverkopplung, die in jedem der Busarbltragoblöcke realisiert
ist, erhält der Master mit der höchsten Priorität die Erlaubnis für die Erlangung der Busherrschaft, die über die
Systembussignalleitung /BPRNn mit η = 1, ...,4 an den zugehörenden Master vermittelt wird, Dabei vergibt der Busarbitrageblock 4 nur die Erlaubnis für die Erlangung der Bushorrschaft für die Master am Systembus SB 1 und der andere Busarbitrageblock für den Systembus SB2. Aus den Signalen /BPRNn des gesamten Systembusses wird das Busseitenherrschaftssignal IMSTRx durch den Busarbitrageblock 4 für den Systembus SB 1 uno. den anderen Busarbitrageblock
für den Systembus SB 2 erzeugt. Dieses Signal wird über das Kabel K zum jeweils anderen Erweiterungsmodul geführt. In bezugauf das jeweils andere Erwoiterungsmodul stellt das Signal iMSTRx das Signal iMSTRy dar. Das Signal iMSTRx wird in jedem
Erweiterungsmodul EM1, EM 2 in Verbindung mit dem inaktiven Bussignal /BUSY und mit dem Taktsignal /iBCLK in den
jeweiligen Zustand gescholten. Mit dem Umschalten der Bussoitenherrschaftsslgnale auf den Erweiterungsmodulon EM1, EM 2wird die Richtung der Adreßtroiber umgeschalten, so daß die Adreßtreiber die Adressen vom Master zur masterabgewandtcn
Seite weiterleiten können. Die Datentreiber werden entsprechend Tabelle 1 geschalten, so daß sich ebenfalls die Datentreiber VOTi Master aus gesehen in Schreibflußrichtung einstellen. Im Kommandosteuerungs- und -Quittungssignalblock 3 ist in Abhännigkeit vom Signal /iMSTRx die Kommandosignaleingangsstufe 7 geöffnet (bzw. gesperrt) und der Kabeltreiber 8 befindet sich nicht im Tristatezustand (bzw. im Tristatezustand). Um die weitere Funktionsweise besser erläutern zu können, soll der Master sich an dem Systembus SB 1 befinden. Die Zustände
in dem Erweiterungsmodul EM1 sind folgende:
Die Kommandosignaleingangsstufe 7 ist geöffnet und der Kabeltreiber 8 ist im aktiven Zustand. Der tristatefähige Busausgangstreiber 9 befindet sich im Tristatezustand. Die Zustände dieser drei Stufen ändern sich so lange nicht, bis die Busseitenherrschaft wechselt. Der Quittungssignaltreiber befindet sich im Tristatezustand. Der Zwischenspeicher 13 ist mit inaktivem Quittungssignal
beschrieben, was durch die Rücksotzstufe 17 bei inaktiven Signalen /eMRDC, /elORC, /eMWTC, /elOWC und /ölNTA durch das
Signal /IRS eingeschrieben wird. Für diese Busseitenherrschaft bleibt der Zwischenspeicher 13 in diesem Zustand. Der Zustand der Kommando-Ent- und - Verriegelungsstufe 10 ist uninteressant, da eine Rückwirkung der Kommandos auf den Systembus SB 1 durch den Tristatezustand des Busausgangstreibers 9 unterbunden wird. Auf dem Systembus SB2 bestehen folgende Zustände: Die Komrrandosignaloingangsstufe 7 ist durch das Signal /iMSTRx des Erweiterungsmoduls EM 2 gesperrt. Der Kabeltreiber 8
befindet sich im Tristatezustand. Die Rücksetzstufe hält bei aktivem Signal /IRS den Zwischenspeicher 13 auf inaktivem
Quittungssignalzustand, Der Quittungssignal-Ein- und
-Ausgangstreiber 11 ist aus dem Tristatezustand geschaltet und stellt eine Eingangsstufe in bezug auf den Systembus SB2 dar.
Der Busausgangstreiber 9 ist ebenfalls aus dem Tristatezustand genommen. Die Kommando-Ent- und -Verriegelungsstufe 10 ist
für /elNTA-Kommandos geöffnet, für Schreibkommandos /eMWTC, /elOWC genau dann gesperrt, wenn der"
Datenübertragungsblock 2 noch nicht stabil in die Schreibrichtung umgeschaltet hat. Sonst ist du Stufe 10 für die Schreibkommandos geöffnet. Für Lesekommandos /eMRDC, /elORC ist die Stufe 10 stets gesperrt. Die Zustände der Kommandosignaleingangsstufe 7, des Kabeltreibers 8, des Tristateeinganges des Quittungssignaloingangstrelbers 11 und des Tristateeinganges des Busausgangstreibers 9 bleiben für die eingestellte Busseitonherrschaft bis zum nächsten Busseitenwechsel bestehen. Die so eingestellten Zustände stellen den Ausgangszustand dar. Legt der Master nach Adressenausgabe und gegebenenfalls Datenausgabe (boi Schreibkommandos) ein Kommandosignal auf
den Systembus SB 1, so wird dieses Signal über die Eingangsstufe 7 und den Kabeltreiber 8 des Erweiterungsmoduls EM1 aufdie entsprechende Kommandoleitung, die über das Kabel K mit dem Erweiterungsmodul EM2 verbunden ist, übertragen. Aufdem Erweiterungsmodul EM1 erfolgt In der Stufe 16 zur Bildung der Tristatesteuerslgnale für die Datentreiber die Analyse der
Kommandos nach Schreib-, Lese- oder /elNTA-Kommandos.
let adressenmäßig ein Slave am Systembus SB2 angesprochen, so führt er das Kommando aus und legt dos Quittungssignal /xACK auf den Systembus SB 2. Der Ein- und Ausgangstreiber 11 empfängt das Quittungssignal, leitetos weiter zum Zwischenspeicher 13 und von dort übor den Qulttungssignalausgangstrelber 11 zum Erweiterungsmodul EM1. Das zwischengespelchorte Quittungssignal sperrt die Kommando-Ent- und -Verriegelungsstufe 10, d, h. die Kommando8lgnalloltungen /iMRDC, /ilORC, /IMWTC, /ilOWC und /ilNTA werden mit dem inaktiven Zustand der Kommandos belegt. Der Slave kann das Quittungssignal wegnehmen.
Bei einem Schreibkommando wird das Quittungssignal über den Eingangskabeltroiber des Erweiterungsmoduls EM1 vom Erweiterungsmodul EM 2 übernommen und unverzögert nach Aktlvwerdon des Trlstateausganges des Quittungssignaltreibers 11 an den Master weitergeleitet, Mit der Wegnahme des Kommandos durch den Master gohen die Erweiterungsmodule EM1, EM 2 in ihren Ausgangszustand.
Handelt es sich um ein /elNTA- oder Lesekommando, so werden mit dem Aktivwerden des Qulttungssignals die vom Slave gesendeten Daten in den Intchfähigen Datentreibern des Erweiterungsmoduls EM 2 zwischengespeichert. Mit Einlaufen des Qulttungssignals auf dem Er veiterungsmodul EM1 wird in der Stufe 1 β zur Bildung der Trlstatesteuersignale für die Datentreibor das entsprechende Tristatesignal aus dem inaktiven Zustand genommen.
Das Quittungssignal geht ebenfalls an die Trlstatesignalsteuerung 12 für den Quittungssignaltreiber 11. Hier erfolgt eine Verzögerung des Aktivwerdens von /iCS, bis die Datentreiber stabil In die Datenrichtung zum Master geschalten und die Daten sich stabil auf dem Systembus SB 1 eingestellt haben. Mit dom Aktivwerden des Signals /ICS ist der Ablauf wie beim Schreibon.
In Betracht gezogene Druckschriften:
DD 237 923, A1
DD 231672,81
DD 208 254
DE 3 338 341, A1
DE-PS 3 111 991, A1
DE 2 943 564
DE-PS 2 924 899, C 2
US 4 516205
US 4 470114

Claims (4)

1. Verfahren zur Kopplung multimaterfähiger Mehrrechnersysteme, auf deren räumlich voneinander getrennte Systembusse ein Masterzugriff zur Adreß-, Daten- und Kommandoübertragung an einen Slave durch Busarbitration unter Verwendung einer voreingestellten Prioritätenverkopplung und unter Berücksichtigung der örtlichen Lage des Masters am Bus erfolgt, dadurch gekennzeichnet, daß für den Masterzugriff nach der Festlegung der Busseitenherrschaft eine Richtungsschaltung von der masterzugewandten zur masterabgewandten Seite der gekoppelten Mehrrechnersysteme sowohl für die Adreß- als auch für die Daten- und Kommandoübertragung und eine Überwachung möglicherQuittungssignalsendungen eines Slaves aufdermasterabgewandten Seite erfolgen, daß sowohl bei einem Schreib- und einem Lesekommando als auch bei einem Unterbrechungsquittungssignal des Masters in Abhängigkeit von der Lage des Slaves die Quittungssignalübertragungsrichtung gesteuert wird, daß die Datenübertragung bei einem Schreibkommando stets von der mastorzugewandten Seite zur masterabgewandten Seite stattfindet, bei einem Lesekommando oder einem Unterbrechungsquittungssignal des Masters mit deren Erkennung eine Vorbereitung der Umschaltung der Datenübertragungsrichtung erfolgt, die mit der Registrierung des Quittungssignals eines an der masterabgewandten Seite adressierten Slave abgeschlossen wird und bei Anordnung des adressierten Slaves auf der masterzugewandten Seite keine Datenübertragung stattfindet und durch Abbruch des Lesekommandos oder des Unterbrechungsquittungssignals eine Aufhebung sowohl der Vorbereitung der Umschaltung als auch der Datenübertragung erfolgt.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß sowohl bei einem Schreibkommando in einem Schreibzyklus als auch bei einem Lesekommando oder einem Unterbrechungsquittungssignal des Masters in einem Lesezyklus mit der Registrierung eines Quittungssignals eines auf der masterabgewandten Seite adressierten Slaves nur auf der masterabgewandten ein Abbruch des Zyklusses erfolgt und auf der masterzugewandten Seite dieser durch den Master nach Erhalt des Quittungssignals ausgeführt wird und daß bei Anordnung des adressierten Slaves auf der masterzugewandten Seite keine Übertragung des Quittungssignals stattfindet.
3. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß bei einem Schreibkommando bei Anordnung des adressierten Slaves auf der masterabgewandten Seite, das Quittungssignal des Slaves sofort von der masterabgewandten Seite zur masterzugewandten Seite übertragen wird.
4. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß bei einem Lesekommando oder einein Unterbrechungsquittungssignal des Masters bei Anordnung des adressierten Slaves auf der masterabgewandten Seite die Übertragung des Quittungssignals des Slaves von der masterabgewandten Seite zur masterzugewandten Seite verzögert wird, bis die Datenübertragung von der masterabgewandten zur masterzugewandten Seite erfolgt ist.
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