JPH01193964A - マルチマスターの可能な多コンピュータシステムを結合するためのシステムバス拡張装置 - Google Patents

マルチマスターの可能な多コンピュータシステムを結合するためのシステムバス拡張装置

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JPH01193964A
JPH01193964A JP63312174A JP31217488A JPH01193964A JP H01193964 A JPH01193964 A JP H01193964A JP 63312174 A JP63312174 A JP 63312174A JP 31217488 A JP31217488 A JP 31217488A JP H01193964 A JPH01193964 A JP H01193964A
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JP
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bus
signal
block
command
master
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JP63312174A
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Dietmar Beltz
ディートマール・ベルツ
Hans-Juergen Nehler
ハンス・ユルゲン・ネーラー
Werner Rozek
ヴェルナー・ロツェック
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Jenoptik AG
Original Assignee
Jenoptik Jena GmbH
Carl Zeiss Jena GmbH
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Publication date
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    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4004—Coupling between buses
    • G06F13/4027—Coupling between buses using bus bridges
    • G06F13/4045—Coupling between buses using bus bridges where the bus bridge performs an extender function
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
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    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4004—Coupling between buses
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  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Bus Control (AREA)
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデジタルデータ処理装置において使用すること
のできるマルチマスターの可能な多コンピュータシステ
ムに関し、これは中でも空間的に分離されて設けられて
いる幾つかのシステム要素の間のインターフェースとし
ての役目をするものである。
（従来の技術） 多くの利用分野において成るコンピュータを他の幾つか
のコンピュータ又はデータ処理ステーションと結合する
ことが一般的であり且つ必要である。
これは例えば東ドイツ経済特許第２０８２５４号に記述
されているように、一連のインターフェースを介して行
なうことができるけれども、しかしながらこれらのイン
ターフェースは時間消費が大きいという欠点を有するか
又はその結合は成るバス結合系によって作り出される。
成る一つのハス側のマスターユニットともう一方のバス
側のスレーブユニット又はマスターユニットとの間の結
合を行なうことは公知である。公知のそのような技術手
段は、そのバスパラメータ（例えばバス負荷、限定され
たバス裁定等）により限定されるバスシステムを拡張し
て他の種々のリソースの接続によって各コンピュータシ
ステムの能力を高め、及び／又はバスシステム又はコン
ピュータシステムをそれぞれの場合に技術的に又は工学
的に適合させるのを可能にすることを目的としている。
すなわち例えば東ドイツ経済特許第２３１６７２　　号
公報は、成るマスターカセットのシステムバスに挿入さ
れ且つステータス形成のため及び延長活性化のための各
ユニットを含むバスレシーバ（Ｂｕｓｅｍｐｆａｅｎｇ
ｅｒ）が成る転送ケーブルを介して、スレーブカセット
のシステムバスに挿入され１つステータス受領のため及
び同期化のための各ユニットとバス制御手段とを包含す
るバス励振器に結合されているものを記述している。そ
の転送ケーブルはデータ及びアドレス用のマルチプレッ
クス線路、割込み線路、ステータス線路、延長−活性化
線路、データ送出制御線路及びバスアクセス−キット線
路を導いている。
この技術手段を用いた場合には一方の側のマスターカセ
ットともう一方の側のスレーブカセットとの間の結合し
か実現することができないのが欠点である。
更にまた、システムの異なった種々のマイクロプロセッ
サを成る予め与えられたバスシステムに結合するための
回路手段が公知であり（東ドイツ経済特許第２３７９２
３号公報）、この場合にはデータ交換は成るダブルゲー
トメモリを介して予め与えられたバスシステムと結合さ
れているインターフェースからの制御信号のみならずシ
ステムの異なった幾つかのマイクロプロセッサと結合さ
れている成るインターフェースからの制御信号によって
も行なわれる。個々の回路は要求に応じて各バスシステ
ムに受領信号を、そしてそのダブルゲートメモリにコマ
ンド信号を送り出すが、その際その受領信号は上記予め
与えられたバスシステムのために成る特定の、システム
の異なったマイクロプロセッサのための割込み信号形成
のためのデコーダ用呼出し信号として用いられる。この
場合はデータを中間記憶させることが欠点である。これ
によってデータ交換は全体として遅延され、そしてその
データ交換に用い得る時間は制限されてしまう。もう一
つの欠点は、その結合装置を全体的なコンピュータシス
テムにソフトウェア的に結合させるために必要な煩瑣で
ある。
各コンピュータユニットがペリフェラルプロセッサを介
して結合されるような連結手段（西ドイツ特許出願公告
第２９２４８９９　　号公報）も同様にこの欠点を有し
、その際追加的な断路がその時間収支を更に悪化させる
。
以上に挙げたいずれの技術手段にも、その拡張されるべ
きシステムバスの各マスターユニットはそれぞれ遠隔の
バス側の各ユニットのリソースに対する妨害のない直接
のアクセス手段を持たないか、又は一方のバス側のマス
ターユニットだけかもう一方のバス側の各リソースを利
用でき、その際もう一方のバス側にはマスターユニット
は存在すべきでないということが共通の欠点である。
（発明が解決しようとする課題〕 本発明の目的はマルチマスターの可能なコンピュータシ
ステムの性能を、短い処理時間の保証のもとに有利なバ
ス特性を利用して高めることである。
本発明の課題は、割込み作業及びバス裁定方式が用いら
れており目、つマスター／スレーブ握手原理に従うバス
転送が行なわれるような、空間的に分離されたマルチマ
スターの可能なシステムバスを、機能的に統一的作動を
する成るマルチマスターの可能なシステムバスに結合さ
せ、そしてそれぞれのバス側の各マスターユニットのそ
れぞれ他方のバス側の各リソースに対する直接的且つ妨
害のないアクセスを保証することである。
（課題を解決するための手段〕 上述の課題は、空間的に互いに分離された幾つかのシス
テムバスの上でスレーブへのアドレス転送、データ転送
及びコマンド転送のためのマスターのアクセスがバス裁
定装置を通して行なわれるような、マルチマスターの可
能な多コンピュータシステムを結合するための本発明に
従うシステムバス拡張装置によって解決される。本発明
に従えば、各システムバスにアドレス、データ、コマン
ド及びステータス信号の送受信ユニットの役目をする拡
張モジュールが従属しており、それらの間で転送ケーブ
ルを介して結合が行なわれる。各拡張モジュールにおい
て、バス発信器ブロックによってタイミング的に管理さ
れて一方において各システムバスを特徴付けるハス側支
配権線路を介して、各信号線路がそれから出発してデー
タ転送ブロックに接続しているようなコマンド制御及び
キット信号用ブロックと結合されており、そして他方に
おいて上記拡張モジュールに従属しているシステムバス
を特徴付ける否定されたバス側支配権線路を介してアド
レス転送ブロックと結合されているようなバス裁定ブロ
ックが設けられている。
更に、ステータス信号転送のためのブロックが設けられ
ており、このステータス信号転送用ブロックによってコ
マンド制御及びキット信号用ブロックとの、及びバス裁
定用ブロックとの結合がもたらされる。
更にまた、ステータス信号を転送するための一つのブロ
ックが設けられており、これによってコマンド制御及び
受領信号用のブロックへの結合のみならずバス裁定用ブ
ロックへの結合も行なわれる。
〔作用〕
転送サイクルにおいては両方の拡張モジュールのそれぞ
れのバス裁定ブロックは両方のシステムバスのバス要求
信号と前に設定されている優先的接続とから対応するマ
スターのバス支配権獲得のためのその都度の許可信号を
見つけ出すが、その際各パス裁定ブロックがそれに従属
するシステムバスに対して許可を与える。全システムバ
スの許可信号と、及び次のバス支配権を獲得しようとし
ているマスターのバス要求信号の発信場所の状態につい
ての知識とからバス側支配権信号が作り出される。それ
ぞれのバス裁定ブロックから送り出されるバス側支配権
信号によって、アドレス転送ブロックの中に存在する各
アドレス励振器の方向が制御される。この制御は、スレ
ーブがどちら側に存在するかには無関係に常にその現わ
れた個々のシステムバスのマスターと反対側の方向に行
なねれる。これと同じ方向に、そのデータ転送プロッタ
中に存在するデータ励振器がスイッチオンされる。コマ
ンド及びキット信号転送のために、このシステムバス拡
張装置はそのマスターに対してスレーブの役割を、そし
てスレーブに対してマスターの役割を行なう。転送方向
はマスターと反対側の方向ヘスイッチされ、その際各コ
マンド信号はデータ転送ブロックの状態に依存して直接
先送りされるか、又はこの先送りが遅延される。
コマンド制御及びキット信号ブロックによって解析され
る読出しコマンドまたは遮断キット信号が存在するとき
はマスターと反対側のデータ転送ブロックのデータ転送
方向が逆方向へ切り換えられ、その際マスターの側のデ
ータ転送ブロックは不活性化される。この切り換えの間
は読出しコマンドの先送りは遮断されており、そして切
り換えが終了した後にこの遮断は解除される。マスター
の遮断キット信号は妨害されることなくマスターと反対
側へ転送される。書き込みコマンドは直ちに先送りされ
る。書き込みキット信号の場合にはこのもののマスター
側への送出しが活性化されて実施される。
マスターと反対側のコマンド制御及びキット信号ブロッ
クによって、マスターと反対側にあフてマスターから送
り込まれるアドレスにより応答されるスレーブを通して
キット信号の送出が確認される。受は取られたキット信
号は中間記憶され、そしてこれがマスター側へ更に送ら
れる前にマスターから送り込まれたコマンドに依存して
評価される。読出しコマンドまたは遮断キット信号のた
めのキット信号を受は取ったときにこのキット信号の進
入と共にマスターと反対側のデータ転送ブロック中のマ
スターと反対側のデータバスの一ヒに存在する全てのデ
ータは中間記憶され、そして両側のデータ転送ブロック
はマスターと反対側からマスター側へのデータの転送の
ために活性化される。マスター側のデータ線路に静的状
態が設定されてしまった後にキット信号のマスター側へ
の先送りが活性化されて実施される。マスターと反対側
のコマンド制御及びキット信号ブロックによってマスタ
ー側からマスターと反対側へ転送されたコマンド信号が
この反対側のために不活性化される。マスターからのコ
マンド信号が不活性化された後にコマンド制御及びキッ
ト信号ブロックはマスター側のキット信号を不活性化し
、モして各拡張モジュールの基底状態が作り出される。
（実施例） 以下本発明を、ＡＭＳバスの全ての木質的な機能的及び
時間特異的要求を満たす、添付図に図式的に示すマルチ
マスターの可能なＩＥＦＥ　７９６−バスの参照のもと
に更に詳細に説明する。
第１図を参照して説明するならば、二つの拡張されたシ
ステムバスＳＢ、　　及びＳＢ２　　の結合はケーブル
Ｋを介して互いに接続されている拡張モジュールＥＭ、
　　及びＥＭ２　　を備えた拡張装置によって行なわれ
る。これら拡張モジュールＥＭ、、ＥＭ２はそれぞれ第
２図に示すように構成されている。
アドレス転送ブロック１はトリステートの可能な双方向
励振器を包含し、これらの励振器は一方においてそれら
に従属するアドレス線路／へＤＲ８，。
、１７に接続しており、そして他方において転送ケーブ
ルにのアドレス線路／ｅＡＤＲｏ９０．１７　　に結合
されている。このアドレス転送ブロック１の中に設けら
れている各アドレスバス励振器からの各方向入力は逆転
されたバス側支配権信号／１Ｍ５ＴＲＸ　　のモジュー
ル内部線路を介してバス裁定ブロック４と連結されてい
る。１個のデータ転送ブロック２はそれぞれ第１のトリ
ステート可能なデータ励振器対と第２のトリステート可
能且つラッチ可能なデータ励振器対とを含んでいる。こ
の第１のデータ励振器対の各トリステート制御入力は信
号線路／ｉ０Ｅ＋と結合されている。第２のラッチ可能
なデータ励振器対のトリステート制御入力に信号線路／
１０Ｅ２が接続している間はこのもののラッチ制御入力
には信号／１ＸＡＣＫＸ　　のモジュール内線路が接続
している。信号線路／ｉ０Ｅ＋、／１０Ｅ２及び線路／
１ＸＡｃＫＸによってコマンド制御及びキット信号ブロ
ック３とデータ転送ブロック２とが結合されている。そ
れぞれのシステムバスに従属する拡張モジュールのバス
裁定ブロックはそれぞれのシステムバスに従属するそれ
ぞれのバス線路／ＢＵＳＹ、／ＣＢＲＱ、／ＢＲＥＱ、
及び／ＢＰＲＮｎ（但しｎ　は１ないし４の数）と結合
されている。更にモジュール内。
のタイミング線路／ｉＢ（：ＬＫ及び１ＢｃＬに　を介
してハスタイミング発振器ブロック５への、そして線路
／１ｌＮＩＴを介して種々の信号を転送するためのブロ
ック６内の初期化手段への結合がなされる。
バス裁定用ブロック４は線路１Ｍ５ＴＲＸ、／１Ｍ５Ｔ
ＲＸ、１Ｍ５ＴＲ，及び７１Ｍ５ＴＲ，並びに別な拡張
モジュールへ導（ｅＭＳＴＲＸ、ｅＣＢＲＱ、　　及び
／ｅＢＲＥＱ１Ｘ０１．４Ｘに出力を送り出し、そして
ケーブルにによって他の拡張モジュールと結合されてい
る各入力線路／ｅＢＲＥＱ、、、、、４ｙ、　ｅＭＳＴ
Ｒ，及びｅｃＢＲＱｙに質問する。
バスタイミング発振器ブロック５は成る主タイミング発
振器と結合されているバスタイミング発振器よりなる。
このバスタイミング発振器はバスタイミング線路／ＢＣ
ＬＫ　　及びバス裁定ブロック４と結合されている。主
タイミング発振器の出力は成る信号遅延ユニットを介し
て同じ拡張モジュールのバスタイミング発振器と、そし
てケーブルＫ及び線路／ｅＸＴＡｃｘｚｙ　　を介して
もう一方の拡張モジュールの入力と結合されている。
種々の信号を転送するためのブロック６はバス側で、予
め設定された方向へ作動されてもう一方の拡張モジュー
ルに導かねている各バス信号線路／ＩＮＨ，、／ＩＮＮ
□、／　ＩＮＴｏ　　　／　ＩＮＴ７及び　／ＣＣＬＫ
と結合されている。バス線路／ＩＮＩＴ　　が同様にブ
ロック６に接続されており、その際このブロック６の中
で／１ｌＮＩＴの内部的準備完了が、そして初期化用信
号の独自に識別される先送りがバス線路からケーブル線
路／ｅｌＮＩＴ、　　へ、又はケーブル線路／ｅｌＮ１
ｔｙからバス線路／ＩＮＩＴ　　へ行なわれる。コマン
ド制御及びキット信号ブロック３は第２図に示すように
コマンド信号入力段階７、各コマンド信号のための、ト
リステート可能ケーブル励振器８、各コマンド信号のた
めのトリステート可能バス出力励振器９、各コマンド信
号のためのコマンド信号遮断−解除段階１０、トリステ
ート可能キット信号入出力励振器１１並びにそれに従属
するトリステート信号制御手段１２　、キット信号／Ｘ
ＡＣＨのための中間記憶装置１３、　キット信号／ｅＸ
へｃＫｙ又は／ｅＸ八Ｇへ、　　のための入出カケ−プ
ル励振器１４、キット信号のためのバス断路段階１５、
／ＩＮＴＡ−信号中間メ千りを有するデータ転送ブ０ツ
ク２のためのトリステート制御信号／ｉ０Ｅ＋、／１０
Ｅ２の形成のための段階１６及び上記／ＩＮＴＡ信号中
間メモリと上記中間メモリ　１３とのためのリセット段
階１７かうなっている。
コマンド信号入力段階７は入力端において各信号線路／
ＭＲＤＣ１／ｌ０ＲＣ、／Ｍｒｌ’Ｃ、／ｌ０ＷＣ、／
ＬＯＣＫ及びその従属するシステムバスの／ＩＮＴＡ　
　と結合されている。この段階における各信号／ｉＭＲ
ＤＣ”、／ｊｌＱＲｃ”　、　／ｉＭＷＴｃゝ、／１ｌ
ＯＷｃ”　、　／１ＬＯｃＫ”及び／１ｌＮＴＡ”は信
号１Ｍ５ＴＲＸとの論理結合のそれぞれの結果を表わす
。その論理関数は ／ｉＭＲＤＣ’　＝　／ＭＲＤＣＶ　７１Ｍ５ＴＲＸ／
１ｌＯＲｃ”　＝　／ｌ０ＲＣＶ　／１Ｍ５ＴＲＸ／ｉ
ＭＷＴｃ”　＝　／ＭＷＴＣ／１Ｍ５ＴＲＸ／１ｌＤＷ
ｃ’　＝　／ｌ０Ｗｃ　　／１Ｍ５ＴＲ。
／１ＬＯｃビ＝／ＬＯにＫ　　７７１Ｍ５ＴＲＸ／１ｌ
ＮＴ八”　　＝　　／ＩＮＴＡ　　　Ｖ　　７１Ｍ５Ｔ
Ｒ。
である。
信号線路／ｉＭＲＤｃ”、／ｉＭＷＴＩ：’　、／１ｌ
ＯＲＧ’及び／１ｌＮＴＡ”はケーブル励振器８及びハ
ス断路段階１１）　　に接続さねている。信号線路／ｉ
ｔ、ｏｃＫ’　　はコマンド信号入力段階７をケーブル
励振器８と結合する。信号／ＢＨＥＮ　　は直接このケ
ーブル励振器８に導かれる。ケーブル励振器８のトリス
テート人力が信号線路／１Ｍ５ＴＲＸ　　と結合されて
いる間は各出力は双方向線路／ｅＭＲＤＣ、／ｅｌＯＲ
（：、／ｅｌＮＴ八、／ｅＢＨＥＮ、／ｅＬＯｃＫ、／
ｅＭＷＴｃ、　　及び／ｅＴＯＷｃと連結されている。
各拡張モジュールＥＭ、、ＥＭ２の上でこわらの双方向
線路のタッピング　（Ａｂｇｒｉｆｆ）　　が行なわわ
る。すなわちリセット段階１７の人力は線路／ｅＭＷＴ
ｃ　、　／ｅｌＯＷｃ、　／ｅＭＲＤＣ，／ｅＩＯＲ（
：　　及び／ｅｌＮＴ八　　と接続されている。コマン
ド遮断／解除段階ｌＯの各入力はリセット段階１７と同
じ各線路と結合されている。この段階ｌＯのその他の信
号線路は、中間記憶されたキット信号１ＸＡＣＫＸとそ
の否定された信号／ｉＸ八ｃＫＸ　　とのための信号線
路、−数的な読出し要求のための信号線路／ｉＲＤ及び
データ励振器対のトリステート制御信号の信号線路／ｉ
０Ｅ、　　である。
コマンド遮断／開放段階ＩＯの各出力はトリステートの
可能なバス出力励振器９に導かれている各信号線路／ｉ
ＭＲＤＣ、／１ｌＯＷｃ、／ｉＭＷＴｃ、／１ｌＯＷｃ
、／１ｌＮＴ八　　及び／１Ｌｏ（Ｊと結合されている
。バス出力励振器９のその他の人力量は／ｅＢＨＥＮ及
び否定されたバス側支配権信号／１Ｍ５ＴＲ，の信号線
路であり、これはそわぞれ他方のシステムバスの一つの
マスクの支配権を特徴付ける。バス出力励振器９は出力
側かそれに従属するシステムバスの各バス線路／ＢＨＥ
Ｎ、／Ｌｏｃｋ、　／ＭＲＤＣ，／ｌ０Ｒ（：、　／Ｔ
ＮＴ八、／ＭＷＴＣ及び／ＩＯ［とそれぞれ結合されて
いる。
データ転送ブロック２のためのトリステート制御信号を
形成するための段階１６は入力側が各双方向線路／ｅＭ
ＲＤｃ、／ｅｌＯＲｃ及び／ｅｌＮＴＡと、またハス裁
定用ブロック４から供給される信号１Ｍ５ＴＲ。
及び１Ｍ５ＴＲ，のための各バス側支配権線路と、更に
入カケープル励振器１４からの　１ＸＡＣＫ、のための
信−号線路及び／ＩＮＴ八−中開−中間メモリのリセッ
ト線路／ｉＲ５と結合されている。信号１ＸＡ（：Ｋ。
はそれぞれ他方の拡張モジュールによって記憶さね且つ
送り出されたキット信号である。トリステ−ト制御信号
形成用の段階１６の各出力は信−回線路／ｉ０Ｅ＋、／
１ｏｎ２．　／１ＲＤＩ　、／ｉＲＤ　　と連結されて
いる。信号線路／ｉ叶、はデータ転送ブロックへ導かれ
ているけれども、信号線路／ｉ０Ｅ、　　は一方におい
てデータ転送ブロック２に、そして他方においてコマン
ド遮断／解除段階１０に接続されている。−射的読出し
コマンドの線路（／ｉｎｏ　　−／ｅＭＲＤ（：　　ｎ
　／ｅｌＯＲｃ　）は同様に段階１０に接続している。
　／　ｉ　ＲＤ　Ｉ　＝　　／　ｉ　ＲＤ　△　／ｅｌ
ＮＴへのイ計号／１ＲＤＩはトリスデート信号制御１２
と結合されている。
トリスデートの可能なキット信号人出力励振器１１　　
はまず第一にその従属するシステムバスのシステムバス
線路／ＸＡＣに　と結合されており、そして第二に出力
側が線路／１ＸＡＣＫを介してキット信号のための中間
メモリ　１３と、そして入力側が各信号線路１Ｍ５ＴＲ
Ｘ、ｉ島ＣＫｙ及びバス断路段階１５からの　ｉＱ八へ
線路と結合されている。キット信号人出力励振器１１の
トリステート入力は線路／ｉＣ５を介してトリステート
信号制御装置１２と接続している。人力線路／１ＲＤｌ
　　の隣にキット（Ａ器用の人出カケ−プルｊ肋振器１
４から延びてくる人力線路ｉＸＡＣＫｙ及び人力線路１
Ｍ５ＴＲ，か存在している。キット信号／１ＸＡＣＨの
ための中間メモリ１３のリセット人力は信号線路／ｉＲ
５と結合されている。
データ励振器用のトリステート制御信号形成のための段
階１６の人力信号の論理結合は／１ＲＤｌ及び／ｉＲＤ
についての既に記述した結合の他に第１表にあげである
。
コマンド遮断／解除段階１０の中でコマンド遮断信号又
はコマンド送出信号の転送（Ａｂｌｃｉｔｕｎｇ）及び
下記の各式に従う先送りが行なわれる：／ｉＭＲＤｃ　
＝　／ｅＭＲＤｃ　（ｉＸＡ［１；ＫＸＶ　　１ＲＤ）
／１ｌＯＲｃ　＝　／ｅｌＯＲｆｌ：　Ｖ　　（ｉＸＡ
［、に、　１ＲＤ）／１ｌＮＴΔ　＝　　／ｅｌＮＴＡ
　　　　ｉＸ八へＫＸリセット段階１７の中では論理結
合か下記式％式％ バス断路段階の中では論理結合が下記式に従い行なわれ
る。
人出力励振器１１の中ては信号がキット信号人出力励振
器１１の人力に加えられる前に結合（ＩＱＡＢ　Ａ　　
＋ＸＡＣＫｙ） が行なわれる。
トリステート信Ａ３−制御装置１２の中ては理論結合 ／１ｃｓ＝　　（（／１ＲＤＩＡ　　ｉＸ八へＫｙ）　
１ＸＡｃＫｙ）　　　１Ｍ５ＴＲｙが行なわれる。
拡張モジュールＥＭ、　　及びＥＭ２　　の各線路／ｅ
ＭＲＤｃ、　／ｅｌＯＲｃ、　／ｅＭＷＴｃ、　　／ｅ
ｌＯＷｃ、　／ｅｌＮＴ八、／ｃＢｔｌＥＮ　　及び／
ｃＬＯｃＫはケーブルＫを介して互いに結合されている
。それら互いに結合された拡張モジュールＥＭ、、ＥＭ
２によって形成される結合ポジシミコン（Ｋｏｐｐｃｌ
ｓｔｅｌｌｅ）を介して転送が行なわわる前にバスアク
セス用の各マスターは各バス拡張モジュールＥＭ＋、Ｅ
Ｍ２のハス裁定用ブロック４にバス裁定信号ＢＲＥＱ、
　（但しｎ　＝　１．−−−４Ｘ、１ｙ・・・４ｙ）を
送り出す。このために例えばハス要求信号がシステムバ
スＳＢ、　　から先ず第一にそのバス裁定ブロック４へ
、そして第二にケーブルＫを介して拡張モジュールＥＭ
２　　のバス裁定プロ・ツクヘ送り込まれる。各バス裁
定ブロックのそわぞれにおいて実現されている優先結合
に従って最高の優先権を有するマスターはバス支配権を
得るための許可を得、これはシステムバス信号線路／［
１ＰＲＮ、、　（（υしｎ−１・−・４）を介して従属
するマスターに伝えられる。この場合にバス裁定ブロッ
ク４はシステムバスＳＢ、　　の各マスターに対してバ
ス支配権の獲得についての許可のみを与え、そしてもう
一方のハス裁定ブロックはシステムバスＳＢ２に対する
それを与える。全システムバスの各信号／ＢＰＲＮｎか
ら、システムバスＳＢ、　　のためのバス裁定ブロック
４及びシステムバスＳＢ２　　のためのもう一方のハス
裁定ブロックによってハス側支配権信号１Ｍ５ＴＲＸか
作り出される。この信号はケーブルＫを介してそれぞれ
もう一方の拡張モジュールに送り込まれる。￥れぞれ他
方の拡張モジュールに関しては信号１Ｍ５ＴＲＸは信号
１Ｍ５ＴＲ，である。この信号１Ｍ５ＴＲ，は各拡張モ
ジュールＥＭ。
及びＥＭ２　　において不活性バス信号／ＢＵＳＹ　　
及びタイミング信号／１ＢＣＬＫと組み合わされてそれ
ぞれの状態にスイッチされる。各拡張モジュールＣＭ、
　、ＥＭ２の上でのハス側支配権信号の切り換えととも
にアドレス励振器の方向が切り換えられ、それによって
アドレス励振器は各アドレスをそのマスターからマスタ
ーと反対側へ更に導くことかてきる。各データ励振器は
第１表にあげた通りにスイッチされ、それによってそわ
らのデータ励振器も同様にマスターから見て書き順方向
にセットされる。
コマンド制御及びキット信号ブロック３の中では信号１
Ｍ５ＴＲ，に依存してコマンド信号入力段階７が開放（
又は遮断）されており、そしてケーブル励振器８はトリ
ステート状態に存在しない（又はトリステート状態に存
在する）。
その他の作動態様をよりよく理解できるように説明する
ために、マスターはシステムバスＳＢ。
の−ヒに存在していることとする。拡張モジュールＥＭ
、の中の各状態は次の通りである。
コマンド信号入力段階７が開放されていてケーブル励振
器８か活ｆ目ヒ状態になっている。トリステートの可能
なハス出力励振器９はトリステート状態に存在している
。これら３つの段階の各状態はハス側支配権か変わるま
では変化しない。
キット信号励振器はトリステート状態に存在している。
中間メモリ　１３は不活性のキット信号によって書き込
まれ、こわはリセット段階１７によって各不活性の信号
／ｃＭＲＤｃ、／ｅｌＯＲｃ、／ｅＭＷＴｃ、／ｅｌＯ
Ｗｃ　　及び／ｅｌＮＴＡに際して信号／ｉＲ５によっ
て書き込まれる。
このハス側支配権のために中間メモリ　１３はこの状態
に留まフている。コマンド遮断／解除段階ｌＯの状態は
重要ではなく、と言うのは各コマンドのシステムバスＳ
Ｂ、　　に対する影響がバス出力励振器９のトリステー
ト状態によって阻止されるからである。
システムバスＳＢ２　　の上では下記の各状態が存在す
る。
コマンド信号入力段階７は拡張モジュールＥＭ２の信号
１Ｍ５ＴＲＸによって遮断されている。ケーブル励振器
８はトリステート状態に存在している。
リセット段階は活性の信号／ｉＲ５に際して中間メモリ
　１３を不活性のキット信号状態に保つ。キ・ント信号
入出力励振器１１はそのトリステート状態からスイッチ
されていてシステムバスＳＢ２　　に関しての入力段階
をなしている。ハス出力励振器９は同様にそのトリステ
ート状態から開放されている。コマンド遮断／解除段階
ＩＯは／ｅｌＮＴ八コマンへ信号に対して開放されてい
るが、書き込みコ　　゛マント　／ｅＭＷＴｃ、／ｅｌ
ＯＷｃに対してはそのデータ転送ブロック２が未だ安定
的に書き込み方向へ切り換えられてしまっていないとき
には遮断されている。従って段階ｌＯは各書き込みコマ
ンドに対して開放されている。読出しコマンド／ｅＭＲ
ＤＣ１／ｅｌＯＲｃ　　に対してはこの段階ＩＯは常に
遮断されている。コマンド信号入力段階７の、ケーブル
励振器８の、キット信号人力励振器１１のトリステート
入力の、及びバス出力励振器９のトリステート人力のそ
れぞれの状態は、その設定されているハス支配権につい
て次のバス側交換まで維持される。そのように設定され
た各状態は出力状態である。
マスターかアドレスの送出及び場合によりデータの送出
（書き込みコマンドの場合）の後でシステムバスＳＢ＋
　　にコマンド信号を与えたならば、この信号は拡張モ
ジュールＥＭ、　　の入力段階７およびケーブル励振器
８を介してケーブルＫにより拡張モジュールＥＭ２　　
と結合されている対応するコマンド線路に転送される。
拡張モジュールＥＭ。
の上ではデータ励振器用のトリステート制御信号形成の
ための段階１６の中で書き込みコマンド、読出しコマン
ド又は／ｅＩＮＴＡコマンドに従って各コマンドの解析
が行なわれる。
書き込みコマンドに際しては各トリステート信号は第１
表に従う状態に維持されている。／ｅＩＮＴ八サイクへ
の第１の／ｅｌＮＴＡコマンドの場合はこのコ°マント
は段階１６の中で中間記憶される。この中間記憶された
／ｅ　ＩＮＴＡ信号からその書き込み方向を特徴付ける
トリステート信号が不活性にスイッチされ、すなわち拡
張モジュールＥＭ、　　のデータ転送ブロック２にはそ
のシステムバス側及びケーブル側がトリステート状態に
存在する。
読出しコマンドの場合には各データ励振器のトリステー
ト信号に関して／ｅｌＮＴＡコマンドの場合と同じ反応
が行なわれる。拡張モジュールＥＭ２の上でデータ励振
器のためのトリステート制御信号形成のための段階にお
いて同様にそのコマンドの解析が行なわれ、その際拡張
モジュールＥＭ。
におけると同じ過程か行なわれる。
両拡張モジュールＥＭ、、ＥＭ２のリセット段階は不活
性の状態にある（／ｉＲ５が不活性である）。
システムバスＳＢ２　　においてアドレス的にいかなる
スレーブも応答していないときはコマンドが取り除かれ
た後に出発状態の設定が行なわれる。
システムバスＳＢ２　　において一つのスレーブがアド
レス的に応答しているときは、このスレーブはそのコマ
ンドを実施し、そしてキット信号をシステムバスＳＢ２
　　に与える。入出力励振器１１はこのキット信号を受
領し、これを更に中間メモリ１３へ導き、そしてここか
らキット信号出力励振器１１を介して拡張モジュールＥ
Ｍ、　　へ送る。この中間記憶されたキット信号はコマ
ンド遮断／解除段階１０を遮断し、すなわちコマンド信
号線路／ｉＭＲＤＣ１／１ｌＯＲｃ、／ｉＭＷＴｃ、／
１ｌＯＷｃ　　及び／１ＩＮＴ八にそれらコマンドの不
活性の状態が加えられる。
このスレーブはそのキラトイ３号を取り去ることかでき
る。
書き込みコマンドの場合にはキット信号は拡張モジュー
ルＦＭ、　　の入カケープル励振器を介して拡張モジュ
ールＥＭ２　　から受は取られ、そして遅延なくキット
信号励振器１１のトリステート出力が活性化された後に
マスターに更に導かれる。このマスターによる各コマン
ドの除去とともに各拡張モミジュールＥＭ、、ＥＭ２は
それぞれの最初の状態へ移行する。
／ｅｌＮＴ八　　コマンド又は読出しコマンドの場合は
キット信号の活性化とともにスレーブから送られたデー
タは拡張モジュールＥＭ２　　の各ラッチ可能なデータ
励振器の中に中間記憶される。このキ・ントＩ号が拡張
モジュールＥＲＡ、　　の上で起動したときにデータ励
振器のためのトリステート制御信号形成用段階１６の中
で対応するトリステート信号が不活性状態から解放され
る。このキット信号も同様にキット信号励振器１１のた
めのトリスチート信号制御装置１２へ送られる。ここで
、各データ励振器が安定的にそのマスターに対してデー
タ方向へスイッチさね、そして各データが安定的にシス
テムバスＳＢ、　　の上に設定されてしまうまで／ｉｃ
ｓの活性化の遅延が行なわれる。
【図面の簡単な説明】
第１図は二つの拡張されたシステムバスの結合の態様を
示し、第２図は各システムバスに設けられているような
拡張モジュールの一つのブロック線図を示し、そして第
３図はコマンド制御及びキット信号ブロックのブロック
線図を示す。 １・・・アドレス転送ブロック ２・・・データ転送ブロック ３・・・コマンド制御及びキット信号ブロック４・・・
バス裁定用ブロック ５・・・バスタイミング発振器ブロック６・・・信号送
出用ブロック ７・・・コマンド信号人力段階 ８・・・ケーブル励振器 ９・・・バス出力励振器 ｌＯ・・・コマンド信号遮断／解除段階１１・・・キッ
ト信号入出力励振器 １２・・・トリステート信号制御装置 １３・・・中間メモリ １４・・・出カケープル励振器 １５・・・ハス断路段階 １６・・・トリステート制御信号形成段階１７・・・リ
セット段階

Claims (1)

    【特許請求の範囲】
  1. 　空間的に互いに分離された幾つかのシステムバスの上
    でスレーブへのアドレス転送、データ転送及びコマンド
    転送のためのマスターのアクセスがバス裁定装置を通し
    て行なわれるような、マルチマスターの可能な多コンピ
    ュータシステムを結合するためのシステムバス拡張装置
    において、各システムバスにアドレス、データ、コマン
    ド及びステータス信号の送受信ユニットの役目をする拡
    張モジュールが従属しており、それらの間で転送ケーブ
    ルを介しての結合が行なわれ、そして各拡張モジュール
    において、バス発信器ブロックによってタイミング的に
    管理されて一方において各システムバスを特徴付けるバ
    ス側支配権線路を介して、各信号線路がそれから出発し
    てデータ転送ブロックに接続しているような、コマンド
    制御及びキット信号用ブロックと結合されており、そし
    て他方において上記拡張モジュールに従属しているシス
    テムバスを特徴付ける否定されたバス側支配権線路を介
    してアドレス転送ブロックと結合されている、バス裁定
    のためのブロック、及びステータス信号転送のためのブ
    ロックが設けられており、このステータス信号転送用ブ
    ロックによってコマンド制御及びキット信号用ブロック
    との、及びバス裁定用ブロックとの結合がもたらされる
    ことを特徴とする、上記システム拡張装置。
JP63312174A 1987-12-11 1988-12-12 マルチマスターの可能な多コンピュータシステムを結合するためのシステムバス拡張装置 Pending JPH01193964A (ja)

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DD87310262A DD266436B3 (de) 1987-12-11 1987-12-11 Systembuserweiterung zur kopplung multimasterfaehiger mehrrechnersysteme
DD06F/310262-6 1987-12-11

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JP (1) JPH01193964A (ja)
DD (1) DD266436B3 (ja)
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GB (1) GB2213619B (ja)

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA2008071A1 (en) * 1989-01-27 1990-07-27 Jeffrey S. Watters Pump bus to avoid indeterminacy in reading variable bit field
US5617547A (en) * 1991-03-29 1997-04-01 International Business Machines Corporation Switch network extension of bus architecture
US5371863A (en) * 1991-05-30 1994-12-06 Tandem Computers Incorporated High speed processor bus extension
US5546587A (en) * 1991-05-30 1996-08-13 Tandem Computers Incorporated Decentralized bus arbitration system which continues to assert bus request signal to preclude other from asserting bus request signal until information transfer on the bus has been completed
US5274783A (en) * 1991-06-28 1993-12-28 Digital Equipment Corporation SCSI interface employing bus extender and auxiliary bus
US5269005A (en) * 1991-09-17 1993-12-07 Ncr Corporation Method and apparatus for transferring data within a computer system
US5359715A (en) * 1991-09-16 1994-10-25 Ncr Corporation Architectures for computer systems having multiple processors, multiple system buses and multiple I/O buses interfaced via multiple ported interfaces
US5261757A (en) * 1991-10-03 1993-11-16 The United States Of America As Represented By The Administrator Of The National Aeronautics And Space Administration Shaft mount for data coupler system
US5237695A (en) * 1991-11-01 1993-08-17 Hewlett-Packard Company Bus contention resolution method for network devices on a computer network having network segments connected by an interconnection medium over an extended distance
US5333277A (en) * 1992-01-10 1994-07-26 Exportech Trading Company Data buss interface and expansion system
WO1993016433A1 (en) * 1992-02-07 1993-08-19 Seiko Epson Corporation Hardware emulation accelerator and method
US6098113A (en) * 1992-10-22 2000-08-01 Ncr Corporation Apparatus and method for address translation and allocation for a plurality of input/output (I/O) buses to a system bus
JPH0827773B2 (ja) * 1992-10-23 1996-03-21 インターナショナル・ビジネス・マシーンズ・コーポレイション データ経路を使用可能にする方法、装置およびデータ処理システム
US5511165A (en) * 1992-10-23 1996-04-23 International Business Machines Corporation Method and apparatus for communicating data across a bus bridge upon request
US5781747A (en) * 1995-11-14 1998-07-14 Mesa Ridge Technologies, Inc. Method and apparatus for extending the signal path of a peripheral component interconnect bus to a remote location
US7734852B1 (en) 1998-08-06 2010-06-08 Ahern Frank W Modular computer system
US6088752A (en) * 1998-08-06 2000-07-11 Mobility Electronics, Inc. Method and apparatus for exchanging information between buses in a portable computer and docking station through a bridge employing a serial link
US6070214A (en) * 1998-08-06 2000-05-30 Mobility Electronics, Inc. Serially linked bus bridge for expanding access over a first bus to a second bus
DE19930421B4 (de) * 1999-07-01 2004-07-01 Fujitsu Siemens Computers Gmbh Vorrichtung zur Erweiterung eines Bussteckplatzes und System mit dieser Vorrichtung
ATE329313T1 (de) 2000-02-14 2006-06-15 Tao Logic Systems Llc Busbrücke
AU751695B2 (en) 2000-02-14 2002-08-22 Mobility Electronics, Inc. Docking system and method
US6594719B1 (en) 2000-04-19 2003-07-15 Mobility Electronics Inc. Extended cardbus/pc card controller with split-bridge ™technology
US6662251B2 (en) * 2001-03-26 2003-12-09 International Business Machines Corporation Selective targeting of transactions to devices on a shared bus
US6963947B2 (en) * 2001-05-08 2005-11-08 Tao Logic Systems Llc Driver supporting bridge method and apparatus
DE10350388A1 (de) * 2003-10-28 2005-06-02 Micronas Gmbh Bussystem mit wenigen Steuerleitungen
US20050251609A1 (en) * 2004-05-04 2005-11-10 Horng-Yee Chou Removable peripheral device

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4384327A (en) * 1978-10-31 1983-05-17 Honeywell Information Systems Inc. Intersystem cycle control logic
US4390967A (en) * 1980-10-14 1983-06-28 Interface Systems, Inc. Interface system wherein the interface is addressed before data transfer from a selected device
US4547849A (en) * 1981-12-09 1985-10-15 Glenn Louie Interface between a microprocessor and a coprocessor
FR2531550B1 (fr) * 1982-08-06 1987-09-25 Ozil Maurice Dispositif de couplage universel pour la mise en communication d'ensembles de traitement d'informations et d'au moins une unite peripherique
IT1161467B (it) * 1983-01-21 1987-03-18 Cselt Centro Studi Lab Telecom Interfaccia di tipo parallelo per la gestione del colloquio tra un bus asincrono e un bus sincrono collegato a piu terminali dotati ognuno di un proprio segnale di sincronizzazione

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Publication number Publication date
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DD266436A1 (de) 1989-03-29
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US5006981A (en) 1991-04-09
GB2213619B (en) 1992-04-15
DD266436B3 (de) 1993-02-04
DE3837699A1 (de) 1989-06-22

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