JPH01502624A - 高速度低ピンカウントバスインターフェイス - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 高速度低ピンカウントバスインターフェイス！廊と１１ 本発明は、一般的に、コンピュータデータバスの分野に関し、特に、二方向通信 を許す高速度バスに間するものである。

たいていのバスにおいては、特に、並列フォーマットにおけるデータを転送する ために多重のラインを含むバスにおいては、バスのデータが有効である時間の窓 がある。同期バスにおいては、周期的に繰り返すサイクルがこのようなバスのタ イミングのための基礎を構成しており、これらのサイクルの各々において、窓は 、通常、バスサイクル当り一回アクティブとなる別々の信号によって定められる 。窓の間の時間中、バスのデータは、新しいレベルまで変化することが許され、 無効であると考えられる。

一般に、バスにおけるデータ通信は、バスへデータを入れるバスドライバ及びバ スからのデータを記憶する記憶装置を使用する。バスドライバは、一般的には、 ２つの型のうちの１つの型でありうる。１つの型は、１つのレベル、例えば、ア ース電位へパスラインを駆動させることができるだけで、その他のバスレベルを 確立するためにはプルアップ又はブリチャージング装置を必要としている。他方 の型は、パスラインを両方のレベルへアクティブに駆動し、ブリチャーシンゲス はプルアップ装置を必要としていない、バスドライバを制御する駆動信号が一方 の状態にある時、その駆動信号は、バスドライバを可能化し、バスドライバの入 力端子の入力データに対応するレベル（同じ又は反転された）へバスをバスドラ イバが駆動するようにさせる。駆動信号が他方の状態にあるときには、その駆動 信号は、バスドライバを不能化し、バスドライバがバスを駆動するのを停止させ る。バスドライバの可能化にすぐ統いて、バスのデータがなおも変化している間 は、データは、無効であると考えられる。各特定のドライバ技術およびインター フェイス特性の場合、このデータ無効時間は、バス長さ、バスドライバ伝播遅延 等の条件に依存しているので、相対的に固定されている。

バス周波数が増大するにつれて、バスのサイクル時間は減少し、バスドライバ可 能化時間もそれに応じて減少する。従って、データが有効であるバスドライバ可 能化時間の量も減少する。

記憶装置は、ラッチ信号の作動に応答して、目下バスにあるデータを記憶する。

ラッチ信号は、データがバスにてなおも有効である間、その記憶装置がデータを 記憶するようにタイミングをとられていなければならず、通常の仕方によれば、 バスドライバがなおも可能化されている間、記憶装置がデータを記憶するように ラッチ信号のタイミングがとられる。こうして、通常の駆動信号は、ラッチ信号 が作動された後ある保持時間の間、バスを駆動し続ける。集積回路チップの間の バスを駆動するための通常の方法によれば、バスが駆動されていないときにバス の電圧レベルが定まらないことがあるので、バスドライバを不能化する前に、ラ ッチが作動される。そして、このような時間中、記憶装置は、バスドライバから バスを介して転送されようとするデータを実際には記憶しないことがある。

保持時間を得るためにバスドライバ及びラッチ信号を発生するには、２つの別々 のクロック信号が必要とされる。そのうちの１つのクロック信号は、ラッチ信号 のためのものであり、もう１つのクロック信号は、ラッチ信号を越えて延長する 駆動信号のためのものである。しかしながら、これらの２つのクロック信号は、 パスラインにおける単方向通信の場合にのみ充分なだけである。同じパスライン にて完全な二方向通信を行なうためには、４つのクロック信号（各方向に対して ２つの信号）と共に２つの記憶装置Ｉ／ババスライバ対が必要とされる。

その上、バスにおける一方の方向の通信に使用される駆動信号は、各方向におけ る通信に使用されるバスドライバが同時にバスを駆動しないように、他方の方向 における通信に使用される駆動信号と重なってはならない、もし、それらが、例 えば、クロックスキューのためにわずかの時間の間でも同時にバスを駆動する場 合には、ドライバ及びパスラインは、電流スパイクを受けて、第２の駆動信号に よって転送きれるデータの利用可能時間が遅延されてしまう。

二方向通信のための多重クロックの発生は、もしその通信を全システムクロック と同期せねばならない場合には、さらに複雑なものとされる０例えば、バスの各 素子の１つに結合されるそれ自身のバスタイミングを有するシステムバスがあっ たとすれば、二方向通信に必要な４つのクロック信号は、二にシステムバスのタ イミングと同期されねばならないであろう、このような同期化は、いくつかの理 由のために困難である場合がある。第１に、システムバスに使用されるクロック のサイクル時間が小さくて、二方向通信のための必要条件に適合した４つの異な るクロック信号を得るためにクロックサイクルをさらに分割することが実際にで きない場合がある。その上、これらのクロック信号を得ることができたとしても 、それらのパルス中は、各素子のロジック回路が信頼性よくそれらに応答しえな いほどに狭くなる場合がありうる。

１つの設計的方法としては、各方向における通信に対して１つずつ２つの単方向 性バスを使用することによって４つの別々のクロック信号の必要性を除去するこ とが考えられる。しかしながら、他の単方向性バスのために別のラインのセット を付加することは、それらのラインのために専用されるパスラインの数及び面積 が倍となってしまう、更に、このようなバスの使用により、そのバスに結合する 構成部分のビンの数が倍となってしまう、従って、例えば、２つの単方向性バス を使用して並列にデータの６４ビツトを転送するために、単一の二方向性バスに 比較して、インターフェイス当り６４のビンが余分に必要とされる。

これらのすべての欠点のなかでも、ビンカウントが増大することが最も重大であ る。必要とされるビンの数が単一集積チップに指示されうる数を越えるならば、 多重チップをその回路のために使用せねばならない。このようなことは、一般的 には、回路は多重チップの間に分割されるときにより遅い動作となってしまうの で、不利である。従って、高速度回路を設計するには、しばしば、チップ境界の 間に亘って機能を分割するのを避けるために必要とされるビン数を最少とする技 術を開発することが必要である。ピンカウントは、また、プリント回路板のそれ らのビンのためのスペースは限られているので、回路設計上の利的要素でもある 。

従って、本発明の目的は、高速度バス転送に必要とされるクロック信号の数を最 少とすることである。

本発明の別の目的は、ドライバんの重なりなしに、高速度二方向バス転送を行な うことである。

本発明の更に別の目的は、システムバスペインターフェイスするのに必要とされ るビンの数を最少とすることである。

本発明のその他の目的及び効果は、一部は次の記載にて説明されており、一部は その記載から明らかであり、又、本発明の実施によって分りうることである０本 発明のこれらの目的及び効果は、本明細書の請求の範囲に特に限定されている構 成及び組み合せによって実現され得られるものである。

ニー且ユ皇ｌ且 本発明は、バスドライバがバスを駆動するのをやめた後、バスにデータレベルを 維持するのにバスの固有の容量を使用しつるようにバスに結合された高インピー ダンスインターフエイを克服するものである。こうすることにより、バスドライ バは、そのバスの記憶素子を同じ信号によって駆動されて、２つの重なり合わな いクロックにて高速度二方向通信を行なうことができる。

これらの目的を達成するため、本発明によれば、ここに説明する実施例の如く、 バスの各ラインに固有の電気容量を有する多重ライン並列信号転送バスを用いて 集積回路境界を横切って結合するためのインターフェイス装置が与えられ、その バスは、データを表わす電圧レベルを、所定の時間期間に亘ってパスラインに維 持することによって、順次データを伝搬する１本発明のインターフェイス装置は 、バスの異なるラインにそれぞれ対応し且つ対応するパスラインを１つ又は２つ の異なる電圧レベルへ駆動することができる複数のバスドライバと、バスの異な るラインにそれぞれ対応する複数のラッチと、信号発生手段とを備えている。バ スドライバの各々は、バスの対応するラインへ伝送される入力データを保持する 入力端子と、バスの対応するラインに結合されるバスインターフェイス端子と、 駆動信号を受けるための可能化端子とを含んでいる。その駆動信号は、第１の状 態にあるときには、バスドライバが入力データに従って対応するパスラインを一 方のレベルへ駆動するようにし、第２の状態にあるときには、バスドライバが対 応するパスラインを駆動するのをやめるようにし、そのバスインターフェイス端 子に高電気インピーダンスを与えるようにするものである。

ラッチの各々は、バスの対応するラインに結合される入力端子を含んでおり、そ のラッチは、その入力端子に高い電気インピーダンス−を与えており、ラッチの 各々は、更に、制御信号を受けるための制御端子を含んでいる。その制御信号は 、これが作動されるときに、対応するパスラインの電圧レベルを表わすデータを ラッチに記憶させるようにするものである。信号発生手段は、複数のラッチ及び 複数のバスドライバに結合され、バスドライバの入力端子の入力データをバスを 通してラッチへ転送するため駆動及び制御信号を発生する。信号発生手段は、制 御信号が作動されると実質的に同時に駆動信号を第１の状態から第２の状態にス イッチングするための第１の手段を含んでいる。

本発明の結果として、パスラインの固有容量と組み合わさってバスドライバ及び ラッチによって与えられる高電気インピーダンスにより、バスドライバがバスの 駆動を停止した後充分に長い時間期間に亘って入力データに対応する電圧レベル にパスラインが維持され、従って、バスドライバがパスラインを駆動するのをや めた後で制御信号が作動されるとしてもラッチが正しくその入力レベルを記憶し ているようにされる。

本明細書に組み込まれその一部を構成している添付図面は、本発明の実施例を示 しており、本明細書の説明と一緒になって、本発明の詳細な説明している。

■　の　゛　な 第１図は、本発明を使用したシステムバスを含むデータ処理システムのブロック 線図、 第２図は、第１図のデータ処理システムにおけるノードのブロック線図、 第３図は、第１図のデータ処理システムに使用されるタイミング信号を示すタイ ミング図、 第４図は、第２図のノードにおけるデータインターフェイスのブロック線図、 第５図は、第１図のデータ処理システムにおけるアービタのブロック線図、 第６図は、第２図におけるデータインターフェイス及び第２図におけるノードバ スのためのインターフェイス回路の詳細ブロック線図、 第７は、第２図に示したブロックデコーダ６３の部分のブロック線図、 第８図は、ＣＭＯ３出力回路を示す図、第９図は、ＣＭＯ３入力回路を示す図、 第１０図は、第２図に示したノードバス６７のためのタイミング信号を示す図で ある。

■　い　の　２１ 次に、添付図面に一例を示す本発明の好ましい実施例について詳細に説明する。

Ａ、システム全体の説明 第１図は、本発明によるデータ処理システム２０の一例を示している。システム ２０の中心部はシステムバス２５であり、これは、多数のプロセッサと、メモリ サブシステムと、Ｉ１０システムとの間で通信を行なうことのできる同期バスで ある。

システムバス２５を介しての通信は、周期的なバスサイクルを用いて同期的に行 なわれる。システムバス２５に対する典型的なバスサイクルタイムは、６４ｎＳ である。

第１図において、システムバス２５は、２つのプロセッサ３１及び３５と、メモ リ３９と、１つのＩ１０インターフェイス４１と、１つのＩ１０ユニット５１と に接続される。１１０ユニツト５３は、Ｉ１０バス４５及びＩ１０ユニットイン ターフェイス４１によりシステムバス２５に接続される。

データ処理システム２０の好ましい実施例では、中央アービタ（仲裁回路）２８ もシステムバス２５に接続されている。

アービタ２８は、幾つかのタイミング及びバス仲裁信号をシステムバス２５上の 他の装置へ直接供給し、ある信号をこれらの装置とで共有する。

第１図に示されたものは、現在好ましいと考えられるものであり、必ずしも本発 明をこれに限定するものではない０例えば、Ｉ１０ユニット５３はシステムバス ２５に直接接続することができるし、アービタ２８は、本発明について述べるよ うに動作しなくてもよい。

本発明を説明する上で使用する用語として、プロセッサ３１及び３３、メモリ３ ９、Ｉ１０インターフェイス４１．及びＩ１０装置５１は、全てｒノード」と称 する。ｒノード」とは、システムバス２５に接続されるハードウェア装置と定義 する。

本発明を説明するのに用いる用語によれば、「信号」又は「ライン」は、物理的 な配線の名称を指すものとして交換可能に用いられる。「データ」又はｒレベル 」という用語は、信号又はラインがとることのできる値を指すものとして用いら れる。

ノードは、システムバス２５を介して他のノードとの転送を実行する。ｒ転送」 は、共通の送信器及び共通のアービタを分担する１つ以上の連続サイクルである ０例えば、あるノードがシステムバス２５上の別のノードが゛ら情報を得るため に開始する読み取り動作においては、第１のノードがら第２のノードヘコマンド を転送した後に、ある程度の時間が経ってから、第２のノードから第１のノード へ１つ以上の戻りデータを転送することが必要である。

「トランザクション」は、システムバス２５において実行される完全な論理的タ スクとして定められ、２つ以上の転送を含むことができる０例えば、コマンド転 送に続いて１つ以上の戻りデータ転送を行なう統み取り動作は１つのトランザク ションである。システムバス２５の好ましい実施例では、許容できるトランザク ションが種々のデータ長さの転送をサポートし、これは、読み取り、書き込み（ マスクされた）、インターロック読み取り、ロック解除書き込み及び割り込み動 作を含む、インターロック読み取りと、通常の即ち非インターロック読み取りと の相違は、特定位置に対するインターロック読み取りの場合にその位置に記憶さ れた情報を検索しそしてその後のインターロック読み取りコマンドによってアク セスをその記憶された情報に制限することである。アクセスの制限は、ロック機 構をセットする二ｉによって行なわれる。その後のロック解除書き込みコマンド は、その指定の位置に情報を記憶し、そしてその位置においてロック機構をリセ ットすることによりその記憶された情報へのアクセスを復帰する。従って、イン ターロック読み取り／ロック解除書き込み動作は、ある種の読み取り一変更−書 き込み動作である。

システムバス２５は「保留された」バスであるから、他のノードが応答を待機し て浪費してしまうバスサイクルを使用できるようにすることにより、バスリソー スを効率良く使用するよう促す、保留されたバスにおいては、１つのノードがト ランザクションを開始した後に、そのトランザクションが完了する前に他のノー ドがバスにアクセスすることができる。従って、そのトランザクションを開始す るノードは、全トランザクション時間中バスを束縛するのではない、これに対し 、非保留バスの場合には、全トランザクション中バスが拘束される０例えば、シ ステムバス２５においては、ノードが読み取りトランザクションを開始しそして コマンドの転送を行なった後に、そのコマンド転送が向けられるノードは、その 要求されたデータを直ちに返送することができない。従って、コマンド転送と、 読み取りトランザクションの戻りデータ転送との間にバス２５のサイクルを使用 することができる。システムバス２５は他のノードがこれらのサイクルを使用で きるようにする。

システムバス２５を使用する場合に、各ノードは、情報の転送を行なうために異 なった役割を果たすことができる。これらの役割の１つが「コマンダ」であり、 これは現在処理中のトランザクションを開始したノードとして定義される０例え ば、書き込み又は読み取り動作においては、コマンダは、書き込み又は読み取り 動作を要求したノードであり、これは、必ずしもデータを送信もしくは受信する ノードでなくてもよい、システムバス２５の好ましいプロトコルにおいては、ノ ードは、たとえ別のノードがトランザクションのあるサイクル中にシステムバス ２５の所有権をもったとしても全トランザクションを通じてコマンダとして保持 される０例えば、あるノードは、読み取りトランザクションのコマンド転送に応 答してデータ転送中にシステムバス２５の制御権をもつが、このノードはバスの コマンダとはならない、むしろ、このノードは「レスポンダ」と称する。

レスポンダはコマンダに応答する０例えば、コマンダがノ−ドＡからノードＢに データを書き込むための書き込み動作を開始した場合には、ノードＢがレスポン ダとなる。更に、データ処理システム２ｏにおいては、ノードが同時にコマンダ 及びレスポンダとなることがある。

送信器及び受信器は、個々の転送中にノードがとる役割を果たす、［送信器」は 、転送中にシステムバス２５に出される情報のソースであるノードとして定義さ れる。「受信器」は、送信器の相補的なものであり、転送中にシステムバス２５ に出された情報を受信するノードとして定義される０例えば、読み取りトランザ クション中に、コマンダは、最初、コマンドの転送中に送信器となりそして戻り データの転送中に受信器となる。

システムバス２５に接続されたノードがシステムバス２５上で送信器になろうと する場合には、そのノードが中央のアービタ２８とその特定ノードとの間に接続 された２本の要求ライボンダ要求）の一方を肯定する。一般に、ノードは、その ＣＭＤ　ＲＥＱラインを用いてコマンダとなることを要求しそしてシステムバス ２５を介してトランザクションを開始し、モしてノードは、そのＲＥＳ　ＲＥＱ ラインを用いてレスポンダとなってデータ又はメツセージをコマンダへ返送する 。一般に、中央アービタ２８は、どのノードがバスへのアクセスを要求している か（即ち、どの要求ラインが肯定されたが）を検出する。

次いで、アービタは、肯定された要求ラインの１つに応答して、優先順位アルゴ リズムに基づいてバス２５への対応するノードアクセスを許可する。好ましい実 施例では、アービタ２８は、特表平１−５０２６２４　（７） ２つの独立した円形の待ち行列を維持し、即ち、その一方の待ち行列はコマンダ 要求に対するものでありそしてもう一方はレスポンダ要求に対するものである。

好ましくは、レスポンダ要求はコマンダ要求よりも優先順位が高く、コマンダ要 求の前に処理される。

コマンダ要求ライン及びレスポンダ要求ラインは仲裁信号であると考えられる。

第１図に示すように、仲裁信号は、中央アービタ２８から各ノードへ送られるポ イント−ポイントの条件に応じた許可信号と、マルチパスサイクル転送を実行す るシステムバス拡張信号と、例えば、メモリのようなノードがシステムバス上の トラヒックを瞬間的に維持できなくなったときに。

新たなバストランザクションの′開始を制御するシステムバス抑制信号とを含む 。

システムバス２５を構成することのできる他の形式の信号は、情報転送信号、応 答信号、制御信号、コンソール／フロントパネル信号、及び幾つかの種々の信号 を含む、情報転送信号は、データ信号、現在サイクル中にシステムバスで行なわ れるファンクションを表わすファンクション信号、コマンダを識別する識別子信 号、及びパリティ信号を含む、応答信号は、一般に、データ転送の状態を送信器 に通知するための受信器からの確認信号を含む。

制御信号は、クロック信号と、低いライン電圧又は低いＤＣ電圧を示す信号のよ うな警報信号と、初期化中に使用されるリセット信号と、ノード欠陥信号と、バ スのフィトリングサインソール／フロントパネル信号は、直列データをシステム コンソールに送信したりそこから受信したりするための信号と、始動時にブート プロセッサの特性を制御するためのプート信号と、システムバス２５上のプロセ ッサの消去可能なＦＲＯＭを変更できるようにする信号と、フロントパネルのＲ ＵＮ　ＬＩＧＨＴを制御する信号と、あるノードのクロック論理回路にバッテリ 電力を供給する信号とを含む、その他の信号としては、スペア信号に加えて、各 ノードがその識別コードを定めることができるようにする識別信号を含む。

第２図は、システムバス２５に接続されたノード６ｏの一例を示している。ノー ド６ｏは、プロセッサであってもよいし、メモリであってもよいし、Ｉ１０ユニ ットであってもよいし、Ｉ１０インターフェイスであってもよい、第２図に示す 例では、ノード６０は、ノードに特定の論理回路６５と、ノードバス６７と、デ ータインターフェイス６１及びクロックデコーダ６３を含むシステムバスインタ ーフェイス６４とを備えている。データインターフェイス６１．クロックデコー ダ６３及びノードバス６７は、システムバス２゛５に接続されたノードのための 標準的な要素であるのが好ましい、ノードに特定の論理回路６５は、システムバ スインターフェイス６４とは異なった集積回路を用いており、好ましくは、ノー ドの特定の機能を実行するようにユーザによって指定された回路に加えて、ノー ドバス６７にインターフェイスする標準的な回路を含んでいる。一般に、データ インターフェイス６１は、ノード６０とシステムバス２５との間の主たる論理的 及び電気的なインターフェイスであり、クロックデコーダ６３は中央で発生され るクロック信号に基づいてノード６０ヘタイミング信号を供給し、ノードバス６ ７はデータインターフェイス６１とノードに特定の論理回路６５との間の高速イ ンターフェイスをなす。

第２図に示されたノード６０及びシステムバスインターフェイス６４の好ましい 実施例では、クロックデコーダ６３は、システムバス２５を経て送られるべき信 号を形成するための制御回路を含んでおり、中央アービタ２８から受け取ったク ロック信号を処理して、ノードに特定な論理回路６５及びデータインターフェイ ス６１のためのタイミング信号を得るようにする。

クロックデコーダ６３によって得られたタイミング信号は中央で発生されたクロ ック信号を用いているので、ノード６ｏは、システムバス２５と同期して作動す る。

第３図は、１つのバスサイクル、クロックデコーダ６３によって受け取ったクロ ック信号、及びクロックデコーダ６３によって発生される幾つかのタイミング信 号を示すタイミング図である。クロックデコーダ６３によって受け取られるクロ ック信号は、第３図に示すように、Ｔｉｍｅ　Ｈ信号、ＴｉｍｅＬ信号及びＰｈ ａｓｅ信号を含む、Ｔｉｍｅ　Ｈ及びＴｉｍｅＬは、基本的なりロック信号の逆 数であり、そしてＰｈａｓｅ信号は、基本的なりロック信号を３で分割すること によって得られる。クロックデコーダ６３によって発生されたタイミング信号は 、Ｃ１２、Ｃ２３、Ｃ３４、Ｃ４５、Ｃ５６及びＣ６１を含み、これらは全て第 ３図に示されている。データインターフェイス６１によって要求されバスサイク ル当たり一度生じるこれらのタイミング信号は、データインターフェイス６１に 送られ、そしてデータインターフェイス６１に送られたタイミング信号と等価な ものを含む１組のタイミング信号がバッファされて、ノードに特定の論理回路６ ５に送られる。バッファ動作の目的は、ノードに特定の論理回路６５がタイミン グ信号を不適切にロードすることによってシステムバスインターフェイス６４の 動作に悪影響を及ぼさないようにすることである。クロック６３は、クロック信 号を使用して、各バスサイクルごとに６つのサブサイクルを形成し、そしてこれ らのサブサイクルを使用して、６つのタイミング信号ＣｘＹを形成する。但し、 Ｘ及びＹは、１つのタイミング信号を形成するように合成される２つの隣接する サブサイクルを表わしている。

システムバスの各ノードは、そのクロックデコーダ６３によって発生されたそれ 自身の対応する１組のタイミング信号を有している０通常、対応する信号は、シ ステム全体を通じて各ノードごとに全く同じ時間に生じるが、クロックデコーダ ６３と多数のノードの他の回路との間の変動により対応する信号間にタイミング 変動を招く、これらのタイミング変動は、一般に「クロックスキュー」として知 られている。

第４図は、データインターフェイス６１の好ましい実施例を示している。データ インターフェイス６１は、ノードバス６７の各ラインとシステムバス２５の各ラ インとの間に両方向性の高速インターフェイスを与えるための一時的な記憶回路 及びバス駆動回路の両方を含んでいる。第４図に示すように、データインターフ ェイス６１は、ノードバス６７からシステムバス２５への通信路を形成するため に記憶要素７０及び７２とシステムバスドライバ７４とを備えているのが好まし い、又、データインターフェイス６１は、システムバス２５からノードバス６７ への通信路を形成するために記憶要素８０及びノードバスドライバ８２も備えて いる。データインターフェイス６１の説明で用いたように、「記憶要素」という 用語は、一般に、透過ラッチやマスター／スレーブ記憶要素のような双安定性の 記憶装置を指すものであって、特定の手段を指すものではない、当業者であれば 、どの形式の記憶要素が適当であるか明らかであろう。

第４図に示すように、記憶要素７０は、その入力がノードバス６７からデータを 受け取るように接続されそしてその出力が記憶要素７２の入力に接続される。記 憶要素７２の出力は、システムバスドライバ７４の入力に接続され、そしてその 出力はシステムバス２５に接続される。記憶要素７０及び７２は、クロックデコ ーダ６３によって発生されたタイミング信号から導出されるノードバス制御信号 ７６及び７８によって各々制御される。記憶要素７０及び７２は、ノードバス６ ７からシステムバス２５ヘデータをパイプライン動作するための２段の一時的な 記憶手段を形成する０種々の個数の記憶段を使用することもできる。

システムバスドライバ７４は、システムバスドライバイネーブル信号７９によっ て制御される。システムバスドライバイネーブル信号７９の状態により、システ ムバスドライバ７４のシステムバス２５に転送するか、又はその出力からデカッ プルされる。システムバスドライブイネーブル信号７９がシステムバスドライバ ７４の入力と出力をデカップルするときには、システムバスドライバ７４がシス テムバス２５に高インピーダンスを与える。又、システムバスドライブイネーブ ル７９は、システムバス２５から受け取ったクロック信号と、ノードに特定の論 理回路６５から受け取った制御信号とに基づいてクロックデコーダ６３によって 発生される。

記憶要素８０は、その入力端子がシステムバス２５に接続されそしてその出力端 子がノードバスドライバ８２の入力に接続される。ノードバスドライバ８２の出 力はノードバス６７に接続されて戻される。好ましくは、透過ラッチである記憶 要素８０は、クロックデコーダ６３によって発生されたタイミング信号から導出 されるシステムバス制御信号８５によって制御される。ノードバスドライブ信号 ８７は、システムバスドライブ信号７９がシステムバスドライバ７４を制御する のと同様にノードバスドライバ８２を制御する。従って、ノードバスドライバ信 号８７に応答して、ノードバスドライバ８２はその入力をその出力に接続するか その入力をその出力からデカップルし。

ノードバス６７に高インピーダンスを与える。

システムバス２５を経ていかにデータが転送されるかを説明するために、システ ムバスドライブイネーブル信号７９と制御信号８５との間の関係を理解すること が重要である。ここに示す実施例では、この関係が第３図に示されている。シス テムバスドライブイネーブル信号７９は、通常、バスサイクルの始めから終りま で導出される。新たなデータは、バスサイクルにおいてドライバ伝播及びバス安 定時間が経過した後のある時間にシステムバス２５から受け取られるようになる 。好ましい実施例においては、記憶要素８０は透過ラッチである。制御信号８５ は、クロックＣ４５と論理的に透過である。バスのタイミングは、制御信号８５ が否定される君子前にシステムバス２５のデータが受け取られるように確保する 。記憶要素８０は、制御信号８５を否定する前の少なくとも設定時間に安定して いて且つ制御信号８５を否定した後の保持時間中安定したまシであるバスデータ を記憶する。

ノードバス６７は、ノードに特定の論理回路６５とシステムバス２５との間でデ ータインターフェイス６１により両方向性のデータ転送を行なうことのできる非 常に高速度のデータバスであるのが好ましい、第２図に示されたノード６０の好 ましい実施例では、ノードバス６７は、システムバスインターフェイス６４とノ ードに特定の論理回路６５との間の点７点接続を形成する相互接続手段である。

然し乍ら、本発明によれば、このような点７点相互接続は必要とされない。

第５図は、システムバス２５に接続された中央アービタ２８の好ましい実施例を 示している。中央アービタ２８は、システムバス２５のためのクロック信号を発 生すると共に、システムバス２５上のノードに対するバスの所有者関係を許可す る。

中央アービタ２８は、仲裁回路・９０と、クロック回路９５と、発振器９７とを 備えているのが好ましい０発振器９７は、基本的なりロック信号を発生する。′ クロック９５は、仲裁回路７１のタイミング信号と、システムバス２５上でタイ ミングをとるための基本的なＴｉｍｅ　Ｈ％Ｔｉｍｅ　Ｌ及びＰｈａｓｅクロッ ク信号とを発生する。仲裁回路７１は、コマンダ及びレスポンダの要求信号を受 け取り、システムバス２５にアクセスしようとしているノード間の競合の仲裁を 果たし、そしてコマンダ及びレスポンダの要求に対する上記待ち行列を維持する 。又、仲裁回路７１は、幾つかの制御信号をクロック９５へ供給する。

Ｂ、バス　ン　−フェイス回 第２図及び第４図に示すように、ノード６ｏにおいては、各データインターフェ イス６１は、単一ビン端子によってシステムバス２５の対応するラインに結合さ れている。その接続は、直接的であってよいが、好ましくは、本発明の理解に適 切でない理由のために、抵抗を介して行なわれるのがよい。発明の詳細な説明し た理由のため、各データインターフェイス６１は、また、システムバス２５のラ インに対応するノードバス６７のラインに対してノードバス６７の対応ラインに 単一ビン端子によって結合されるのが望ましい、単一ビン端子を使用することに よって、ノードバス６７は、２つの並列バスの代りに、単一の二方向バスであっ てよく、これにより、必要とされるビン又は端子の数は最少とされる。更に、ノ ードバス６７に接続された回路は、２つの並列バスへのインターフェイスをする のに必要とする増大ビンカウントを満足するだけでよく、いくつかの集積回路チ ップの間に分割する必要はない。

その上、発明の詳細な説明したり理由のために、単一ビン端子対単一ビン端子、 二方向転送コンプレックスを達成するための回路構成は、ノード６０によって与 えられるシステムバス２５のデータを含むシステムバス２５からのデータ又はメ ツセージのすべてのコピーをノードバス６７に入れたい場合には複雑なものとさ れる。このようにすることにより、ノード特定ロジック６５がシステムバス２５ のすべてのデータ又はメツセージを見つるようにされ、システムバス２５の管理 がなされる。

ノード特定ロジック６５に対してシステムバス２５のすべてのデータ又はメツセ ージを利用しつるようにすることによって、ノード６０は、データ処理システム ２０のどのリソースが使用されているか、そして、システムバス２５を使用する ために特定の自己管理技術を実施するのにこれらのプロセスが誰によって使用さ れているかの既知情報を使用することができる。

また、システムバス２５の各ラインに対して単一ビン端子を通してのデータイン ターフェイス６１とシステムバス２５との間に二方向性通信を与えることにより 、ノード特定ロジック６５は、システムバス２５へのそれ自身のメツセージを監 視して受信しつるようにされる。このような接続により、また、ノード特定ロジ ック６５は、システムバス２５を介してそれ自身へメツセージを送りつるように され、他のノードがこれらのトランザクションを監視しつるようにする。

システムバス２５がユーザバス６７をサイクル毎に見ることができるようにする もう１つ別の利点は、カツシュコヒレンシーを維持することである。このような 使用に関して、もし、ノードがシステムバス２５を通してアクセスしつるメモリ ロケーションの内容を変更するならば、その他のノードは、このようなアクセス を監視して、それら自身のカッシュがこれらのメモリロケーションのコピーを含 むかどうかを決定することができる。

システムバス２５の各サイクル中車−ビン端子接続並びに二方向転送能力を与え るためには、ノードバス６７は、発明の背景において説明したように、システム バス２５の２倍の速度で作動しなければならない、従って、ノードバス６７は、 システムバス２５より短い転送時間を有さねばならない。

本発明の好ましい実施例では、システムバス２５に対して６５＋１秒サイクル時 間を有しており、例えば、０Ｍ０３回路からなるシステムバスインターフェイス ６４の場合には、回路条件のため６つのサブサイクルしか利用できない、２つの サブサイクルをそれぞれカバーしている６つのタイミング信号Ｃ１２、Ｃ２３， Ｃ３４，Ｃ４５，Ｃ５６及びＣ６１は、ノードバス６７のタイミングのために構 成されている。

２対のクロック信号を必要とする二方向バス転送の従来方法では、これらの信号 を形成するに必要なタイミングは、第３図のタイミング信号又はその６つのサブ サイクルに基づくその他の信号を使用して実施するのが難しい、実際に、そのよ うな実施は、第３図に示したタイミング信号より長い特殊なタイミング信号（例 えば、Ｃ１２３の如き３サブサイクル長信号）をドライバに対して発生するか、 又は、これらのタイミング信号より短いラッチ制御信号（例えば、Ｃ１又はＣ２ の如き単一サブサイクル信号）を発生することによってしか可能でないであろう 、そのうちの第１の場合には、２つの異なるドライバが同時にバスを駆動する可 能性が高い、何故ならば、長い方のクロック信号（例えば、Ｃ１２３及びＣ４５ ６）がドライバを制御するのに使用される必要があり、クロックスキューにより 、これらの信号が重なってバスを同時に駆動してしまうようにさせられることが ありうるからである。前述の第２の場合には、短い方の信号が充分に長くなくて 、ロジック回路によって有効に使用されえないことがあったり、ラッチの作動前 にデータがドライバからラッチへ伝送されえないことがありうる。従って、従来 のバス駆動方法では、タイミング信号は、８つのサブサイクルのうちの最小のも のから得られつるものである必要がある。

こうすることにより、１つのサブサイクルによって分離された２つの３サブサイ クルドライバ信号が重なり合わないようにされ、ラッチ制御信号が３サブサイク ル駆動信号のうちの最初の２つに対して接続しつる。

本発明は、サブサイクルの数が限定されていて且つその他の回路上の制約がある とき、集積チップ境界を横切るデータ転送の問題について以前には開発されてい なかったパスラインの現象を使用することによって、二方向データ転送の諸問題 を避けている。ノードバス６７のラインの各々は、代表的には５〜１０ピコフア ラツドの固有容量を有する０本発明者は、バスがバスドライバによっである特定 のレベルへもはやアクティブに駆動されなくなった後でも適切な電圧レベルをパ スラインに維持するためにその固有の容量を使用できることに気づいた。そのパ スライン固有容量に電荷を貯えるために、その容量の放電路のインピーダンスを 高くしなければならない、一般に、バスのための放電路は、そのバスに接続され たドライバ出力及び記憶素子を通るものである０本発明者は、高入力及び出力イ ンピーダンスを有する装置、特に、パスラインに数ピコファラッドの容量を付加 するＣＭＯＳ装置を使用することによって、駆動信号がバスドライバから除去さ れた後でもバスに入れられたデータが有効である時間を延長するのにパスライン の固有の容量を使用できることに気づいた。

本発明のインターフェイス装置は、バスの異なるラインにそれぞれ対応する複数 のバスドライバを備えている。ドライバの各々は、対応するパスラインを２つの 電圧レベルのどちらにも駆動できる。第６図は、ノード特定ロジック６５及びデ ータインターフェイス６１の回路に接続されたバス６７の一つのラインの例を示 している。既に説明したバスドライバ８２は、バス６７のそのラインに結合され ているように示されている。バスドライバ８２は、記憶素子８０からノードバス ６７のラインへ伝送される入力データを保持するための入力端子９ｏと、ノード バス６７のラインに実際に結合されるバスインターフェイス端子９２とを含む、 バスドライバ８２は、また、第４図においてＤＲＩＶＥ８７と称され第６図にて 特にＣ６１として示された２状態駆動信号を受ける可能化端子９４を有する。

第３図は、信号Ｃ６１のタイミングを示している。Ｃ６１が高であるとき（レベ ルの指定は約束であり要件ではない）、出力端子９２は、入力データに従ってノ ードバス６７の対応するラインをそれらレベルの一方へ駆動する。信号Ｃ６１が 低であるとき、バスドライバ８２は、パスラインを駆動するのをやめ、ノードバ ス６７のラインへ高インピーダンスを与える。

本発明のインターフェイス装置は、また、バスの異なるラインに対応する複数の ラッチを含む、第６図に示すように、記憶素子１１０がドライバ８２と同じノー ドバス６７のラインに結合されている。記憶素子１１０は、ノードバス６７のそ のラインに結合される入力端子１１２を有しており、そのラインに対して高イン ピーダンスを与える。また、記憶素子１１０は、第６図に示すように、Ｃ６１で ある制御信号を受けるための制御端子１１４を有している。端子１１４の制御信 号により、記憶素子１１０は、その制御信号が作動されるとき（すなわち、Ｃ６ １がデアサートするとき）、ノードバス６７の対応するラインのレベルを記憶す るようにさせられる。一般に、制御信号は、立上がり縁又は立下がり縁の如き状 態間のどちらか一方の単−遷移中に作動される。

本発明によれば、インターフェイス装置は、また、バスドライバの入力端子の入 力データをバスを通してラッチへ転送するために駆動及び制御信号を発生するよ うに複数のラッチに結合された信号発生手段を含む、第７図は、信号Ｃ６１を発 生する回路を含むクロックデコーダ６３の一例を示している。第７図において、 ＴＩＭＥ　Ｌ信号は、バッファ１３０を通して受けられて、３ビツトシフトレジ スタ１３２のクロック入力へ結合される。ＰＨＡＳＥ信号は、バッファ１３４を 通過した後、シフトレジスタ１３２のデータ入力端子へ与えられる。そのレジス タのＱｌ、Ｑ２及びＱ３出力は、それぞれ、バッファ１４０％１３８及び１３６ を通されて、Ｃ１２，Ｃ３４及びＣ５６信号をそれぞれ形成する。シフトレジス タ１３２のＱ１出力は、３ビツトシフトレジスタ１４２ヘデータ入力を与える。

その３ビツトシフトレジスタ１４２のクロック入力は、バッファ１４４を通して ＴＩＭＥ　Ｈ信号に結合されている。レジスタ１４２のＱｌ、Ｑ２及びＱ３出力 は、バッファ１５０％１４８及び１４６に通されて、それぞれＣ２３，Ｃ４５及 びＣ６１信号を形成する。第３図に示すように、この好ましい実施例におけるク ロック信号Ｃ６１のアクティブな部分は、システムバス２５のサイクルの約３分 の１の間続く。

更に、本発明によれば、信号発生手段は、対応する制御信号が作動されるのと実 質的に同じ時に駆動信号を第１の状態から第２の状態へスイッチングするための 第１の手段を含む、換言するならば、駆動信号は、ラッチ信号の後ある付加的な サブサイクルに亘ってとどまる必要はない０本発明の好ましい実施例では、クロ ックデコーダ６３は、ドライバ及び制御信号の両者のためのタイミング信号Ｃ６ １を発生する。前述したように、ノード特定ロジック６５、従って、記憶素子１ １０へ送られるタイミング信号Ｃ６１から、データインターフェイス６１へ送ら れるタイミング信号Ｃ６１を分離することが望ましい、しかしながら、両タイミ ング信号は、実質的に同じである。このように信号の分離をすることにより、ノ ード特定ロジック６５の特性が、例えば不適切なローディングのためにデータイ ンターフェイス６１に与えられるタイミング信号を変えてしまうことがないよう にされ、また、クロックデコーダ６３のタイミング信号によるデータインターフ ェイス６１のサービスに悪影響を与えることがないようにされる。

従来の方法と違って、本発明によれば、パスラインに対して別々のドライバ保持 時間はない０本発明で別々のドライバ保持時間をなくすることができるのは、ノ ードバス６７がもはやアクティブに駆動されていないときでも、パスラインの固 有容量がそれらのラインにそれらのレベルを維持するのに使用されるからである 。そのドライバが可能化されるとき、ノードバス６７のラインに対する放電路が 記憶素子１１０の高入力インピーダンス及びバスドライバ８２の高出力インピー ダンスを通して形成されるので、ノードバス６７のラインに電圧レベルは、所定 の時間期間の間比較的に一定のままである。この時間は、固有のバス容量及びド ライバ８２及び記憶素子１１０の容量及びインピーダンスから計算されつる。

好ましくは、バスドライバ８２の出力回路は、第８図に示したようなＣＭＯＳド ライバである。この回路は、直列接続されたＰチャンネルプルアップトランジス タ２００及びＮチャンネルプルダウントランジスタ２１０を含んでいる。Ｐチャ ンネルトランジスタ２００は、供給電圧Ｖｃｃと出力端子９２との間に結合され た電流路を有している。Ｎチャンネルトランジスタ２１０は、出力端子９２と基 準端子との間に結合された電流路を有している。

プリバッファ２２０は、Ｐチャンネルトランジスタ２００のゲートを制御するた めのＧＡＴＥ　Ｐ信号及びＮチャンネルトランジスタ２１０のゲートを制御する ためのＧＡＴＥ　Ｎ信号を送出する。バスドライバ８２が可能化されるとき、Ｇ ＡＴＥＰ及びＧＡＴＥ　Ｎ信号がそれぞれトランジスタ２００及び２１０を制御 して、ノードバス６７を「１」又はｒＱＪデータに対応する高又は低レベルへ駆 動する。特に、ノードバス６７が低レベルへ駆動されるべきときには、ＧＡＴＥ 　Ｐ及びＧＡＴＥ　Ｎ信号が高レベル（Ｖｃｃに近づく）にされ、ノードバス６ ７が高レベルへ駆動されるべきときには、ＧＡＴＥ　Ｐ及びＧＡＴＥ　Ｎ信号は 、低レベル（アースに近づく）とされる。

バスドライバ８２が不能化され、端子９０が、出力端子９２がら切り離されると きには、プリバッファ２２０は、ＧＡＴＥＰ信号を高レベルにセットし、ＧＡＴ Ｅ　Ｎ信号を低レベルにセットする。これにより、両トランジスタ２００及び２ １０が不能化され、ノードバス６７に高インピーダンス、典型的には数メグオー ムが与えられる。

好ましくは、ラッチ１１０ための入力回路も、また標準のＣＭＯ５回路である。

この−例が第９図にて、Ｐチャンネルトランジスタ２３５及びＮチャンネルトラ ンジスタ２３７を儂えるインバータ回路２３０によって示されている。第９図の 回路の典型的な入力インピーダンスは、また数メグオームのオーダである。

第８図に示したＣＭＯＳドライバ回路と共にドライバ８２を使用し且つ第９図に 示したＣＭＯＳ入力回路と共に記憶素子１１０を使用することにより、バスドラ イバ８２がその駆動信号（またＣ６１）によって不能化されていたとしても、制 御信号（０６１）の立下り縁にて記憶素子１１０がそのレベルを記憶するように 実効的に保持時間の間、データがノードバス６７に接続される。このようにして 、本発明では、保持時間は、従来のバス駆動回路において、通常、ドライバ非重 複時間と考えられる時間と重なり合う。

好ましくは、本発明のタイミングによれば、データがバスにて有効であるとき、 制御信号がその窓中に作動されるようにされる。しかし、示したように、本発明 によれば、バスドライバ８２がノードバス６７をアクティブに駆動するのを停止 する時間を越してその窓を延長することが許される。

ノードバス６７の同じラインを介して二方向通信を行なう場合には、ノード特定 ロジック６５からシステムバス２５ヘデータを伝送す゛るために別のドライバ／ 記憶素子対が必要とされる。第６図に示すように、ノード特定ロジック６５は、 入力端子１２１、出力端子１２２及び可能化端子１２４を有するバスドライバ１ ２０を含む、好ましくは、バスドライバ２２０は。

構造的にはバスドライバ８２に類似している。バスドライバ１２０の入力端子１ ２１は、バスドライバ１２０の出力端子１２２が結合されるノードバス６７の同 じラインへ結合されるように記憶素子１３０から受けられるように第６図に示さ れた第２の入力レベルを保持する。第６図に示した本発明の実施例における可能 化端子１２４は、クロックデコーダ６３から与えられるタイミング信号Ｃ３４に 接続される。

データインターフェイス６１は、好ましくは、バスドライバ１２０に対するコン ブリメントとして記憶素子７０を含む。

記憶素子７０は、入力端子７１及び制御端子７５を有する。第６図に示した本発 明の実施例では、制御端子７５での制御信号ちまた信号Ｃ３４である。

本発明のインターフェイス装置にて二方向通信を行なうための信号発生手段は、 バスドライバ８２の各入力のデータをノートバス６７へ転送するため、記憶素子 ７０及び１１０及びバスドライバ８２及び１２０に対して興なるドライバ制御信 号を発生する。この信号発生手段は、（１）対応する制御信号が作動されると実 質的に同じときにバスドライバの１つに対する駆動信号を第１の状態と第２の状 態との間でスイッチングし、（２）対応するラッチのための制御信号が作動され るのと実質的に同じときにバスドライバの他のものに対する駆動信号を第１の状 態と第２の状態との間でスイッチングし、（３）第１の駆動信号及び第２の駆動 信号が同時には第１の状態にないようにする手段を含む。

クロックデコーダ６３は、第７図に示すように、第３図から分るように重なり合 わないタイミング信号Ｃ６１及びＣ３４を発生する。実際に、サブサイクル２及 び５に対応するタイミング信号Ｃ３４及びＣ６１の間の時間期間があり、この時 間期間により、ノードバス６７がバスドライバ８２及び１２０によって同時には 駆動されないようにされる。従って１本発明は、発明の詳細な説明したようなバ スドライバの重なりに関連した問題を有さない。

全体の二方向データ転送動作並びにそれとデータインターフェイス６１を通して のその他の転送との関係は、第１０図のタイミング図から理解されよう、第１０ 図において、タイミング信号Ｃ１２からＣ６１が再現され本発明の前述のシステ ムバスドライバがシステムバス２５の有効データ及び制御信号８５の期間を可能 化する。タイミング信号Ｃ４５がサブサイクル５の終わりでデアサートするとき 、システムバス２５のデータは有効であり、トランスペアレントラッチ８０はそ の有効データを捕捉する。そのデータは、それから、タイミング信号Ｃ６１がア クティブである間ノードバス６７へ送信される。何故ならば、Ｄｒｉｖｅ８７と して示したタイミング信号により、バスドライバ８２が可能化されるからである 。サブサイクルｌの終り、すなわち、タイミング信号Ｃ６１がデアサートされる とき、記憶素子１１０がノードバス６７からのデータを捕捉する。このようにし て、システムバス２５からのデータは、システムバス２５の各サイクル毎に記憶 素子１１０へ転送される。

同じシステムバスサイクルのサブサイクル３及び４中、タイミング信号Ｃ６１が アクティブでなかった間、バスドライバ１２０は、記憶素子１３０のデータをノ ードバス６７へ転送した。第６図に示すように、Ｃ３４がアサートされるとき、 それはバスドライバ１２０を可能化する。サブサイクル４の終わりで、Ｃ３４が デアサートされるとき、バスドライバ１２０によってノードバス６７へ転送され ていたデータは、第１０図に示Ｃた制御信号７５のため、記憶素子７０によって 捕捉される。

その後、サブサイクル２の終わりで、記憶素子７０のデータは、もしそのノード がバスにアクセスしＧＣ１２が７サートされたとしたら、記憶素子７２によって 捕捉されていたであろう。

Ｃ，インターフェイスシステム インターフェイスシステムは、ノードとシステムバスとの間の二方向通信を行な えるようにする。スステムバス２５の如きシステムバスは、繰り返しバスサイク ル中にデータを伝播し、ノード６０の如きノードは、ノード特定ロジック６５の 如きデータを処理するユーザ部分を有している。インターフェイスシステムは、 ノード特定ロジック６５に結合されデータを並列にて転送するノードバス６７の 如きノードバスを備える。

システムバスとノードバスとの間に二方向通信を行なえるようにするため且つシ ステムバスにて伝播されるデータの全てのコピ、−をノードバスへ与えるため、 ノードバスとシステムバスとの間にトランシーバ手段が結合されている。好まし い実施例では、データインターフェイス６１は、このような二方向通信を与える 。

トランシーバ手段は、第１及び第２の単方向通信手段を含んでいる。第１の単方 向通信手段は、ノードバスに結合される入力端子と、システムバスに結合される 出力端子とを有しており、システムバスの選択されたサイクル中システムへ転送 されるデータをノードバスから受ける。第４図及び第６図に示されるように、好 ましい実施例における第１の単方向通信手段は、記憶素子７０及び７２及びバス ドライバ７４を含んでいる。記憶素子７０は、ノードバスに結合される入力端子 ７１を有する。

記憶素子７０の出力は、記憶素子７２に結合される。バスドライバ７４は、記憶 素子７２の出力に結合され、システムバス２５に結合される出力端子７７を有し ている。

前述したように、クロック３４の作動部分（例えば、降下時間）中ノードバス６ ７から記憶素子７０ヘデータが受信される。そのデータは、それから、第１０図 に示したような信号ＧＣ１２によって作動されるとき、記憶素子７２へ転送され る。

信号ＧＣ１２は、２つの信号、Ｃ１２及びＧＣ１２ＥＮの論理和である。第３図 及び第１０図に示したＣ１２信号は、クロックデコーダ６３によって発生される タイミング信号の１つであり、ＧＣ１２ＥＮは、アクティブであるとき、ノード ６０がシステムバス２５にて送信側でありデータがデータインターフェイス６１ からシステムバス２５へ転送されることを指示する信号である。６Ｃ１２信号は 、アービタ２８及びノード特定ロジック６５からの信号を使用してクロックデコ ーダ６３によって発生される。

第４図及び第６図に示されるように、ドライバ７４は、クロックデコーダ６３か ら受け取られ記憶素子７２のデータがシステムバス２５へ転送させられるように するＳｙｓｔｅｍ　Ｂｕｓ　Ｄｒｉｖｅ　Ｅｎａｂｌｅ７９と称される駆動信号 をその入力に有している。このＳｙｓｔｅｍ　Ｂｕｓ　ＤｒｉｖｅＥｎａｂｌｅ ７９信号は、データ処理システム２０から受け取られる特定の許可信号並びにノ ード特定ロジック６５からの要求に基づかれている。したがって、データは、ノ ード６０が送信側であるときに、システムバス２５のサイクル中にのみ、システ ムバス５へ転送される。

第２の単方向通信手段は、システムバスに結合される入力端子及びノードバスに 結合される出力端子を有している。第２の単方向通信手段の入力及び出力端子は 、それぞれ、第１の単方向通信手段の対応する出力及び入力端子に結合される。

第２の単方向通信手段は、システムバスのサイクル毎にシステムバスにて伝播さ れるデータをノードバスへ転送する。

第４図及び第６図に示されるように、記憶素子８０は、システムバス２５に結合 される入力端子を有し、クロックデコーダ６３から受け取られるクロック信号Ｃ ４５によって可能化される。バスドライバ８２は、ノードバス６７及び対応する 記憶素子７０の入力端子に結合された出力端子９２を有する。バスドライバ８２ の可能化端子９４は、Ｃ６１信号に結合される。

インターフェイスシステムは、また、第１及び第２の単方向通信手段に結合され それらの手段を制御するためのタイミング手段を含んでいる。タイミング手段は 、第１のクロック信号の選択されたアクティブ部分中ノードバスからデータを受 けるように第１の単方向通信手段を制御し、第２のクロック信号のアクティブ部 分中システムバスからノードバスヘデータを転送するように第２の単方向通信手 段を制御する。第１の手段は、また、これらのクロック信号のアクティブ部分が 各サイクル毎に生じて重なり合わないように第１及び第２のクロック信号を発生 する。

前述したように、クロックデコーダ６３は、クロック信号Ｃ３４及びＣ６１を発 生する。記憶素子７０は、クロックＣ３４の終りにデータを受けとり、システム バス２５のサイクルの選択されたサイクル中にそのデータをシステムバス２５へ 転送する。その上、記憶素子８０は、タイミング信号Ｃ４５中システムバス２５ からデータを受け取り、ドライバ８２は、そのデータを、Ｃ６１クロツクサイク ル中ノードバス６７へ転送する。

したがって、システムバス２５の各サイクル中に転送されたデータは、また、ノ ードバス６７へ転送されノードバス６７を許し、従って、ノード特定ロジック６ ５は、システムバス２５にて送信されるすべてのメツセージのピクチャーを得る 。クロックサイクルＣ４５及びＣ６１はシステムバスサイクル毎に１回生ずるの で、システムバス２５からノードバス６７への転送は、システムバス２５のサイ クル毎に生ずる。

−緒に使用されるとき、本発明のバスインターフェイス回路及びインターフェイ スシステムは、従来のシステムにまさるいくつかの効果を有している。これらの 効果としては、使用するクロック信号の数を最少として、高速バス転送が行なえ ること、１つのバス、例えば、ノードバスがシステムバスの如き別のバスを介し て送信されるメツセージのすべてのコピーを得ることができるほどバス間のデー タ転送を高速度で行なえることがある。このようなコピーを与え且つシステムバ ス２５への単一ビン接続を使用することにより、ノードバスへ結合されたノード は、それ自身のメツセージを監視できて、その他のノードがそれらのメツセージ を監視できるようにシステムバスを介してメツセージをそれ自身へ送り戻すよう にされる。

本発明の精神又は範囲から逸脱せずに、本発明のバスインターフェイス回路及び インターフェイスには種々な変形態様がなされうろことは当業者には明らかであ ろう０本発明は、本請求の範囲内に入るこの種の変形態様をカバーする。

特表千１−５０２６２４　（１３） ＦＩ６．５ ，２３ 国際調査報告 国際調査報告 ＵＳεεこ二２７６ ＳＡ２二９ε３

Claims (17)

【特許請求の範囲】
1. １．所定の時間期間にわたってってバスラインにデータを表わす電圧レベルを維 持することによって順次データを伝播する各バスラインに固有電気容量を有する 多重ライン並列信号伝送バスを通して集積回路チップ境界端に結合するインター フェイス装置において、 前記バスの異なるラインに各々対応し且つ２つの異なる電圧レベルの一方へその 対応バスラインを駆動することができる複数のバスドライバを備えており、該バ スドライバの各々は、前記バスの対応ラインへ送信されるべき入力データを保持 するための入力端子と、前記バスの対応ラインに結合されるバスインターフェイ ス端子と、第１の状態にあるとき、前記バスドライバが、入力データに従って前 記レベルの一方へ対応バスラインを駆動させるようにし且つ第２の状態にあると き、前記バスドライバがその対応バスラインを駆動するのを停止させるようにし 、そのバスインターフェイス端子に高い電気インピーダンスを与えるような駆動 信号を受けるための可能化端子とを含んでおり、 更に、前記バスの異なるラインにそれぞれ対応する複数のラッチを備えており、 該ラッチの各々は、前記バスの対応ラインに結合される入力端子であってそのラ ッチがその入力端子に高い電気インピーダンスを与えるような入力端子と、作動 されるとき対応するバスラインの電圧レベルに対応するデータをそのラッチが記 憶するようにする制御信号を受けるラッチ制御端子とを含んでおり、 更に、前記複数のラッチ及び複数のバスドライバに結合され前記バスを通して前 記バスドライバの入力端子の入力データを前記ラッチへ伝送する駆動及び制御信 号を発生するための信号発生手段を備えており、該信号発生手段は、前記制御信 号が作動されたと実質的に同じときに、前記駆動信号を第１の状態から第２の状 態ヘスイッチングする第１の手段を含んでおり、前記バスラインの固有容量と組 み合って前記バスドライバ及びラッチによって与えられる高い電気インピーダン スは、前記バスドライバがバスラインを駆動するのを停止した後十分長い時間期 間にわたって入力データに対応する電圧レベルに前記バスラインを維持して、前 記バスドライバがバスライン中に停止した後制御信号が作動されたとしても前記 ラッチが正しくその入力データを記憶するようにさせられることを特徴とするイ ンターフェイス装置。
2. ２．前記信号発生手段の前記第１の手段は、前記バスラインの電圧レベルが維持 される所定の時間期間中前記駆動信号を前記第２の状態にセットする手段を含ん でいる請求項１に記載のインターフェイス装置。
3. ３．前記複数のバスドライバの各々は、異なるバストランシーバに含まれている 請求項１に記載のインターフェイス装置。
4. ４．前記複数のバスドライバの各々は、ＣＭＯＳコンポーネントによって構成さ れている請求項１に記載のインターフェイス装置。
5. ５．前記複数のラッチの各々は、ＣＭＯＳコンポーネントによって構成される請 求項１に記載のインターフェイス装置。
6. ６．前記ラッチの各々は、ＣＭＯＳインバータを含む請求項５に記載のインター フェイス装置。
7. ７．前記制御信号は、第１及び第２の状態を有し、前記制御信号は、第１の状態 から第２の状態へ変えられることにより作動され、且つ、前記信号発生手段の前 記第１の手段は、実質的に同じときに、前記第１及び第２の状態の間に変化する 駆動信号及び制御信号を発生する手段を含む請求項１に記載のインターフェイス 装置。
8. ８．所定の時間期間にわたってバスラインにデータを表わす電圧レベルをバスラ インに維持することによって順次データを伝播する各バスラインに固有電気容量 を有する多重ライン並列信号転送バスを通して集積回路チップ境界端に結合する インターフェイス装置において、 前記バスの異なるラインに各々対応し且つ２つの異なる電圧レベルの一方へその 対応バスラインを駆動することができる複数の第１のバスドライバを備えており 、該第１のバスドライバの各々は、前記バスの対応ラインへ送信されるべき第１ の入力データを保持するための入力端子と、前記バスの対応ラインに結合される バスインターフェイス端子と、第１の状態にあるとき、前記第１のバスドライバ が前記第１の入力データに従って前記レベルの一方へ対応バスラインを駆動させ るようにし且つ第２の状態にあるとき、前記第１のバスドライバがその対応バス ラインを駆動するのを停止させるようにし、そのバスインターフェイス端子に高 い電気インピーダンスを与えるような第１の駆動信号を受けるための可能化端子 とを含んでおり、更に、前記バスの異なるラインにそれぞれ対応する複数の第１ のラッチを備えており、該第１のラッチの各々は、前記バスの対応ラインに結合 される入力端子であってその第１のラッチがその入力端子に高い電気インピーダ ンスを与えるような入力端子と、作動されるとき対応するバスラインの電圧レベ ルに対応するデータをその第１のラッチが記憶するようにする第１の制御信号を 受けるラッチ制御端子とを含んでおり、更に、前記バスの異なるラインに各々対 応し且つ２つの異なる電圧レベルの一方ヘその対応バスラインを駆動することが できる複数の第２のバスドライバを備えており、該第２のバスドライバの各々は 、前記バスの対応ラインへ送信されるべき第２の入力データを保持するための入 力端子と、前記バスの対応ラインに結合されるバスインターフェイス端子と、第 １の状態にあるとき、前記第２のバスドライバが前記第２の入力データに従って 前記レベルの一方へ対応バスラインを騒動させるようにし且つ第２の状態にある とき、前記第２のバスドライバがその対応バスラインを駆動するのを停止させる ようにし、そのバスインターフェイス端子に高い電気インピーダンスを与えるよ うな第２の駆動信号を受けるための可能化端子とを含んでおり、更に、前記バス の異なるラインにそれぞれ対応する複数の第２のラッチを備えており、該第２の ラッチの各々は、前記バスの対応ラインに結合される入力端子であってその第２ のラッチがその入力端子に高い電気インピーダンスを与えるような入力端子と、 作動されるとき対応するバスラインのレベルに対応するデータをその第２のラッ チが記憶するようにする第２の制御信号を受けるラッチ制御端子とを含んでおり 、更に、前記複数の第１及び第２のバスドライバに結合され前記バスを通して、 前記第１のバスドライバの入力端子の第１の入力データを前記第１のラッチへ転 送し且つ前記第２のバスドライバの入力端子の第２の入力データを前記第２のラ ッチへ転送する第１及び第２の駆動及び制御信号を発生するための信号発生手段 を備えており、該信号発生手段は、前記第１の制御信号が作動されたと実質的に 同じときに、前記第１の駆動信号を第１の状態から第２の状態ヘスイッチグし、 前記第２の制御信号が作転されたと実質的に同じときに前記第２の駆動信号を第 １の状態から第２の状態ヘスイッチグして、第１及び第２の駆動信号が同時には 第１の状態とならないようにする手段を含むことを特徴とするインターフェイス 装置。
9. ９．前記複数の第１及び第２のバスドライバの各々は、ＣＭＯＳコンポーネント によって構成されている請求項８に記載のインターフェイス装置。
10. １０．前記複数の第１及び第２のラッチの各々は、ＣＭＯＳコンポーネントによ って構成される請求項８に記載のインターフェイス装置。
11. １１．前記第１及び第２のラッチの各々は、ＣＭＯＳインバータを含む請求項１ ０に記載のインターフェイス装置。
12. １２．前記第１及び第２の制御信号は、第１及び第２の状態を有しており、前記 第１及び第２の制御信号は、第１の状態から第２の状態へ変わることによって作 動され、前記信号発生手段は、実質的に同時に前記第１及び第２の状態の間に変 化する第１の駆動信号及び第１の制御信号を発生し、且つ実質的に同時に前記第 １及び第２の状態の間に変化する前記第２の駆動信号及び第２の制御信号を発生 する第１の手段を含む請求項８に記載のインターフェイス装置。
13. １３．所定の時間期間にわたってバスラインにデータを表わす電圧レベルをバス ラインに維持することによって順次データを伝播する各バスラインに固有電気容 量を有する多重ライン並列信号転送バスを通して集積回路チッップ境界端に結合 するインターフェイス装置において、 前記バスの異なるラインに各々対応し且つ２つの異なる電圧レベルの一方へその 対応バスラインを駆動することができる複数の第１のＣＭＯＳバスドライバを備 えており、前記第１のＣＭＯＳバスドライバの各々は、前記バスの対応ラインへ 送信されるべき第１のデータを保持するための入力端子と、前記バスの対応ライ ンに結合されたバスインターフェイス端子と、第１の状態にあるとき、前記第１ のバスドライバが前記第１の入力データに従って前記レベルの一方へ対応バスラ インを駆動させるようにし且つ第２の状態にあるとき、前記第１のバスドライバ がその対応バスラインを駆動するのを停止させるようにし、そのバスインターフ ェイス端子に高い電気インピーダンスを与えるような第１の駆動信号を受けるた めの可能化端子を含み、更に、前記バスの異なるラインにそれぞれ対応する複数 の第１のＣＭＯＳラッチを備えており、該第１のＣＭＯＳラッチの各々は、前記 バスの対応ラインに結合される入力端子であってその第１のＣＭＯＳラッチがそ の入力端子に高い電気インピーダンスを与えるような入力端子と、第１のレベル から第２のレベルへ変化するとき対応するバスラインの電圧レベルに対応するデ ータをその第１のラッチが記憶するようにする第１の制御信号を受けるラッチ制 御端子とを含んでおり、更に、前記バスの異なるラインに各々対応し且つ２つの 異なる電圧レベルの一方へその対応バスラインを駆動することができる複数の第 ２のＣＭＯＳバスドライバを備えており、該第２のＣＭＯＳバスドライバの各々 は、前記バスの対応ラインへ送信されるべき第２の入力データを保持するための 入力端子と、前記バスの対応ラインに結合されるバスインターフェイス端子と、 第１の状態にあるとき、前記第２のバスドライバが前記第２の入力データに従っ て前記レベルの一方へ対応バスラインを駆動させるようにし且つ第２の状態にあ るとき、前記第２のバスドライバがその対応バスラインを駆動するのを停止させ るようにし、そのバスインターフェイス端子に高い電気インピーダンスを与える ような第２の駆動信号を受けるための可能化端子とを含んでおり、 更に、前記バスの異なるラインにそれぞれ対応する複数の第２のＣＭＯＳラッチ を備えており、該第２のＣＭＯＳラッチの各々は、前記バスの対応ラインに結合 される入力端子であってその第２のＣＭＯＳラッチがその入力端子に高い電気イ ンピーダンスを与えるような入力端子と、第１のレベルから第２のレベルへ変化 するとき対応するバスラインの電圧レベルに対応するデータをその第２のラッチ が記憶するようにする第２の制御信号を受けるラッチ制御端子とを含んでおり、 更に、前記複数の第１及び第２のＣＭＯＳバスドライバに結合され前記バスを通 して、前記第１のＣＭＯＳバスドライバの入力端子の第１の入力データを前記第 １のＣＭＯＳラッチへ転送し且つ前記第２のＣＭＯＳバスドライバの入力端子の 第２の入力データを前記第２のＣＭＯＳラッチへ転送する第１及び第２の駆動及 び制御信号を発生するための信号発生手段を備えており、該信号発生手段は、前 記第１の駆動信号及び第１の制御信号を実質的に同時に第１及び第２の状態へ第 １の駆動信号及び第１の制御信号をスイッチングし、前記第２の駆動信号及び第 ２の制御信号を実質的に同時にスイッチングし、第１及び第２の駆動信号が同時 に第１の状態にないようにする手段を含むことを特徴とするインターフェイス装 置。
14. １４．固有の電気容量を有するラインを含むバスを介してバスドライバの入力端 子からラッチへ集積回路境界を横切ってデータを伝送する方法において、 前記入力データに対応する２つのレベルの一方へ前記バスをアクティブに駆動す るために前記入力端子と前記バスとの間に接続されたバスドライバを可能化し、 前記バスドライバを不能化し、 前記不能化されたバスドライバ及び前記ラッチを通して前記バス容量の放電路を 高インピーダンスに維持して前記バスドライバの不能化の後に前記バスに一時的 にそのレベルを維持し、前記バスドライバの不能化と実質的に同時に前記バスの 前記レベルを記憶するように前記ラッチを作動し、前記バスドライバが不能化さ れた後前記ラッチが前記バスに保持された前記レベルに対応するデータを正しく 記憶するようにされることを特徴とする方法。
15. １５．前記可能化及び不能化ステップにおいて、前記バスドライバは、第１の状 態にあるとき前記バスドライバを可能化し第２の状態にあるとき前記バスドライ バを不能化する駆動信号を受け、前記ラッチ作動ステップは、前記駆動信号が前 記第１の状態と前記第２の状態との間で変化すると実質的に同時に第１の状態と 第２の状態との間に変化するラッチ制御信号を発生するサブステップと、前記ラ ッチ制御信号が第１の状態から第２の状態へ変化するときに前記ラッチを作動さ せるサブステップとを含む請求項１４に記載の方法。
16. １６．固有電気容量を有するバスを介して第１の入力端子から第１のラッチへ第 １の入力データを集積回路境界を横切って伝送し且つ前記バスを介して第２の入 力端子から第２のラッチへ第２の入力データを伝送する方法において、前記第１ の入力データに対応する２つのレベルの一方へ前記バスをアクティブに駆動する ため前記第１入力端子と前記バスとの間に接続された第１のバスドライバを可能 化し、前記第１のバスドライバを不能化し、 前記不能化された第１のバスドライバ及び前記第１のラッチを通して前記バス容 量の放電路に高インピーダンスを維持することによって前記第１のバスドライバ が不能化された後前記バスのレベルを一時的に維持し、 前記第１のバスドライバの不能化と実質的に同時に前記バスの前記レベルを記憶 し、前記第１のラッチが前記第１のバスドライバの不能化の後、前記レベルに対 応するデータを正しく記憶するように前記第１のラッチを作動し、前記第２の入 力データに対応する２つのレベルの一方へ前記バスをアクティブに駆動させるた め前記第２の入力端子と前記バスとの間に接続された第２のバスドライバを可能 化し、前記第２のバスドライバを不能化し、 前記不可能化された第２のバスドライバ及び前記第２のラッチを通して前記不能 化された第２のバスドライバの放電路に高インピーダンスを維持することによっ て前記第２のバスドライバが不能化された後前記バスの前記レベルを一時的に維 持し、前記第２のバスドライバの不能化と実質的に同時に前記バスの前記レベル を記憶させて前記第２のバスドライバが不能化された後前記レベルに対応するデ ータを前記第２のラッチが正しく記憶するように前記第２のラッチを作動するこ とを特徴とする方法。
17. １７．前記第１のバスドライバを可能化するステップ及び不能化するステップに おいて、前記第１のバスドライバは、第１の状態にて前記第１のバスドライバを 可能化、第２の状態にて前記第１のバスドライバを不能化する第１の駆動信号を 受け、前記第１のラッチを作動するステップは、前記第１の駆動信号が第１及び 第２の状態の間に変化するときと実質的に同時に第１及び第２の状態の問に変化 する２状態の第１のラッチ制御信号を発生するサブステップと、前記第１のラッ チ制御信号が第１の状態から第２の状態へ変化するときに前記第１のラッチを作 動させるサブステップとを含んでおり、前記第２のバスドライバを可能化するス テップ及び不能化するステップにおいて、第１の状態にて前記第２のバスドライ バを不能化し第２の状態にて前記第２のバスドライバを不能化する第２の駆動信 号を前記第２のバスドライバが受け、前記第２のラッチを作動するステップは、 前記第２の駆動信号が第１の状態と第２の状態との間に変化すると実質的に同じ ときに、第１の状態と第２の状態との間に変化する２状態の第２のラッチ制御信 号を発生するサブステップと、前記第２のラッチ制御信号が第１の状態から第２ の状態へ変化するときに前記第２のラッチをアクテイベートするサブステップと を含んでおり、更に、前記第２の駆動信号が第１の状態にある間第１の状態にな らないような第１の駆動信号を発生することを含む請求項１６に記載の方法。