JPS6347105Y2 - - Google Patents
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- Publication number
- JPS6347105Y2 JPS6347105Y2 JP1981003104U JP310481U JPS6347105Y2 JP S6347105 Y2 JPS6347105 Y2 JP S6347105Y2 JP 1981003104 U JP1981003104 U JP 1981003104U JP 310481 U JP310481 U JP 310481U JP S6347105 Y2 JPS6347105 Y2 JP S6347105Y2
- Authority
- JP
- Japan
- Prior art keywords
- pulse
- data
- clock signal
- clock
- data acquisition
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
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- 230000003111 delayed effect Effects 0.000 claims description 5
- 230000008054 signal transmission Effects 0.000 claims 1
- 230000000630 rising effect Effects 0.000 description 5
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- 101150110971 CIN7 gene Proteins 0.000 description 2
- 102100038023 DNA fragmentation factor subunit beta Human genes 0.000 description 2
- 101100286980 Daucus carota INV2 gene Proteins 0.000 description 2
- 101100508840 Daucus carota INV3 gene Proteins 0.000 description 2
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- 101150110298 INV1 gene Proteins 0.000 description 2
- 101100397044 Xenopus laevis invs-a gene Proteins 0.000 description 2
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- 101150070189 CIN3 gene Proteins 0.000 description 1
- 230000001747 exhibiting effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0008—Synchronisation information channels, e.g. clock distribution lines
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Selective Calling Equipment (AREA)
- Dc Digital Transmission (AREA)
Description
【考案の詳細な説明】
例えば、デジタル編集機やプロセツサなどを含
んで構成されたデジタル信号の処理システムで
は、デジタル信号の処理がそのシステムで定めら
れているデータの伝送レートに従つて行なわれる
のであるが、そのシステム内における各機器間で
のデータの送受はそれが前記したシステムで定め
られたデータの伝送レートよりも遅い速度で行な
われても良い場合には、データの伝送をシステム
で定められている伝送レートよりも低い伝送レー
トで行なうことにより、狭い周波数帯域の伝送路
の使用によるシステム構成の低コスト化や、デー
タの誤り発生の低減化などの達成を図かることが
行なわれている。
んで構成されたデジタル信号の処理システムで
は、デジタル信号の処理がそのシステムで定めら
れているデータの伝送レートに従つて行なわれる
のであるが、そのシステム内における各機器間で
のデータの送受はそれが前記したシステムで定め
られたデータの伝送レートよりも遅い速度で行な
われても良い場合には、データの伝送をシステム
で定められている伝送レートよりも低い伝送レー
トで行なうことにより、狭い周波数帯域の伝送路
の使用によるシステム構成の低コスト化や、デー
タの誤り発生の低減化などの達成を図かることが
行なわれている。
ところで、前記のようにシステムで定められて
いる伝送レートよりも低い伝送レートでデータを
伝送する場合に、データSdと、クロツク信号Pc
と、データ同期信号Psとを、第１図ａ〜ｃ図に
示すような位相関係で送り、受信側でクロツク信
号Pcを1/2分周してデータ取込みクロツクパルス
を発生させるようにすることが行なわれたが、こ
の場合にクロツク信号Pcを1/2分周して得られる
データ取込みクロツクパルスは、1/2分周器がク
ロツク信号の立上がりで動作する型式のものであ
るのか、あるいはクロツク信号の立下がりで動作
する型式のものであるのかの違いや、1/2分周器
が分周を開始する時における1/2分周器の動作状
態の違いなどによつて、第１図d1〜d4図に示され
ているように、データSdに対して４つの異なつ
た位相関係のものが発生するという可能性があ
る。
いる伝送レートよりも低い伝送レートでデータを
伝送する場合に、データSdと、クロツク信号Pc
と、データ同期信号Psとを、第１図ａ〜ｃ図に
示すような位相関係で送り、受信側でクロツク信
号Pcを1/2分周してデータ取込みクロツクパルス
を発生させるようにすることが行なわれたが、こ
の場合にクロツク信号Pcを1/2分周して得られる
データ取込みクロツクパルスは、1/2分周器がク
ロツク信号の立上がりで動作する型式のものであ
るのか、あるいはクロツク信号の立下がりで動作
する型式のものであるのかの違いや、1/2分周器
が分周を開始する時における1/2分周器の動作状
態の違いなどによつて、第１図d1〜d4図に示され
ているように、データSdに対して４つの異なつ
た位相関係のものが発生するという可能性があ
る。
そして、データの取込みがデータ取込みクロツ
クパルスの立上がりで行なわれる場合には、それ
に適するデータ取込みパルスとしては第１図d2図
に示すような位相関係をデータSdに対してもつ
いているものであり、また、データの取込みがデ
ータ取込みクロツクパルスの立下がりで行なわれ
る場合には、それに適するデータ取込みパルスと
しては第１図d1図に示すような位相関係をデータ
Sdに対してもつているものである。
クパルスの立上がりで行なわれる場合には、それ
に適するデータ取込みパルスとしては第１図d2図
に示すような位相関係をデータSdに対してもつ
いているものであり、また、データの取込みがデ
ータ取込みクロツクパルスの立下がりで行なわれ
る場合には、それに適するデータ取込みパルスと
しては第１図d1図に示すような位相関係をデータ
Sdに対してもつているものである。
ところが、上述のように、クロツク信号Pcを
単に1/2分周してデータ取込みパルスを得ようと
した場合には、第１図d1〜d4図示のように、デー
タSdに対して４つの位相関係を示すデータ取込
みパルスの内のどれか１つのものが発生されてし
まうので、常に適正なデータ取込みクロツクパル
スを得ることはできなかつた。
単に1/2分周してデータ取込みパルスを得ようと
した場合には、第１図d1〜d4図示のように、デー
タSdに対して４つの位相関係を示すデータ取込
みパルスの内のどれか１つのものが発生されてし
まうので、常に適正なデータ取込みクロツクパル
スを得ることはできなかつた。
本考案は上述の問題のないデータクロツクパル
スの発生回路を提供することを目的としてなされ
たものであり、以下、本考案のデータ取込みクロ
ツクパルスの発生回路の具体的な内容を添付図面
を参照して説明する。
スの発生回路を提供することを目的としてなされ
たものであり、以下、本考案のデータ取込みクロ
ツクパルスの発生回路の具体的な内容を添付図面
を参照して説明する。
第２図は、データの取込みがデータ取込みクロ
ツクパルスの立上がりで行なわれるような場合に
適するデータ取込みパルスを発生させるためのデ
ータ取込みクロツクパルスの発生回路に本発明を
実施した場合のデータ取込みクロツクパルスの発
生回路のブロツク図であり、この第２図において
１はクロツク信号Pc｛第１図ｂ図｝の入力端子、
２はデータ同期信号Ps｛第１図ｃ図｝の入力端子
である。
ツクパルスの立上がりで行なわれるような場合に
適するデータ取込みパルスを発生させるためのデ
ータ取込みクロツクパルスの発生回路に本発明を
実施した場合のデータ取込みクロツクパルスの発
生回路のブロツク図であり、この第２図において
１はクロツク信号Pc｛第１図ｂ図｝の入力端子、
２はデータ同期信号Ps｛第１図ｃ図｝の入力端子
である。
入力端子１に与えられたクロツク信号Pcはイ
ンバータINV1を介してＤ型フリツプフロツプ
DFF1，DFF2のクロツク端子CKに与えられる。
前記したＤ型フリツプフロツプDFF1のデータ入
力端子Ｄには、入力端子２に供給されるデータ同
期信号Psが与えられ、また、Ｄ型フリツプフロ
ツプDFF2のデータ入力端子Ｄには、前記したＤ
型フリツプフロツプDFF1のＱ出力として得られ
た第１のパルスＰ｛第１図ｅ図｝が与えられる。
ンバータINV1を介してＤ型フリツプフロツプ
DFF1，DFF2のクロツク端子CKに与えられる。
前記したＤ型フリツプフロツプDFF1のデータ入
力端子Ｄには、入力端子２に供給されるデータ同
期信号Psが与えられ、また、Ｄ型フリツプフロ
ツプDFF2のデータ入力端子Ｄには、前記したＤ
型フリツプフロツプDFF1のＱ出力として得られ
た第１のパルスＰ｛第１図ｅ図｝が与えられる。
Ｄ型フリツプフロツプDFF１のＱ出力として
得られた前記の第１のパルスＰ１は、アンド回路
ANDにそれの一方入力として供給され、このア
ンド回路ANDの他方入力としては、前記したＤ
型フリツプフロツプDFF２のＱ出力として得ら
れた第２のパルスＰ２｛第１図ｆ図｝をインバー
タINV２により極性反転したパルスが供給され
ており、アンド回路ANDからはパルスＰ３が出
力されている。
得られた前記の第１のパルスＰ１は、アンド回路
ANDにそれの一方入力として供給され、このア
ンド回路ANDの他方入力としては、前記したＤ
型フリツプフロツプDFF２のＱ出力として得ら
れた第２のパルスＰ２｛第１図ｆ図｝をインバー
タINV２により極性反転したパルスが供給され
ており、アンド回路ANDからはパルスＰ３が出
力されている。
インバータINV１，INV２、Ｄ型フリツプフ
ロツプDFF１，DFF２、アンド回路ANDなどで
構成されている前記の回路配置の部分は、データ
同期信号PSとクロツク信号PCとによつて、デー
タ同期信号よりもクロツク信号のパルス巾だけ遅
れた第１のパルスＰ１とクロツク信号PCの周期
の1.5倍だけ遅れた第２のパルスＰ２とを生成し、
前記した第１、第２のパルスＰ１，Ｐ２とによつ
て前記したデータ同期信号Psよりもクロツク信
号Pcのパルス巾だけ遅れ、かつクロツク信号Pc
の周期に等しいパルス巾を有するパルスＰ３を制
御パルスＰ３としてアンド回路ANDから出力す
る。
ロツプDFF１，DFF２、アンド回路ANDなどで
構成されている前記の回路配置の部分は、データ
同期信号PSとクロツク信号PCとによつて、デー
タ同期信号よりもクロツク信号のパルス巾だけ遅
れた第１のパルスＰ１とクロツク信号PCの周期
の1.5倍だけ遅れた第２のパルスＰ２とを生成し、
前記した第１、第２のパルスＰ１，Ｐ２とによつ
て前記したデータ同期信号Psよりもクロツク信
号Pcのパルス巾だけ遅れ、かつクロツク信号Pc
の周期に等しいパルス巾を有するパルスＰ３を制
御パルスＰ３としてアンド回路ANDから出力す
る。
前記のパルスＰ３はインバータINV3によつて
極性が反転されてパルスP4｛第１図ｈ図｝となさ
れて1/2分周器として動作するＪ−Ｋフリツプフ
ロツプＪ−KFFにおけるＪ端子に与えられる。
このＪ−ＫフリツプフロツプＪ−KFFのクロツ
ク端子CKには、入力端子１からクロツク信号Pc
が与えられており、また、それの端子は接地さ
れている。前記のＪ−ＫフリツプフロツプＪ−
KFFはそれのＪ入力がハイレベルの場合に、ク
ロツク端子CKに与えられたクロツク信号Pcの立
上がりでそれのＱ出力の状態が反転し、また、Ｊ
入力がローレベルの場合には、クロツク端子CK
に与えられたクロツク信号Pcの立上がりでそれ
のＱ出力が強制的にローレベルとなされるから、
Ｊ端子に対するパルスP4と、クロツク端子CKに
対するクロツク信号Pcとによつて、Ｊ−Ｋフリ
ツプフロツプＪ−KFFのＱ端子からは第１図ｉ
図示のようなパルスP5が現われ、それがインバ
ータINV4によつて極性が反転されて、第１図ｊ
図示のようなパルスP6（データ取込みクロツクパ
ルスP6）となされて出力端子３に送出されるが、
前記したインバータINV３と、既述のように1/2
分周器として動作するＪ−ＫフリツプフロツプＪ
−KFFと、インバータINV４などで構成されて
いる前記の回路配置の部分は、制御パルスＰ３と
前記のクロツク信号Pcとを用いて、データの中
央部分に前縁が位置するデータ取込みクロツクパ
ルスＰ６を発生させる。出力端子３に送出された
データ取込みクロツクパルスＰ６はそれの立上が
りがデータSdの中央部にあり、このデータ取込
みクロツクパルスＰ６を用いれはデータの取込み
が良好に行われる。
極性が反転されてパルスP4｛第１図ｈ図｝となさ
れて1/2分周器として動作するＪ−Ｋフリツプフ
ロツプＪ−KFFにおけるＪ端子に与えられる。
このＪ−ＫフリツプフロツプＪ−KFFのクロツ
ク端子CKには、入力端子１からクロツク信号Pc
が与えられており、また、それの端子は接地さ
れている。前記のＪ−ＫフリツプフロツプＪ−
KFFはそれのＪ入力がハイレベルの場合に、ク
ロツク端子CKに与えられたクロツク信号Pcの立
上がりでそれのＱ出力の状態が反転し、また、Ｊ
入力がローレベルの場合には、クロツク端子CK
に与えられたクロツク信号Pcの立上がりでそれ
のＱ出力が強制的にローレベルとなされるから、
Ｊ端子に対するパルスP4と、クロツク端子CKに
対するクロツク信号Pcとによつて、Ｊ−Ｋフリ
ツプフロツプＪ−KFFのＱ端子からは第１図ｉ
図示のようなパルスP5が現われ、それがインバ
ータINV4によつて極性が反転されて、第１図ｊ
図示のようなパルスP6（データ取込みクロツクパ
ルスP6）となされて出力端子３に送出されるが、
前記したインバータINV３と、既述のように1/2
分周器として動作するＪ−ＫフリツプフロツプＪ
−KFFと、インバータINV４などで構成されて
いる前記の回路配置の部分は、制御パルスＰ３と
前記のクロツク信号Pcとを用いて、データの中
央部分に前縁が位置するデータ取込みクロツクパ
ルスＰ６を発生させる。出力端子３に送出された
データ取込みクロツクパルスＰ６はそれの立上が
りがデータSdの中央部にあり、このデータ取込
みクロツクパルスＰ６を用いれはデータの取込み
が良好に行われる。
以上の説明から明らかなように本考案のデータ
取込みクロツクパルスの発生回路は、データSd
と、データの同期信号Psと、前記したデータSd
の伝送レートの２倍の繰返し周波数を有するクロ
ツク信号Pcとが送られており、受信側において
前記のクロツク信号Pcを1/2分周してデータ取込
みクロツクパルスを得るようになされているデジ
タル信号の送受系において用いられるデータ取込
みクロツクパルスの発生回路において、データ同
期信号Psとクロツク信号Pcとによつて、データ
同期信号Psよりもクロツク信号Pcのパルス巾だ
け遅れた第１のパルスＰ１とクロツク信号Psの
周期の1.5倍だけ遅れた第２のパルスＰ２とを生
成し、前記した第１、第２のパルスＰ１，Ｐ２と
によつて前記したデータ同期信号Psよりもクロ
ツク信号Pcのパルス巾だけ遅れ、かつ、クロツ
ク信号Pcの周期に等しいパルス巾を有する制御
パルスＰ３を得る手段と、前記の制御パルスＰ４
と前記のクロツク信号Pcとを用いて、データSd
の中央部分に前縁が位置するデータ取込みクロツ
クパルスＰ６を発生させる手段とよりなるもので
あるから、この本考案のデータ取込みクロツクパ
ルスの発生回路では、常に、適正な位相を有する
データ取込みクロツクパルスＰ６を良好に発生さ
せることができるのであり、本考案によれば既述
した問題点は良好に解決される。
取込みクロツクパルスの発生回路は、データSd
と、データの同期信号Psと、前記したデータSd
の伝送レートの２倍の繰返し周波数を有するクロ
ツク信号Pcとが送られており、受信側において
前記のクロツク信号Pcを1/2分周してデータ取込
みクロツクパルスを得るようになされているデジ
タル信号の送受系において用いられるデータ取込
みクロツクパルスの発生回路において、データ同
期信号Psとクロツク信号Pcとによつて、データ
同期信号Psよりもクロツク信号Pcのパルス巾だ
け遅れた第１のパルスＰ１とクロツク信号Psの
周期の1.5倍だけ遅れた第２のパルスＰ２とを生
成し、前記した第１、第２のパルスＰ１，Ｐ２と
によつて前記したデータ同期信号Psよりもクロ
ツク信号Pcのパルス巾だけ遅れ、かつ、クロツ
ク信号Pcの周期に等しいパルス巾を有する制御
パルスＰ３を得る手段と、前記の制御パルスＰ４
と前記のクロツク信号Pcとを用いて、データSd
の中央部分に前縁が位置するデータ取込みクロツ
クパルスＰ６を発生させる手段とよりなるもので
あるから、この本考案のデータ取込みクロツクパ
ルスの発生回路では、常に、適正な位相を有する
データ取込みクロツクパルスＰ６を良好に発生さ
せることができるのであり、本考案によれば既述
した問題点は良好に解決される。
第１図ａ〜ｊ図は動作説明用波形図、第２図は
本考案のデータ取込みクロツクパルスの発生回路
のブロツク図である。 １……クロツク信号の入力端子、２……データ
同期信号の入力端子、３……出力端子、INV1〜
INV4……インバータ、DFF1，DFF2……Ｄ型フ
リツプフロツプ、AND……アンド回路、Ｊ−
KFF……Ｊ−Ｋフリツプフロツプ。
本考案のデータ取込みクロツクパルスの発生回路
のブロツク図である。 １……クロツク信号の入力端子、２……データ
同期信号の入力端子、３……出力端子、INV1〜
INV4……インバータ、DFF1，DFF2……Ｄ型フ
リツプフロツプ、AND……アンド回路、Ｊ−
KFF……Ｊ−Ｋフリツプフロツプ。
Claims (1)
- データと、データの同期信号と、前記したデー
タの伝送レートの２倍の繰返し周波数を有するク
ロツク信号とが送られており、受信側において前
記のクロツク信号を1/2分周してデータ取込みク
ロツクパルスを得るようになされているデジタル
信号の送受系において用いられるデータ取込みク
ロツクパルスの発生回路であつて、データ同期信
号とクロツク信号とによつて、データ同期信号よ
りもクロツク信号のパルス巾だけ遅れた第１のパ
ルスとクロツク信号の周期の1.5倍だけ遅れた第
２のパルスとを生成し、前記した第１、第２のパ
ルスによつて前記したデータ同期信号よりもクロ
ツク信号のパルス巾だけ遅れ、かつ、クロツク信
号の周期に等しいパルス巾を有する制御パルスを
得る手段と、前記の制御パルスと前記のクロツク
信号とを用いて、データの中央部分に前縁が位置
するデータ取込みクロツクパルスを発生させる手
段とよりなるデータ取込みクロツクパルスの発生
回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1981003104U JPS6347105Y2 (ja) | 1981-01-13 | 1981-01-13 | |
| US06/338,995 US4408333A (en) | 1981-01-13 | 1982-01-12 | Data acquisition circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1981003104U JPS6347105Y2 (ja) | 1981-01-13 | 1981-01-13 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57118449U JPS57118449U (ja) | 1982-07-22 |
| JPS6347105Y2 true JPS6347105Y2 (ja) | 1988-12-06 |
Family
ID=11548035
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1981003104U Expired JPS6347105Y2 (ja) | 1981-01-13 | 1981-01-13 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4408333A (ja) |
| JP (1) | JPS6347105Y2 (ja) |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5866541A (ja) * | 1981-10-15 | 1983-04-20 | 松下電工株式会社 | ３相電力線搬送制御装置 |
| US4580243A (en) * | 1983-09-14 | 1986-04-01 | Gte Automatic Electric Incorporated | Circuit for duplex synchronization of asynchronous signals |
| FR2564267B1 (fr) * | 1984-05-11 | 1991-03-29 | Telecommunications Sa | Circuit de synchronisation dans un multiplexeur de signaux numeriques plesiochrones |
| JP2687325B2 (ja) * | 1984-12-18 | 1997-12-08 | 日本電気株式会社 | 分周回路 |
| US4631484A (en) * | 1984-12-21 | 1986-12-23 | Allied Corporation | Multimode pulse generator |
| US4633487A (en) * | 1985-01-17 | 1986-12-30 | Itt Corporation | Automatic phasing apparatus for synchronizing digital data and timing signals |
| JPS61186023A (ja) * | 1985-02-13 | 1986-08-19 | Sharp Corp | クロック発生回路 |
| US4774422A (en) * | 1987-05-01 | 1988-09-27 | Digital Equipment Corporation | High speed low pin count bus interface |
| US4829515A (en) * | 1987-05-01 | 1989-05-09 | Digital Equipment Corporation | High performance low pin count bus interface |
| JPH0618365B2 (ja) * | 1988-01-21 | 1994-03-09 | 日本電気株式会社 | タイミング方式 |
| US4928290A (en) * | 1988-11-07 | 1990-05-22 | Ncr Corporation | Circuit for stable synchronization of asynchronous data |
| US4973860A (en) * | 1989-05-02 | 1990-11-27 | Ast Research Inc. | Circuit for synchronizing an asynchronous input signal to a high frequency clock |
| FR2646742B1 (fr) * | 1989-05-03 | 1994-01-07 | Telecommunications Sa | Dispositif pour synchroniser un signal pseudo-binaire avec un signal d'horloge regeneree a sauts de phase |
| JP2828286B2 (ja) * | 1989-11-16 | 1998-11-25 | 富士通株式会社 | Ｐｌｌのロック検出回路 |
| US5189379A (en) * | 1989-11-16 | 1993-02-23 | Fujitsu Limited | Pulse width detecting circuit and PLL synthesizer circuit using the same |
| US5058140A (en) * | 1990-03-12 | 1991-10-15 | International Business Machines Corporation | Self-correcting serial baud/bit alignment |
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| US5225723A (en) * | 1990-05-24 | 1993-07-06 | Apple Computer, Inc. | Circuitry for the timing data output enable pulses |
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| US5920213A (en) * | 1997-03-28 | 1999-07-06 | Cypress Semiconductor Corp. | Pulse discriminating clock synchronizer for logic derived clock signals for a programmable device |
| US6055285A (en) * | 1997-11-17 | 2000-04-25 | Qlogic Corporation | Synchronization circuit for transferring pointer between two asynchronous circuits |
| US6163550A (en) * | 1997-11-17 | 2000-12-19 | Qlogic Corporation | State dependent synchronization circuit which synchronizes leading and trailing edges of asynchronous input pulses |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE1228303B (de) * | 1965-04-23 | 1966-11-10 | Philips Patentverwaltung | Einrichtung zur Synchronisation von Zaehlsignalen mit einer Taktpulsfrequenz |
| US3820030A (en) * | 1973-09-05 | 1974-06-25 | Gte Information Syst Inc | Pulse sampling and synchronization circuit |
| US4222009A (en) * | 1978-11-02 | 1980-09-09 | Sperry Corporation | Phase lock loop preconditioning circuit |
-
1981
- 1981-01-13 JP JP1981003104U patent/JPS6347105Y2/ja not_active Expired
-
1982
- 1982-01-12 US US06/338,995 patent/US4408333A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57118449U (ja) | 1982-07-22 |
| US4408333A (en) | 1983-10-04 |
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