JPH0233211B2 - Parusukeisusochi - Google Patents

Description

【発明の詳細な説明】 この発明は、複数個のパルス列信号が一定時間
内に発生するパルス数の和や差を求めるためのパ
ルス計数装置に関するものである。

まず、従来のパルス計数装置について図により
説明する。

図において、１は第１のパルス列信号、２はこ
の第１のパルス列信号１をカウントする第１のカ
ウンタ、３はこの第１のカウンタ２で第１のパル
ス列信号１のパルス数をカウントした結果得られ
る第１のパルス数出力、４は第２のパルス列信
号、５はこの第２のパルス列信号４のパルス数を
カウントする第２のカウンタ、６はこの第２のカ
ウンタ５で第２のパルス列信号４のパルス数をカ
ウントした結果得られる第２のパルス数出力６と
の差をとるための加算器であつて＋は加算入力
端、−は減算入力端であり、８は加算器７におい
て第１のパルス数出力３と第２のパルス数出力６
との差をとつた結果得られるパルス計数出力であ
る。

図では、パルス列信号の数が２つで、かつその
パルス数の差を求める場合の構成を示したが、和
を求める場合は加算器７の減算入力端を加算入力
端に変更すればよく、パルス列信号の数が３つ以
上で、それらのパルス数の和、差あるいはそれら
が混在する場合でも同様な構成になる。

このような従来の装置では、パルス列信号の数
だけカウンタを必要とし、更にカウント数の和又
は差をとるための加算器をも必要とするので回路
規模が大きくなるという欠点があつた。

この欠点を補うため、パルス列信号が時間的に
重ならない場合に限り、従来の装置の改良として
第２図に示すものが使われていた。

第２図において、９は第１のパルス列信号１と
第２のパルス列信号４との論理加算器、１０は論
理和をとつた結果得られる論理和出力、１１はア
ツプ・ダウン制御端子およびカウンタ端子を有
し、上記論理和出力１０が上記カウント端子に入
力され、また後述のフリツプ・フロツプの出力が
上記アツプ・ダウン制御端子に入力されるアツ
プ・ダウンカウンタ、１２はフリツプ・フロツプ
であつてＳはセツト入力端、Ｒはリセツト入力端
であり、１３はフリツプ・フロツプ１２がセツト
されたときに“１”レベル、リセツトされたとき
に“０”レベルの論理信号となるアツプ・ダウン
制御信号である。

第３図に示すように、第１のパルス列信号１と
第２のパルス列信号４とが時間的に重ならない場
合は、アツプ・ダウン制御信号１３が“１”レベ
ルのとき、アツプカウント、“０”レベルのとき
ダウンカウントとなるようにアツプ・ダウンカウ
ンタ１１を制御すれば、所要のパルス計数出力８
を得ることができる。（第２図はパルス数の差を
求める場合の構成になつているが、和を求めるに
はフリツプ・フロツプ１２のリセツト端子をセツ
ト端子に変更すればよい。） ところが第４図に示すように、第１のパルス列
信号１と第２のパルス列信号４とが時間的に重な
る場合は、論理和出力１０は第１のパルス列信号
１と第２のパルス列信号４とのパルス数の和より
少いパルスしか出力せず、またアツプ・ダウン制
御信号１３も正しいアツプ・ダウン制御が行えな
いという欠点があつた。

この発明は、従来の装置の上記のような欠点を
解消するためになされたものであり、第１のパル
ス列信号１と第２のパルス列信号４とが時間的に
重なる場合にもパルス計数出力８を正しく得る装
置を提供するものである。

以下、この発明の一実施例を図により詳述す
る。

第５図はこの発明の一実施例を示す図であり、
第５図において、１４はクロツク信号、１５はこ
のクロツク信号１４を分周するためのクロツク分
周器、１６はクロツク１４をクロツク分周器１５
で分周した結果得られる第１の同期クロツク、１
７も同じくクロツク１４をクロツク分周器１５で
分周した結果得られる第２の同期クロツク、１８
は第１のパルス列信号１を受けて第１の同期クロ
ツク１６に同期した第１の同期出力１９を発生さ
せるための第１の同期信号発生器、２０は第２の
パルス列信号４を受けて第２の同期クロツク１７
に同期した第２の同期出力２１を発生させるため
の第２の同期信号発生器である。

第６図に示すように、第１のパルス列信号１及
び第２のパルス列信号４のパルス幅及び周期に比
べて十分に短い周期のクロツク信号１４をクロツ
ク分周器１５で２分周して、第１の同期クロツク
１６及び第２の同期クロツク１７を作り、第１の
パルス列信号１の立上り後に最初に現われる第１
の同期クロツク１６を１パルスだけとり出して第
１の同期出力１９とし、同じく第２のパルス列信
号４の立上り後に最初に現われる第２の同期クロ
ツク１７を１パルスだけをとり出して第２の同期
出力２１とすれば、第１の同期出力１９と第２の
同期出力２１とは時間的に重なることはなく、ま
た、第１のパルス列信号１及び第２のパルス列信
号４の各１パルスに対して、第１の同期出力１９
及び第２の同期出力２１とがそれぞれ１パルスだ
け得られる。

このようにして得られる第１の同期出力１９及
び第２の同期出力２１とをそれぞれ第２図に示し
た従来の装置の場合の第１のパルス列信号１及び
第２のパルス列信号４として用いることにより、
第１のパルス列信号１と第２のパルス列信号４と
が第４図に示したように時間的に重なつている場
合でも、正しくパルス計数出力８を得ることがで
きる。

なお、以上はパルス列信号の数が２つで、かつ
そのパルス数の差を求める場合の一実施例を示し
たが、クロツク信号１４の分周数を増加し、同期
出力が適宜選択してその論理和をとつてフリツ
プ・フロツプ１２のセツトあるいはリセツトに用
いることにより、所要の数のパルス列信号のパル
ス数の和や差が求められることは容易にわかる。

この発明によれば、時間的に重なりがあるよう
な複数個のパルス列信号に対し、１つのカウンタ
を用いるのみで、カウンタの数を増やすことな
く、また非常に複雑なカウンタ内容の加減算を行
うことなく、所定時間内のパルス数の和や差を容
易に求めることが可能である。

【図面の簡単な説明】

第１図は従来の装置の一実施例の構成を示す
図、第２図は従来の装置を一部改良した一実施例
の構成を示す図、第３図と第４図は従来の装置の
一実施例における信号のタイミングの一例を示す
図、第５図はこの発明の一実施例を示す図、第６
図はこの発明の一実施例における信号のタイミン
グの一例を示す図である。 図中、１は第１のパルス列信号、２は第１のカ
ウンタ、３は第１のパルス数出力、４は第２のパ
ルス列信号、５は第２のカウンタ、６は第２のパ
ルス数出力、７は加算器、８はパルス計数出力、
９は論理加算器、１０は論理和出力、１１はアツ
プ・ダウンカウンタ、１２はフリツプ・フロツ
プ、１３はアツプ・ダウン制御信号、１４はクロ
ツク信号、１５はクロツク分周器、１６は第１の
同期クロツク、１７は第２の同期クロツク、１８
は第１の同期信号発生器、１９は第２の同期信号
発生器、１９は第１の同期出力、２０は第２の同
期信号発生器、２１は第２の同期出力である。な
お図中、同一あるいは相当部分には同一符号を付
して示してある。

Claims (1)

【特許請求の範囲】
1. １ クロツク信号を分周して第１および第２の同
   期クロツクを出力するクロツク分周器と、このク
   ロツク分周器の出力である第１の同期クロツクと
   第１のパルス列信号とが入力される第１の同期信
   号発生器と、上記クロツク分周器の出力である第
   ２の同期クロツクと第２のパルス列信号とが入力
   される第２の同期信号発生器と、上記第１、第２
   の同期信号発生器から出力が入力される論理加算
   器と、上記第１の同期信号発生器の出力がセツト
   入力端（又はリセツト入力端）に入力され、また
   上記第２の同期信号発生器の出力がリセツト入力
   端（又はセツト入力端）に入力されるフリツプ・
   フロツプと、アツプ・ダウン制御端子およびカウ
   ント端子を有し、上記フリツプ・フロツプの出力
   が上記アツプ・ダウン制御端子に入力され、また
   上記論理加算器の出力が上記カウント端子に入力
   されるアツプ・ダウンカウンタとを備え、上記第
   １、第２のパルス列信号のパルス数の差、または
   両者の和を上記アツプ・ダウンカウンタの出力と
   して得るようにしたことを特徴とするパルス計数
   装置。