JPS6010921A - パルス計数装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は、複数個のパルス列信号が一定時間内に発生
するパルス数の和や差をめるためのパルス計数装置に関
するものである。

まず、従来のパルス計数装置について図によυ説明する
。

図において、（１）は第１のパルス列信号、（２）はこ
の第１のパルス列信号（１）をカウントする第１のカウ
ンタ、（３）はこの第１のカウンタ（２）で第１のパル
ス列信号（１）のパルス数をカウントした結果得られる
第１のパルス数出力、（４）は第２のパルス列信号。

（５）はこの第２のパルス列信号（４）のパルス数をカ
ウントする第２のカウンタ、（６）はこの第２のカウン
タ（５）で第２のパルス列信号（４）のパルス数をカウ
ントした結果得られる第２のパルス数出力（６）との差
をとるだめの加算器であって＋は加算入力端、−は減算
入力端であり、（８）は加算器（７）において第１のパ
ルス数出力（３）と第２のパルス数出力（６）との差を
とった結果得られるパルス計数出力である。

図では、パルス列信号の数が２つで、かつそのパルス数
の差をめる場合の構成を示したが、和をめる場合は加算
器（７）の減算入力端を加算入力端に変更すればよく、
パルス列信号の数が３つ以上で、それらのパルス数の和
、差あるいはそれらが混在する場合でも同様な構成にな
る。

このような従来の装置では、ノくルス列信号の数だけカ
ウンタを必要とし、更にカウント数の和又は差をとるだ
めの加算器をも必要とするので回路規模が大きくなると
いう欠点があった。

この欠点を補うため、パルス列信号が時間的に重ならな
い場合に限汎従来の装置の改良として第２図に示すもの
が使われていた。

第２図において、（９）は第１のノくルス列信号（１）
と第２のパルス列信号（４）との論理加算器、顛は論理
和をとった結果得られる論理和出力、（Ｉ９はこの論理
和出力Ｃ１ｌをカウントするアップ・ダウンカウンタ、
住邊はフリップ・７０ツブであってＳはセット入力端、
Ｒはリセット入力端であシ、収罎はフリップ・フロップ
０がセットされたときに　１　レヘリ、リセットされた
ときに＋＋ｇ／／レベルの論理信号となるアップ・ダウ
ン制御信号である。

第３図に示すように、第１０）くルス列信号（１）と第
２のパルス列信号（４）とが時間的に重ならない場合は
、アップ・ダウン制御信号（Ｉ３が　１　レベルのとき
、アップカウント　ｔｔローレベルのと−き夕゛ウンカ
ウントとなるようにアップ・ダウンカウンタ−１υを制
御すれば、所要の）くルス計数出力（８）を得ることが
できる。（第２図は）くルス数の差をめる場合の構成に
なっているが、和をめるにはフリップ・フロップ（１つ
のリセット端子をセット端子に変更すればよい。） ところが第４図に示すように、第１のノくルス列信号（
１）と第２のパルス列信号（４）とが時間的に重なる場
合は、論理和出力＋１１１は第１のノくルス列信号（１
）と第２のパルス列信号（４）とのノ（ルス数の和より
少いパルスしか出力せず、またアップ・ダウン制御信号
α罎も正しいアップ・ダウン制御が行えないという欠点
があった。

この発明は、従来の装置の上記のよう−な欠点を解消す
るためになされたものであり、第１のパルス列信号（１
）と第２のパルス列信号（４）とが時間的に重なる場合
にもパルス計数出力（８）を正しく得る装置を提供する
ものである。

以下、この発明の一実施例を図により詳述する。

第５図はこの発明の一実施例を示す図であり。

第５図において、α荀はクロック信号、霞はとのクロッ
ク信号（財）を分周するだめのクロック分局器。

←ｅはクロック（１４をクロック分局器（ＬＳで分周し
た結果得られる第１の同期クロック、住ηも同じくクロ
ックａ４をクロック分周器α瞳で分周した結果得られる
第２の同期クロック、　（ｌＳは第１のパルス列信号（
１）を受けて第１の同期クロック（ｌ［９に同期した第
１の同期出力（２）を発生させるための第１の同期信号
発生器、翰は第２のパルス列信号（４）を受けて第２の
同期クロックαηに同期した第２の同期出力Ｑカを発生
させるための第２の同期信号発生器である。

第６図に示すように、第１のパルス列信号（１）及び第
２のパルス列信号（４）のパルス幅及び周期に比べて十
分に短い周期のクロック信号０をクロック分周器ａ９で
２分周して、第１の同期クロック四及び第２の同期クロ
ックａＤを作シ、第１のノくルス列信号＋１）の立上シ
後に最初に現われる第１の同期クロックＱ［１を１パル
スだけとり出して第１の同期出力０とし、同じく第２の
パルス列信号（４）の立上り後に最初に現われる第２の
同期クロックＨを１ノ（ルスだけとり出して第２の同期
出力なりとすれば。

第１の同期出力ａｓと第２の同期出力ＱＯとは時間的に
重なることはなく、また、第１０）くルス列信号（１）
及び第２のパルス列信号（４）の各１ノ（ルスに対して
、２ｇ１の同期出力０及び第２の同期出力ＱＤとがそれ
ぞれ１パルスだけ得られる。

このようにして得られる第１の同期出力Ｑ’ｌ及び第２
の同期出力Ｃ１１）とをそれぞれ第２図に示した従来の
装置の場合の第１のパルス列信号（１）及び第２のパル
ス列信号（４）として用いることにより、第１のパルス
列信号＋１１と第２のパルス列（ｔ４号（４）とが第４
図に示したように時間的に重なっている場合でも、正し
くパルス計数出力（８）を得ることができる。

なお１以上はパルス列信号の数が２つで、かつそのパル
ス数の差をめる場合の一実施例を示したが、クロック信
号（１４の分局数を増加し、同期出力を適宜選択してそ
の論理和をとって７リツプ・フロップα２０セツトある
いはリセットに用いることにより、所要の数のパルス列
信号のパルス数の和や差がめられることは容易にわかる
。

この発明によれば２時間的に重なシがあるような複数個
のパルス列信号に対し、１つのカウンタを用いるのみで
、カウンタの数を増やすことなく。

また非常に複雑なカウンタ内容の加減算を行うことなく
、所定時間内のパルス数の和や差を容易にめることが可
能である。

【図面の簡単な説明】

第１図は従来の装置の一実施例の構成を示す図。 第２図は従来の装置・を一部改良した一実施例の構成を
示す図、第３図と第４図は従来の装置の一実施例におけ
る信号のタイミングの一例を示す図。 第５図はこの発明の一実施例を示す図、第６図はこα発
明の一実施例における信号のタイミングの一例を示す図
である。 図中、（１）は第１のパルス列信号、（２）は第１のカ
ウンタ、（３）は第１のパルス数出力、（４）は第２の
パルス列信号、（５）は第２のカウンタ、（６）は第２
０ノ（ルス数出力、（７）は加算器、（８）はパルス計
数出力。 （９）は論理加算器２輪は論理和出力、αＤはアップ・
ダウンカウンタ、ａのはフリップ・フロップ、　（１ｍ
はアツ゛プ・ダウン制御信号、ｆｉ４）はクロック信号
、　（ｌ騰はクロック分局器、　ａＳは第１の同期クロ
ック、αｎは第２の同期クロック、α枠は第１の同期信
号発生器、α譜は第２の同期信号発生器、　（１１は第
１の同期出力、＠は第２の同期信号発生器、Ｑυは第２
の同期出力である。 なお図中、同一あるいは相当部分には同一符号を付して
示しである。 代理人大岩増雄 ］

Claims (1)

【特許請求の範囲】
1. クロック信号を分周して第１および第２の周期クロック
   を出力するクロック分局器と、このクロック分周器の出
   力である第１の同期クロックと第１のパルス列信号とが
   入力される第１の同期信号発生器と、上記クロック分周
   器の出力である第２の同期クロックと第２のパルス列信
   号とが入力されるＭ２の同期信号発生器と、上記第１．
   第２の同期信号発生器から出力が入力される論理加算器
   と、上記第１の同期信号発生器の出力がセット入力端（
   又はリセット入力端）に入力され、また上記第２の同期
   信号発生器の出力がリセット入力端（又はセット入力端
   ）に入力されるフリップ・フロップと、このクリップ・
   ７０ツブの出力と上記論理加算器の出力とが入力される
   アップ・ダウンカウンタとを備え、上記第１．第２のパ
   ルス列信号のパルス数の差、ｔ？ｃｖよ両者の和を上記
   アップ・ダウンカウンタの出力として得るようにしたこ
   とを特徴とするパルス計数装置。