JPS6144423B2 - - Google Patents
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- Publication number
- JPS6144423B2 JPS6144423B2 JP55133562A JP13356280A JPS6144423B2 JP S6144423 B2 JPS6144423 B2 JP S6144423B2 JP 55133562 A JP55133562 A JP 55133562A JP 13356280 A JP13356280 A JP 13356280A JP S6144423 B2 JPS6144423 B2 JP S6144423B2
- Authority
- JP
- Japan
- Prior art keywords
- clock signal
- counter
- circuit
- control signal
- variable
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 8
- 230000001360 synchronised effect Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0331—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop with a digital phase-locked loop [PLL] processing binary samples, e.g. add/subtract logic for correction of receiver clock
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】
この発明は、データ・モデムにおけるビツト同
期等のクロツク同期を行なうためのクロツク同期
回路に関する。
期等のクロツク同期を行なうためのクロツク同期
回路に関する。
従来、同期形データ・モデムのように送信側
（主側）のビツト繰返し周波数に受信側（従側）
のビツト繰り返し周波数を合わせる（この操作を
クロツク同期という）必要のある、主一従の関係
にあるデイジタル演算システム相互間では、従側
システムにおいてアナログ回路で構成された
VCO（電圧制御発振器）より発生するクロツク
信号の周波数を自動的に調整して、主側システム
のクロツク信号周波数に合わせる方法が用いられ
てきた。
（主側）のビツト繰返し周波数に受信側（従側）
のビツト繰り返し周波数を合わせる（この操作を
クロツク同期という）必要のある、主一従の関係
にあるデイジタル演算システム相互間では、従側
システムにおいてアナログ回路で構成された
VCO（電圧制御発振器）より発生するクロツク
信号の周波数を自動的に調整して、主側システム
のクロツク信号周波数に合わせる方法が用いられ
てきた。
ところが、最近のデイジタル信号処理技術と
LSI技術の発展により、従来アナログ回路で構成
されていたものもデイジタル回路で構成されるこ
とが多くなつている。そこでVCOもデイジタル
回路で構成することになるが、アナログ回路の
VCOは瞬時周波数を連続的に変化できるのに対
し、デイジタル回路ではそれができない。従つ
て、一定周期に対してその一部のクロツク信号を
間引いたり、逆にクロツク信号を付け加えたりし
て主側システムのクロツク信号周波数と合わせる
という手段がとられている。
LSI技術の発展により、従来アナログ回路で構成
されていたものもデイジタル回路で構成されるこ
とが多くなつている。そこでVCOもデイジタル
回路で構成することになるが、アナログ回路の
VCOは瞬時周波数を連続的に変化できるのに対
し、デイジタル回路ではそれができない。従つ
て、一定周期に対してその一部のクロツク信号を
間引いたり、逆にクロツク信号を付け加えたりし
て主側システムのクロツク信号周波数と合わせる
という手段がとられている。
第１図は従来のデイジタル回路構成のクロツク
同期回路の一例であり、全体として位相同期ルー
プを構成している。入力クロツク信号１１は主側
システムよりのクロツク信号又はそれから派生し
たクロツク信号である。位相比較回路１２はこの
入力クロツク信号１１と出力クロツク信号１３と
を比較し、制御信号１４を出す。クロツク制御回
路１７はこの制御信号１４によりクロツク信号源
１５からの一定周波数の原クロツク信号１６の一
部を間引いたクロツク信号１８をつくりタウンタ
１４におくる。
同期回路の一例であり、全体として位相同期ルー
プを構成している。入力クロツク信号１１は主側
システムよりのクロツク信号又はそれから派生し
たクロツク信号である。位相比較回路１２はこの
入力クロツク信号１１と出力クロツク信号１３と
を比較し、制御信号１４を出す。クロツク制御回
路１７はこの制御信号１４によりクロツク信号源
１５からの一定周波数の原クロツク信号１６の一
部を間引いたクロツク信号１８をつくりタウンタ
１４におくる。
第２図は第１図を説明するため波形図であり、
ａは原クロツク信号１６、ｂは入力クロツク信号
１１、ｃは出力クロツク信号１３、ｄは制御信号
１４、ｅはクロツク信号１８をそれぞれ示してい
る。ａとｂとは本来、非同期である。ｃとｅから
わかるように、カウンタ１９はこの例では４進カ
ウンタである。位相比較回路１２は入力クロツク
信号１１と出力クロツク信号１３の位相を比較す
るが、この例では信号１１をＡ、信号１３をＢと
すると、輪理Ｃ＝BAをとる回路であり、その出
力である制御信号１４の波形は第２図ｄのように
なる。クロツク制御回路１７は原クロツク信号１
６のうち制御信号１４が「１」になつた直後のク
ロツク信号を１個間引いて第２図ｅのクロツク信
号１８をつくる。この結果、長い期間で見た出力
クロツク信号１３の周波数は入力クロツク信号１
１の周波数とｂ，ｃに示すごとく一致する。
ａは原クロツク信号１６、ｂは入力クロツク信号
１１、ｃは出力クロツク信号１３、ｄは制御信号
１４、ｅはクロツク信号１８をそれぞれ示してい
る。ａとｂとは本来、非同期である。ｃとｅから
わかるように、カウンタ１９はこの例では４進カ
ウンタである。位相比較回路１２は入力クロツク
信号１１と出力クロツク信号１３の位相を比較す
るが、この例では信号１１をＡ、信号１３をＢと
すると、輪理Ｃ＝BAをとる回路であり、その出
力である制御信号１４の波形は第２図ｄのように
なる。クロツク制御回路１７は原クロツク信号１
６のうち制御信号１４が「１」になつた直後のク
ロツク信号を１個間引いて第２図ｅのクロツク信
号１８をつくる。この結果、長い期間で見た出力
クロツク信号１３の周波数は入力クロツク信号１
１の周波数とｂ，ｃに示すごとく一致する。
さて、通常はこのようなクロツク同期回路はあ
るデイジタル演算システム（例えばデイジタル回
路化されたデータ・モデム）の一部分であり、原
クロツク信号１６は全システムの原クロツク源と
なつており、これがさらにカウンタ１９を介して
システムを動かす様々な制御クロツク信号とな
る。一般に、デイジタル信号処理システムにおい
ては、全体の回路規模を極力少なくするために、
乗算回路のような演算部を時分割に使用する等の
工夫をすることが、特にLSI化した場合要求され
る。その場合、時分割の多重度を最大限に上げる
ために、原クロツク信号１６が回路の動作上限周
波数またはそれに近い周波数になるように設計さ
れることが一般的である。しかし、その場合に動
作上限周波数に近い周波数の原クロツク信号１６
からクロツク信号１８をつくり出すのは非常に難
かしい。つまりクロツク信号を抜くという操作に
は、原クロツク信号１６よりさらに速い回路動作
が要求されるので、実際には原クロツク信号の速
度（周波数）を落とし、多重度を下げざるを得な
い。
るデイジタル演算システム（例えばデイジタル回
路化されたデータ・モデム）の一部分であり、原
クロツク信号１６は全システムの原クロツク源と
なつており、これがさらにカウンタ１９を介して
システムを動かす様々な制御クロツク信号とな
る。一般に、デイジタル信号処理システムにおい
ては、全体の回路規模を極力少なくするために、
乗算回路のような演算部を時分割に使用する等の
工夫をすることが、特にLSI化した場合要求され
る。その場合、時分割の多重度を最大限に上げる
ために、原クロツク信号１６が回路の動作上限周
波数またはそれに近い周波数になるように設計さ
れることが一般的である。しかし、その場合に動
作上限周波数に近い周波数の原クロツク信号１６
からクロツク信号１８をつくり出すのは非常に難
かしい。つまりクロツク信号を抜くという操作に
は、原クロツク信号１６よりさらに速い回路動作
が要求されるので、実際には原クロツク信号の速
度（周波数）を落とし、多重度を下げざるを得な
い。
この発明の目的は、回路の動作上限周波数に等
しい原クロツク信号を用いてデイジタル演算シス
テムの制御信号を作成でき、システム内の回路の
時分割多重度を最大限に上げることを可能とした
クロツク同期回路を提供するにある。
しい原クロツク信号を用いてデイジタル演算シス
テムの制御信号を作成でき、システム内の回路の
時分割多重度を最大限に上げることを可能とした
クロツク同期回路を提供するにある。
この発明は、一定周波数の原クロツク信号をカ
ウントするカウンタとして、一巡カウント数、す
なわち一巡周期が可変の可変周期カウンタを用
い、このカウンタの一巡カウント数をその一巡周
期が入力クロツク信号の周期と同期するように、
つまり平均的に一致するように制御するように
し、このカウンタが最短一巡周期の状態のときに
該カウンタから得られる出力に基いてデイジタル
演算システムの制御信号を作成することを特徴と
している。
ウントするカウンタとして、一巡カウント数、す
なわち一巡周期が可変の可変周期カウンタを用
い、このカウンタの一巡カウント数をその一巡周
期が入力クロツク信号の周期と同期するように、
つまり平均的に一致するように制御するように
し、このカウンタが最短一巡周期の状態のときに
該カウンタから得られる出力に基いてデイジタル
演算システムの制御信号を作成することを特徴と
している。
以下、この発明を実施例により具体的に説明す
る。
る。
第３図は本発明の一実施例の構成図、第４図は
各部の波形図である。第３図において、入力クロ
ツク信号１１は例えば第４図ｂに示されるような
波形の信号であり、位相比較回路３２において第
４図ａに示す一定周波数の原クロツク信号３６の
タイミングで第４図ｆに示すタイミング信号３３
と比較判定される。位相比較回路３２からはこの
判定の結果、第４図ｈに示す制御信号３４が出力
される。クロツク信号源３５は発振器で構成さ
れ、上記原クロツク信号を発生する。可変周期カ
ウンタ３７は制御信号３４により一巡カウント
数、すなわち何進カウンタとして動作するかが制
御される。この例では可変周期カウンタ３７が３
段のカウンタで構成され、一巡カウント数が
「４」と「５」とに切換られるものとして説明す
る。
各部の波形図である。第３図において、入力クロ
ツク信号１１は例えば第４図ｂに示されるような
波形の信号であり、位相比較回路３２において第
４図ａに示す一定周波数の原クロツク信号３６の
タイミングで第４図ｆに示すタイミング信号３３
と比較判定される。位相比較回路３２からはこの
判定の結果、第４図ｈに示す制御信号３４が出力
される。クロツク信号源３５は発振器で構成さ
れ、上記原クロツク信号を発生する。可変周期カ
ウンタ３７は制御信号３４により一巡カウント
数、すなわち何進カウンタとして動作するかが制
御される。この例では可変周期カウンタ３７が３
段のカウンタで構成され、一巡カウント数が
「４」と「５」とに切換られるものとして説明す
る。
第４図ｃ，ｄ，ｅはこの可変周期カウンタ３７
の出力３８である１段目、２段目、３段目の出力
波形を示したものである。この可変周期カウンタ
３７より位相比較回路３２に出力されるタイミン
グ信号３３は、第４図ｆに示すように１段目が
“１”で２段目が“０”のタイミングのとき出さ
れる。位相比較回路３２はタイミング信号３３が
“１”で原クロツク信号３６が立上つた瞬間に入
力クロツク信号３１の“１”，“０”を判定するこ
とによつて、位相比較を行なう。実際にはこの位
相比較の瞬間も可変周期３７カウンタが歩進する
から、この判定のタイミングは第４図ｇに示すよ
うな瞬時となる。
の出力３８である１段目、２段目、３段目の出力
波形を示したものである。この可変周期カウンタ
３７より位相比較回路３２に出力されるタイミン
グ信号３３は、第４図ｆに示すように１段目が
“１”で２段目が“０”のタイミングのとき出さ
れる。位相比較回路３２はタイミング信号３３が
“１”で原クロツク信号３６が立上つた瞬間に入
力クロツク信号３１の“１”，“０”を判定するこ
とによつて、位相比較を行なう。実際にはこの位
相比較の瞬間も可変周期３７カウンタが歩進する
から、この判定のタイミングは第４図ｇに示すよ
うな瞬時となる。
位相比較回路３２は、例えば第５図に示すよう
なＤ型フリツプフロツプを用いた構成によつて実
現することができる。第５図において、５１はイ
ンバータ、５２，５３はANDゲート、５４はOR
ゲート、５５はＤ型フリツプフロツプである。こ
のような位相比較回路３２で、第４図ｇに示すタ
イミングで入力クロツク信号３１の“１”，“０”
を判定し、次のタイミングまでその判定結果を保
持すると、その出力である制御信号３４は第４図
ｈのようになる。可変周期カウンタ３７は、この
制御信号３４が“０”であるとき４進カウンタと
して働き、“１”のとき５進カウンタとして働く
ように制御される。このようにすれば可変周期カ
ウンタ３７の一巡周期は、入力クロツク信号３１
の周期と平均的に一致する。
なＤ型フリツプフロツプを用いた構成によつて実
現することができる。第５図において、５１はイ
ンバータ、５２，５３はANDゲート、５４はOR
ゲート、５５はＤ型フリツプフロツプである。こ
のような位相比較回路３２で、第４図ｇに示すタ
イミングで入力クロツク信号３１の“１”，“０”
を判定し、次のタイミングまでその判定結果を保
持すると、その出力である制御信号３４は第４図
ｈのようになる。可変周期カウンタ３７は、この
制御信号３４が“０”であるとき４進カウンタと
して働き、“１”のとき５進カウンタとして働く
ように制御される。このようにすれば可変周期カ
ウンタ３７の一巡周期は、入力クロツク信号３１
の周期と平均的に一致する。
一巡カウント数が「４」と「５」とに切換え可
能な可変周期カウンタ３７は、第６図に示すよう
な構成の同期型カウンタで実現することができ
る。第６図において、６１，６２，６３はJKフ
リツプフロツプ、６４はNANDゲート、６５，６
６はANDゲートである。
能な可変周期カウンタ３７は、第６図に示すよう
な構成の同期型カウンタで実現することができ
る。第６図において、６１，６２，６３はJKフ
リツプフロツプ、６４はNANDゲート、６５，６
６はANDゲートである。
この実施例では同期可能な入力クロツク信号３
１の周波数iの範囲は、原クロツク信号３６の
周波数pに対し、 ｐ／５i ｐ／４ となる。
１の周波数iの範囲は、原クロツク信号３６の
周波数pに対し、 ｐ／５i ｐ／４ となる。
制御信号作成回路３９は、可変周期カウンタ３
７の出力３８からデイジタル演算システム４１の
各部の制御信号４０を作成する回路である。制御
信号４０の一例を第４図ｉ〜ｌに示す。
７の出力３８からデイジタル演算システム４１の
各部の制御信号４０を作成する回路である。制御
信号４０の一例を第４図ｉ〜ｌに示す。
ここで、可変周期カウンタ３７の内容がこのカ
ウンタ３７の一巡周期が最短である４進カウンタ
として動作しているとき以外の状態、つまり第４
図ｃ，ｄ，ｅが“０”，“０”，“１”となる期間
は、制御信号４０はｉ〜ｌいずれも“０”とし
て、デイジタル演算システム４１の演算動作を禁
止するようにしている。ここでは制御信号が
“１”のとき演算動作を行なうように仮定してい
るが、“０”のとき演算動作を行なうところで
は、制御信号の極性を逆にすればよいのは勿論で
ある。これは第４図ｃ，ｄ，ｅが“０”，“０”，
“１”のときも演算動作を行なわせるようにする
と、可変周期カウンタ３７が４進カウンタの状態
のときは、その演算動作を行なわせることができ
なくなつてしまうからである。なお、第３図で４
２はシステム４１の入力であり、入力クロツク信
号３１と同じこともあるし、システム４１の演算
結果が入力クロツク信号３１になることもある。
４３はシステム４１の出力である。
ウンタ３７の一巡周期が最短である４進カウンタ
として動作しているとき以外の状態、つまり第４
図ｃ，ｄ，ｅが“０”，“０”，“１”となる期間
は、制御信号４０はｉ〜ｌいずれも“０”とし
て、デイジタル演算システム４１の演算動作を禁
止するようにしている。ここでは制御信号が
“１”のとき演算動作を行なうように仮定してい
るが、“０”のとき演算動作を行なうところで
は、制御信号の極性を逆にすればよいのは勿論で
ある。これは第４図ｃ，ｄ，ｅが“０”，“０”，
“１”のときも演算動作を行なわせるようにする
と、可変周期カウンタ３７が４進カウンタの状態
のときは、その演算動作を行なわせることができ
なくなつてしまうからである。なお、第３図で４
２はシステム４１の入力であり、入力クロツク信
号３１と同じこともあるし、システム４１の演算
結果が入力クロツク信号３１になることもある。
４３はシステム４１の出力である。
以上説明したように、本発明によれば原クロツ
ク信号をカウントする可変周期カウンタの一巡カ
ウント数を制御することでクロツク同期を行な
い、このカウンタの最短一巡周期の状態のときの
出力に基いてデイジタル演算システムの制御信号
を作るため、クロツク同期のための可変周期カウ
ンタ等の回路の動作周波数は原クロツク信号周波
数と同程度でよい。すなわち、原クロツク信号を
回路の動作上限周波数と等しく設定することが可
能である。従つて、デイジタル演算システム内の
回路を時分割使用する場合の多重度を最大限に上
げて、回路規模を効果的に減少させることができ
る。
ク信号をカウントする可変周期カウンタの一巡カ
ウント数を制御することでクロツク同期を行な
い、このカウンタの最短一巡周期の状態のときの
出力に基いてデイジタル演算システムの制御信号
を作るため、クロツク同期のための可変周期カウ
ンタ等の回路の動作周波数は原クロツク信号周波
数と同程度でよい。すなわち、原クロツク信号を
回路の動作上限周波数と等しく設定することが可
能である。従つて、デイジタル演算システム内の
回路を時分割使用する場合の多重度を最大限に上
げて、回路規模を効果的に減少させることができ
る。
第１図は従来のクロツク同期回路の構成図、第
２図は第１図の動作を説明するための波形図、第
３図は本発明の一実施例に係るクロツク同期回路
の構成図、第４図は第３図の動作を説明するため
の波形図、第５図は第３図における位相比較回路
の具体例を示す回路図、第６図は第３図における
可変周期カウンタの具体例を示す回路図である。 ３１……入力クロツク信号、３２……位相比較
回路、３３……タイミング信号、３４……カウン
タ制御信号、３５……クロツク源、３６……原ク
ロツク信号、３７……可変周期カウンタ、３８…
…カウンタ出力、３９……制御信号作成回路、４
０……システム制御信号、４１……デイジタル演
算システム。
２図は第１図の動作を説明するための波形図、第
３図は本発明の一実施例に係るクロツク同期回路
の構成図、第４図は第３図の動作を説明するため
の波形図、第５図は第３図における位相比較回路
の具体例を示す回路図、第６図は第３図における
可変周期カウンタの具体例を示す回路図である。 ３１……入力クロツク信号、３２……位相比較
回路、３３……タイミング信号、３４……カウン
タ制御信号、３５……クロツク源、３６……原ク
ロツク信号、３７……可変周期カウンタ、３８…
…カウンタ出力、３９……制御信号作成回路、４
０……システム制御信号、４１……デイジタル演
算システム。
Claims (1)
- 【特許請求の範囲】 １ 一定周波数のクロツク信号源と、このクロツ
ク信号源よりの原クロツク信号をカウントする可
変周期カウンタと、この可変周期カウンタの一巡
カウント数をその一巡周期が入力クロツク信号の
周期と平均的に一致するように制御する制御回路
と、前記可変周期カウンタの一巡周期の内、最短
周期に対応する期間内に、前記可変周期カウンタ
の出力に基いてデイジタル演算システムの制御信
号を作成する制御信号作成回路とを具備すること
を特徴とするクロツク同期回路。 ２ 制御信号作成回路は、可変周期カウンタの一
巡周期の内、最短周期に対応する期間以外では、
デイジタル演算システムの動作を禁示することを
特徴とする特許請求の範囲第１項記載のクロツク
同期回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55133562A JPS5758434A (en) | 1980-09-25 | 1980-09-25 | Clock synchronizing circuit |
| DE8181107326T DE3173313D1 (en) | 1980-09-25 | 1981-09-16 | Clock synchronization signal generating circuit |
| EP81107326A EP0048896B1 (en) | 1980-09-25 | 1981-09-16 | Clock synchronization signal generating circuit |
| US06/305,712 US4475085A (en) | 1980-09-25 | 1981-09-25 | Clock synchronization signal generating circuit |
| CA000386657A CA1183579A (en) | 1980-09-25 | 1981-09-25 | Clock synchronization signal generating circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55133562A JPS5758434A (en) | 1980-09-25 | 1980-09-25 | Clock synchronizing circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5758434A JPS5758434A (en) | 1982-04-08 |
| JPS6144423B2 true JPS6144423B2 (ja) | 1986-10-02 |
Family
ID=15107698
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55133562A Granted JPS5758434A (en) | 1980-09-25 | 1980-09-25 | Clock synchronizing circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5758434A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007011961A (ja) * | 2005-07-04 | 2007-01-18 | Hioki Ee Corp | クロック生成装置および波形記録計 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60216647A (ja) * | 1984-04-12 | 1985-10-30 | Toshiba Corp | ジツタ除去同期装置 |
-
1980
- 1980-09-25 JP JP55133562A patent/JPS5758434A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007011961A (ja) * | 2005-07-04 | 2007-01-18 | Hioki Ee Corp | クロック生成装置および波形記録計 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5758434A (en) | 1982-04-08 |
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