JPH06232858A - Ｐｌｌ同期検出装置 - Google Patents
Ｐｌｌ同期検出装置Info
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- JPH06232858A JPH06232858A JP5015170A JP1517093A JPH06232858A JP H06232858 A JPH06232858 A JP H06232858A JP 5015170 A JP5015170 A JP 5015170A JP 1517093 A JP1517093 A JP 1517093A JP H06232858 A JPH06232858 A JP H06232858A
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- Synchronisation In Digital Transmission Systems (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
Abstract
(57)【要約】
【目的】 周波数検出手段を持たず、位相比較手段のみ
によって位相と周波数同期が可能なＰＬＬ回路を構成す
る。また、位相比較手段の出力のみで誤検出の少ない同
期検出が可能なＰＬＬ同期検出装置を構成する。 【構成】 レファレンスクロック（FCK）をＭ分周した
ＲＥＦ信号とマスタークロック（MCK）をＮ分周したＶ
ＡＲ信号の立ち上がりエッジのタイミングを位相比較器
１２において比較し、位相差信号PH+,PH-に応じてＮ分
周手段１１の分周比を２Ｎにしたり、Ｎ／２にして位相
差が小さくなるようにする。また、このとき第１の同期
検出手段１３において位相比較結果が所定の範囲内にあ
ることを検出し、さらに第２の同期検出手段１４におい
て位相比較結果が２回連続して所定の範囲内にあること
を検出することによって、ＶＡＲ信号の位相および周波
数がＲＥＦ信号に同期していると判定する。
によって位相と周波数同期が可能なＰＬＬ回路を構成す
る。また、位相比較手段の出力のみで誤検出の少ない同
期検出が可能なＰＬＬ同期検出装置を構成する。 【構成】 レファレンスクロック（FCK）をＭ分周した
ＲＥＦ信号とマスタークロック（MCK）をＮ分周したＶ
ＡＲ信号の立ち上がりエッジのタイミングを位相比較器
１２において比較し、位相差信号PH+,PH-に応じてＮ分
周手段１１の分周比を２Ｎにしたり、Ｎ／２にして位相
差が小さくなるようにする。また、このとき第１の同期
検出手段１３において位相比較結果が所定の範囲内にあ
ることを検出し、さらに第２の同期検出手段１４におい
て位相比較結果が２回連続して所定の範囲内にあること
を検出することによって、ＶＡＲ信号の位相および周波
数がＲＥＦ信号に同期していると判定する。
Description
【０００１】
【産業上の利用分野】本発明は、音声などの情報の記録
再生装置や伝送手段に適用されるもので、データの転送
レートを制御するＰＬＬ回路に関するものである。
再生装置や伝送手段に適用されるもので、データの転送
レートを制御するＰＬＬ回路に関するものである。
【０００２】
【従来の技術】情報を伝送する際、データの転送レート
を所定の範囲内に制御する手段としてＰＬＬ回路が用い
られる。特に、近年ではデジタルＬＳＩに集積が可能な
ことから様々なデジタルＰＬＬが開発されている。
を所定の範囲内に制御する手段としてＰＬＬ回路が用い
られる。特に、近年ではデジタルＬＳＩに集積が可能な
ことから様々なデジタルＰＬＬが開発されている。
【０００３】デジタルＰＬＬは、大別して位相比較部と
クロック生成部（ＶＣＯ）およびその制御部から構成さ
れ、それらの回路構成はＰＬＬに要求される特性に応じ
て単純な論理回路によるものから信号処理器（ＤＳＰ）
を用いた大規模なものまで様々なものがある。ここで、
データを記録したり伝送する際には、ＰＬＬ回路の構成
を比較的簡単なものにするためにデータを所定のビット
分ごとにまとめてフレームを構成し、各フレームごとに
あらかじめＰＬＬによる伝送クロック（以下、これをＰ
ＬＬクロックと呼ぶ。）のジッターを吸収するためのマ
ージンを設ける。ここでは、このようなデータ伝送に使
用される、論理回路による位相比較部と分周回路による
クロック生成部からなる回路規模の比較的小さい従来の
デジタルＰＬＬによる同期検出装置について図６および
図７を用いて説明する。
クロック生成部（ＶＣＯ）およびその制御部から構成さ
れ、それらの回路構成はＰＬＬに要求される特性に応じ
て単純な論理回路によるものから信号処理器（ＤＳＰ）
を用いた大規模なものまで様々なものがある。ここで、
データを記録したり伝送する際には、ＰＬＬ回路の構成
を比較的簡単なものにするためにデータを所定のビット
分ごとにまとめてフレームを構成し、各フレームごとに
あらかじめＰＬＬによる伝送クロック（以下、これをＰ
ＬＬクロックと呼ぶ。）のジッターを吸収するためのマ
ージンを設ける。ここでは、このようなデータ伝送に使
用される、論理回路による位相比較部と分周回路による
クロック生成部からなる回路規模の比較的小さい従来の
デジタルＰＬＬによる同期検出装置について図６および
図７を用いて説明する。
【０００４】図６は、音声のデジタルレコーダに適用し
た従来例におけるＰＬＬ同期検出装置の構成を示す第１
のブロック図である。図６において、１０はサンプリン
グ周波数情報Ｆｓに応じてレファレンスクロックＦＣＫ
をＭ分周（ＭはＦｓ毎に固定の値）するＭ分周手段、７
０は排他論理和（ＥＸ-ＯＲ）による位相比較器、７１
はマスタークロックＭＣＫをＮ分周（Ｎは常に固定の
値）するＮ分周手段、７２は位相比較器７０の出力に応
じてマスタークロックＭＣＫにパルスを付加するパルス
付加手段、７３は位相比較器７０の出力よりＲＥＦ信号
とＶＡＲ信号の同期状態を検出する同期検出手段であ
る。
た従来例におけるＰＬＬ同期検出装置の構成を示す第１
のブロック図である。図６において、１０はサンプリン
グ周波数情報Ｆｓに応じてレファレンスクロックＦＣＫ
をＭ分周（ＭはＦｓ毎に固定の値）するＭ分周手段、７
０は排他論理和（ＥＸ-ＯＲ）による位相比較器、７１
はマスタークロックＭＣＫをＮ分周（Ｎは常に固定の
値）するＮ分周手段、７２は位相比較器７０の出力に応
じてマスタークロックＭＣＫにパルスを付加するパルス
付加手段、７３は位相比較器７０の出力よりＲＥＦ信号
とＶＡＲ信号の同期状態を検出する同期検出手段であ
る。
【０００５】図６において、Ｍ分周手段１０は入力され
たサンプリング周波数情報Ｆｓに応じてレファレンスク
ロックＦＣＫを所定の数だけ分周して、一定周期のＲＥ
Ｆ信号を生成する。ＲＥＦ信号の周期は、所定のビット
数のデータで構成されるフレーム長に対するマージンの
割合とＰＬＬ同期検出装置の検出精度およびＰＬＬ回路
の制御特性によって決定される。一方、Ｎ分周手段７１
は、パルス付加手段７２の出力をＮ分周して周波数がＲ
ＥＦ信号に近いＶＡＲ信号を生成する。ＲＥＦ信号とＶ
ＡＲ信号は位相比較器７０に入力され、排他論理和によ
って位相差信号PH+またはPH-が生成される。すなわち、
ＲＥＦ信号に対してＶＡＲ信号の位相が進んでいる場合
にはPH+を出力し、ＶＡＲ信号の位相が遅れている場合
にはPH-を出力する。位相差信号PH+およびPH-に基づい
てパルス付加手段７２は、マスタークロックＭＣＫにパ
ルスを付加してＮ分周手段７１に与えるクロックの周波
数の変化させる。データの転送レートを決定するＰＬＬ
クロックは、このパルスが付加されたマスタークロック
を分周して得られる。また、同期検出手段７３は位相差
信号PH+の出力状態からＶＡＲ信号がＲＥＦ信号に同期
している（これを、ＰＬＬ回路がロックしていると呼
ぶ。）か否かを検出して識別信号ＰＬＬＯＫを出力す
る。
たサンプリング周波数情報Ｆｓに応じてレファレンスク
ロックＦＣＫを所定の数だけ分周して、一定周期のＲＥ
Ｆ信号を生成する。ＲＥＦ信号の周期は、所定のビット
数のデータで構成されるフレーム長に対するマージンの
割合とＰＬＬ同期検出装置の検出精度およびＰＬＬ回路
の制御特性によって決定される。一方、Ｎ分周手段７１
は、パルス付加手段７２の出力をＮ分周して周波数がＲ
ＥＦ信号に近いＶＡＲ信号を生成する。ＲＥＦ信号とＶ
ＡＲ信号は位相比較器７０に入力され、排他論理和によ
って位相差信号PH+またはPH-が生成される。すなわち、
ＲＥＦ信号に対してＶＡＲ信号の位相が進んでいる場合
にはPH+を出力し、ＶＡＲ信号の位相が遅れている場合
にはPH-を出力する。位相差信号PH+およびPH-に基づい
てパルス付加手段７２は、マスタークロックＭＣＫにパ
ルスを付加してＮ分周手段７１に与えるクロックの周波
数の変化させる。データの転送レートを決定するＰＬＬ
クロックは、このパルスが付加されたマスタークロック
を分周して得られる。また、同期検出手段７３は位相差
信号PH+の出力状態からＶＡＲ信号がＲＥＦ信号に同期
している（これを、ＰＬＬ回路がロックしていると呼
ぶ。）か否かを検出して識別信号ＰＬＬＯＫを出力す
る。
【０００６】このように、図６に示すような従来のデジ
タルＰＬＬでは、ＲＥＦクロックとの位相差に応じてマ
スタークロックにパルスを付加することによってＶＡＲ
信号の周波数および位相をＲＥＦ信号に同期させてい
た。
タルＰＬＬでは、ＲＥＦクロックとの位相差に応じてマ
スタークロックにパルスを付加することによってＶＡＲ
信号の周波数および位相をＲＥＦ信号に同期させてい
た。
【０００７】また、図７は、音声のデジタルレコーダに
適用した従来例におけるＰＬＬ同期検出装置の構成を示
す第２のブロック図である。図７において、７４は位相
比較器７０の出力を量子化する量子化手段、７５は量子
化手段７４の出力に応じてマスタークロックを２分周し
たり、分周しないで出力するプリスケーラである。ここ
で、Ｍ分周手段１０，位相比較器７０およびＮ分周手段
７１は図６に示した従来のＰＬＬ同期検出装置における
ものと同じである。また、同期検出手段７３とその動作
は図６での動作と同じなので省略する。
適用した従来例におけるＰＬＬ同期検出装置の構成を示
す第２のブロック図である。図７において、７４は位相
比較器７０の出力を量子化する量子化手段、７５は量子
化手段７４の出力に応じてマスタークロックを２分周し
たり、分周しないで出力するプリスケーラである。ここ
で、Ｍ分周手段１０，位相比較器７０およびＮ分周手段
７１は図６に示した従来のＰＬＬ同期検出装置における
ものと同じである。また、同期検出手段７３とその動作
は図６での動作と同じなので省略する。
【０００８】量子化手段７４は、位相差信号PH+およびP
H-を量子化し“０”または“１”を出力する。そして、
量子化手段７４の出力に応じてプリスケーラ７３はマス
タークロックＭＣＫを２分周したり、分周せずに出力し
ている。このように、図７に示すような従来のＰＬＬ同
期検出装置は、マスタークロックのＮ分周と２Ｎ分周の
間の周期を持ったＶＡＲ信号を生成し、ＲＥＦ信号と同
期するように制御していた。
H-を量子化し“０”または“１”を出力する。そして、
量子化手段７４の出力に応じてプリスケーラ７３はマス
タークロックＭＣＫを２分周したり、分周せずに出力し
ている。このように、図７に示すような従来のＰＬＬ同
期検出装置は、マスタークロックのＮ分周と２Ｎ分周の
間の周期を持ったＶＡＲ信号を生成し、ＲＥＦ信号と同
期するように制御していた。
【０００９】
【発明が解決しようとする課題】しかしながら上記第１
の従来の構成では、パルス付加手段においてマスターク
ロックよりも短い周期のパルスを生成する必要があり、
位相調整に必要なだけのパルスを周波数の高いマスター
クロックに正確に付加することが困難であった。また、
上記第２の従来の構成では、位相差情報に応じてマスタ
ークロックの分周比をＮ分周と２Ｎ分周の間で切り換え
て制御するために位相制御のためのクロックの生成は容
易だが、位相差を量子化するための量子化手段を必要す
る。そのうえ、量子化信号によってプリスケーラが絶え
ず変化するために安定したＰＬＬクロックが生成できな
いという問題を有していた。さらに、位相差信号の出力
の検出のみによって同期状態を検出する従来の構成で
は、ＶＡＲ信号とＲＥＦ信号の周期が異なるにも関わら
ずＲＥＦ信号とＶＡＲ信号の位相が偶然一致した場合に
同期状態を誤検出するという問題を有していた。
の従来の構成では、パルス付加手段においてマスターク
ロックよりも短い周期のパルスを生成する必要があり、
位相調整に必要なだけのパルスを周波数の高いマスター
クロックに正確に付加することが困難であった。また、
上記第２の従来の構成では、位相差情報に応じてマスタ
ークロックの分周比をＮ分周と２Ｎ分周の間で切り換え
て制御するために位相制御のためのクロックの生成は容
易だが、位相差を量子化するための量子化手段を必要す
る。そのうえ、量子化信号によってプリスケーラが絶え
ず変化するために安定したＰＬＬクロックが生成できな
いという問題を有していた。さらに、位相差信号の出力
の検出のみによって同期状態を検出する従来の構成で
は、ＶＡＲ信号とＲＥＦ信号の周期が異なるにも関わら
ずＲＥＦ信号とＶＡＲ信号の位相が偶然一致した場合に
同期状態を誤検出するという問題を有していた。
【００１０】本発明は上記従来の問題点を解決するもの
で、位相比較器によって安定した周波数制御を行うこと
のできる、回路規模の小さいＰＬＬ同期検出装置を提供
することを第１の目的とする。また、位相差情報のみに
よって誤検出のないＰＬＬ同期検出装置を提供すること
を第２の目的とする。
で、位相比較器によって安定した周波数制御を行うこと
のできる、回路規模の小さいＰＬＬ同期検出装置を提供
することを第１の目的とする。また、位相差情報のみに
よって誤検出のないＰＬＬ同期検出装置を提供すること
を第２の目的とする。
【００１１】
【課題を解決するための手段】この目的を達成するため
に本発明のＰＬＬ同期検出装置は、マスタークロックを
Ｎ分周（Ｎは可変な２のべき乗の値）してＶＡＲ信号を
生成する第１の分周手段と、動作モードに応じてレファ
レンスクロックをＭ分周（Ｍは動作モード毎に固定の
値）してＲＥＦ信号を生成する第２の分周手段と、ＶＡ
Ｒ信号およびＲＥＦ信号の位相を比較し、ＲＥＦ信号に
対するＶＡＲ信号の位相が進んでいる場合にアクティブ
な位相差信号PH+と、ＶＡＲ信号に対するＲＥＦ信号の
位相が進んでいる場合にアクティブな位相差信号PH-と
を出力する位相比較手段とを備える。
に本発明のＰＬＬ同期検出装置は、マスタークロックを
Ｎ分周（Ｎは可変な２のべき乗の値）してＶＡＲ信号を
生成する第１の分周手段と、動作モードに応じてレファ
レンスクロックをＭ分周（Ｍは動作モード毎に固定の
値）してＲＥＦ信号を生成する第２の分周手段と、ＶＡ
Ｒ信号およびＲＥＦ信号の位相を比較し、ＲＥＦ信号に
対するＶＡＲ信号の位相が進んでいる場合にアクティブ
な位相差信号PH+と、ＶＡＲ信号に対するＲＥＦ信号の
位相が進んでいる場合にアクティブな位相差信号PH-と
を出力する位相比較手段とを備える。
【００１２】また、本発明のＰＬＬ同期検出装置は、前
記位相比較手段より出力された位相差信号PH+またはPH-
をマスタークロックで計測し、前記ＶＡＲ信号の位相が
前記ＲＥＦ信号に対して位相同期していることを検出す
る第１の同期検出手段と、第１の同期検出手段および位
相比較手段の出力に基づいて、ＶＡＲ信号の周期と位相
の両方がＲＥＦ信号に対して所定の範囲内で同期してい
ることを検出する第２の同期検出手段とを有している。
記位相比較手段より出力された位相差信号PH+またはPH-
をマスタークロックで計測し、前記ＶＡＲ信号の位相が
前記ＲＥＦ信号に対して位相同期していることを検出す
る第１の同期検出手段と、第１の同期検出手段および位
相比較手段の出力に基づいて、ＶＡＲ信号の周期と位相
の両方がＲＥＦ信号に対して所定の範囲内で同期してい
ることを検出する第２の同期検出手段とを有している。
【００１３】さらに、本発明のＰＬＬ同期検出装置は、
ｎビットのアップ／ダウンカウンタを備え、位相比較手
段より出力される位相差信号PH+およびPH-に応じてカウ
ンタのアップ／ダウン計数を制御し、上記アップ／ダウ
ンカウンタの出力に応じた分周比Ｎで分周する。
ｎビットのアップ／ダウンカウンタを備え、位相比較手
段より出力される位相差信号PH+およびPH-に応じてカウ
ンタのアップ／ダウン計数を制御し、上記アップ／ダウ
ンカウンタの出力に応じた分周比Ｎで分周する。
【００１４】
【作用】本発明は上記した構成により、位相差信号を用
いて直接マスタークロックの分周比をＮ／２，Ｎ，２Ｎ
のうちのひとつに容易に切り替えることができる。
いて直接マスタークロックの分周比をＮ／２，Ｎ，２Ｎ
のうちのひとつに容易に切り替えることができる。
【００１５】また、ＲＥＦ信号とＶＡＲ信号の位相差を
マスタークロックで計数し、ＶＡＲ信号の位相と周期が
ともにＲＥＦ信号に同期していることを検出できる。
マスタークロックで計数し、ＶＡＲ信号の位相と周期が
ともにＲＥＦ信号に同期していることを検出できる。
【００１６】さらに、ｎビットのアップ／ダウンカウン
タで位相差を積分することにより、分周比をカウンタで
連続的に制御することができる。
タで位相差を積分することにより、分周比をカウンタで
連続的に制御することができる。
【００１７】
【実施例】以下、本発明の一実施例について図面を参照
しながら説明する。
しながら説明する。
【００１８】図１は本発明を音声のデジタルレコーダに
適用した第１の実施例におけるＰＬＬ同期検出装置の構
成を示すブロック図である。図１において、１０はサン
プリング周波数情報Ｆｓに応じて固定な値Ｍだけ分周す
るＭ分周手段、１１はＮ×２ m（m＝-1，0，1）分周する
Ｎ分周手段、１２は位相比較器、１３は位相差信号をマ
スタークロックＭＣＫで計測してＶＡＲ信号とＲＥＦ信
号の位相の同期を検出する第１の同期検出手段、１４は
第１の同期検出手段１３および位相比較器１２の出力か
らＶＡＲ信号の周期と位相がＲＥＦ信号に同期している
ことを検出する第２の同期検出手段である。
適用した第１の実施例におけるＰＬＬ同期検出装置の構
成を示すブロック図である。図１において、１０はサン
プリング周波数情報Ｆｓに応じて固定な値Ｍだけ分周す
るＭ分周手段、１１はＮ×２ m（m＝-1，0，1）分周する
Ｎ分周手段、１２は位相比較器、１３は位相差信号をマ
スタークロックＭＣＫで計測してＶＡＲ信号とＲＥＦ信
号の位相の同期を検出する第１の同期検出手段、１４は
第１の同期検出手段１３および位相比較器１２の出力か
らＶＡＲ信号の周期と位相がＲＥＦ信号に同期している
ことを検出する第２の同期検出手段である。
【００１９】以上のように構成された本実施例のＰＬＬ
同期検出装置について、以下その動作を説明する。
同期検出装置について、以下その動作を説明する。
【００２０】図１において、Ｍ分周手段１０は入力され
たサンプリング周波数情報Ｆｓに応じてレファレンスク
ロックＦＣＫを所定の数だけ分周して、一定周期のＲＥ
Ｆ信号を生成する。一方、Ｎ分周手段１１は、初期状態
としてマスタークロックＭＣＫをＮ分周して周波数がＲ
ＥＦ信号に近いＶＡＲ信号を生成する。位相比較器１２
は、図２に示すような回路でＲＥＦ信号とＶＡＲ信号の
位相を比較して、位相差信号PH+またはPH-を生成する。
ここで、図２に示す位相比較器の動作を図３を用いて説
明する。図３は、図２の動作タイミングを表す概略図で
ある。
たサンプリング周波数情報Ｆｓに応じてレファレンスク
ロックＦＣＫを所定の数だけ分周して、一定周期のＲＥ
Ｆ信号を生成する。一方、Ｎ分周手段１１は、初期状態
としてマスタークロックＭＣＫをＮ分周して周波数がＲ
ＥＦ信号に近いＶＡＲ信号を生成する。位相比較器１２
は、図２に示すような回路でＲＥＦ信号とＶＡＲ信号の
位相を比較して、位相差信号PH+またはPH-を生成する。
ここで、図２に示す位相比較器の動作を図３を用いて説
明する。図３は、図２の動作タイミングを表す概略図で
ある。
【００２１】図２において、フリップ・フロップ２０は
ＶＡＲ信号の立ち上がりエッジに対するＲＥＦ信号の立
ち上がりエッジの遅れを表す信号ＩＭを生成する。ま
た、フリップ・フロップ３４はＲＥＦ信号の立ち上がり
エッジに対するＲＥＦ信号の立ち上がりエッジの遅れを
表す信号ＩＰを生成する。波線矩形部１００と１０３の
回路によって、信号ＩＭおよびＩＰのＨｉ区間が所定の
長さ以上である場合を検出し、それぞれ位相差信号ＭＢ
とPH-を生成する。図３のＡはＶＡＲ信号の位相がＲＥ
Ｆ信号に対して進んでいる場合に生成される位相差信号
ＭＢを表し、ＢはＲＥＦ信号の位相がＶＡＲ信号に対し
て進んでいる場合に生成される位相差信号PH-を表して
いる。ＭＢとPH-は、マスタークロック１周期分から４
周期分のパルスが出力される。ここでパルス幅を制限す
るのは、位相差信号に対するＰＬＬのフィードバック量
が大きいと制御系が発振したり、所定の範囲を超える周
期のＰＬＬクロックが生成されるので、これを防ぐため
である。ＲＥＦ信号に対してＶＡＲ信号の位相が遅れて
いる場合には、Ｎ分周手段１１において信号差信号PH-
に対する期間だけ分周比をＮ／２としてＶＡＲ信号の周
期短くすることによって位相差を縮める方向に制御す
る。一方、ＶＡＲ信号に対してＲＥＦ信号の位相が遅れ
ている場合には、Ｎ分周手段１１において信号差信号Ｍ
Ｂに対する期間だけ分周比を２ＮとしてＶＡＲ信号の周
期を長くする必要がある。この場合、位相差信号ＭＢに
対する分周比の制御を位相差信号PH-と等しくするため
に、図２の波線矩形部１０１において位相差信号ＭＢを
２倍に伸長して制御に用いる位相差信号PH+を生成して
いる。位相差信号PH-およびPH+によって分周比を制御す
るＮ分周手段１１は、図４に示すようなものとなる。ま
た、信号ＭＡとＰＡは、位相差信号ＭＢとPH-のパルス
幅を制限しているのに対して実際の位相差がそれ以上あ
る場合を検出する。信号ＭＡとＰＡは、ＶＡＲ信号がＰ
ＬＬによる制御範囲を超えていることを意味する。図２
のフリップ・フロップ３９において信号ＭＡをＲＥＦ信
号の立ち上がりエッジで検出することによって、ＶＡＲ
信号の位相がＲＥＦ信号に対して進んでいないかを検出
する。さらに、図２の波線矩形部１０２においてＲＥＦ
信号をマスタークロック５周期分だけ遅延された信号を
生成し、フリップ・フロップ４０においてその立ち上が
りエッジで信号ＰＡをラッチすることによってＲＥＦ信
号に対するＶＡＲ信号の位相の遅れが所定の範囲内にあ
るかを検出する。以上より、ＶＡＲ信号とＲＥＦ信号の
位相が所定の範囲内で同期していることを表す信号PDOK
が生成される。これは、図１の第１の同期検出手段１３
における処理に相当する。つぎに、第２の同期検出手段
１４は、第１の同期検出手段１３から出力された第１の
同期検出信号PDOKがＨｉであることを検出し、そのとき
の位相比較器１２からの位相差信号PH+を第１の同期検
出手段１３と同様にマスタークロックによって計測す
る。その結果、位相差信号PH+は再び所定の範囲内にあ
ることが検出された場合に、ＶＡＲ信号の周期がＲＥＦ
信号と等しいと判断して第２の同期検出信号ＰＬＬＯＫ
を出力する。
ＶＡＲ信号の立ち上がりエッジに対するＲＥＦ信号の立
ち上がりエッジの遅れを表す信号ＩＭを生成する。ま
た、フリップ・フロップ３４はＲＥＦ信号の立ち上がり
エッジに対するＲＥＦ信号の立ち上がりエッジの遅れを
表す信号ＩＰを生成する。波線矩形部１００と１０３の
回路によって、信号ＩＭおよびＩＰのＨｉ区間が所定の
長さ以上である場合を検出し、それぞれ位相差信号ＭＢ
とPH-を生成する。図３のＡはＶＡＲ信号の位相がＲＥ
Ｆ信号に対して進んでいる場合に生成される位相差信号
ＭＢを表し、ＢはＲＥＦ信号の位相がＶＡＲ信号に対し
て進んでいる場合に生成される位相差信号PH-を表して
いる。ＭＢとPH-は、マスタークロック１周期分から４
周期分のパルスが出力される。ここでパルス幅を制限す
るのは、位相差信号に対するＰＬＬのフィードバック量
が大きいと制御系が発振したり、所定の範囲を超える周
期のＰＬＬクロックが生成されるので、これを防ぐため
である。ＲＥＦ信号に対してＶＡＲ信号の位相が遅れて
いる場合には、Ｎ分周手段１１において信号差信号PH-
に対する期間だけ分周比をＮ／２としてＶＡＲ信号の周
期短くすることによって位相差を縮める方向に制御す
る。一方、ＶＡＲ信号に対してＲＥＦ信号の位相が遅れ
ている場合には、Ｎ分周手段１１において信号差信号Ｍ
Ｂに対する期間だけ分周比を２ＮとしてＶＡＲ信号の周
期を長くする必要がある。この場合、位相差信号ＭＢに
対する分周比の制御を位相差信号PH-と等しくするため
に、図２の波線矩形部１０１において位相差信号ＭＢを
２倍に伸長して制御に用いる位相差信号PH+を生成して
いる。位相差信号PH-およびPH+によって分周比を制御す
るＮ分周手段１１は、図４に示すようなものとなる。ま
た、信号ＭＡとＰＡは、位相差信号ＭＢとPH-のパルス
幅を制限しているのに対して実際の位相差がそれ以上あ
る場合を検出する。信号ＭＡとＰＡは、ＶＡＲ信号がＰ
ＬＬによる制御範囲を超えていることを意味する。図２
のフリップ・フロップ３９において信号ＭＡをＲＥＦ信
号の立ち上がりエッジで検出することによって、ＶＡＲ
信号の位相がＲＥＦ信号に対して進んでいないかを検出
する。さらに、図２の波線矩形部１０２においてＲＥＦ
信号をマスタークロック５周期分だけ遅延された信号を
生成し、フリップ・フロップ４０においてその立ち上が
りエッジで信号ＰＡをラッチすることによってＲＥＦ信
号に対するＶＡＲ信号の位相の遅れが所定の範囲内にあ
るかを検出する。以上より、ＶＡＲ信号とＲＥＦ信号の
位相が所定の範囲内で同期していることを表す信号PDOK
が生成される。これは、図１の第１の同期検出手段１３
における処理に相当する。つぎに、第２の同期検出手段
１４は、第１の同期検出手段１３から出力された第１の
同期検出信号PDOKがＨｉであることを検出し、そのとき
の位相比較器１２からの位相差信号PH+を第１の同期検
出手段１３と同様にマスタークロックによって計測す
る。その結果、位相差信号PH+は再び所定の範囲内にあ
ることが検出された場合に、ＶＡＲ信号の周期がＲＥＦ
信号と等しいと判断して第２の同期検出信号ＰＬＬＯＫ
を出力する。
【００２２】つぎに、図５に示す本発明を音声のデジタ
ルレコーダに適用した第２の実施例におけるＰＬＬ同期
検出装置の動作について説明する。図５は、本発明を音
声のデジタルレコーダに適用した第２の実施例における
ＰＬＬ同期検出装置の構成を示すブロック図である。図
５において、１５はｎビットのアップ／ダウンカウン
タ、１６はアップ／ダウンカウンタ１５の出力を保持す
る手段、１７は保持手段１６の出力をロードしてそれに
応じた値ＮでマスタークロックＭＣＫを分周するＮ分周
手段である。また、Ｍ分周手段１０，位相比較器１２，
第１の同期検出手段１３および第２の同期検出手段１４
は図１におけるものと同じである。
ルレコーダに適用した第２の実施例におけるＰＬＬ同期
検出装置の動作について説明する。図５は、本発明を音
声のデジタルレコーダに適用した第２の実施例における
ＰＬＬ同期検出装置の構成を示すブロック図である。図
５において、１５はｎビットのアップ／ダウンカウン
タ、１６はアップ／ダウンカウンタ１５の出力を保持す
る手段、１７は保持手段１６の出力をロードしてそれに
応じた値ＮでマスタークロックＭＣＫを分周するＮ分周
手段である。また、Ｍ分周手段１０，位相比較器１２，
第１の同期検出手段１３および第２の同期検出手段１４
は図１におけるものと同じである。
【００２３】図５において、アップ／ダウンカウンタ１
５は位相比較器１２から出力された位相差信号PH+とPH-
に基づいて、位相差信号PH+がＨｉのときはカウンタの
計数を減算し、位相差信号PH-がＨｉのときはカウンタ
の計数を加算する。加算／減算の割合は、位相差信号の
Ｈｉ区間の長さに応じて変化する。アップ／ダウンカウ
ンタ１５のカウント結果は、ＲＥＦ信号周期で保持手段
１６に保持される。Ｎ分周手段１７は、保持手段１６の
出力ＮをＶＡＲ信号周期でロードしてそれに応じた分周
を行う。ここで、位相差信号PH+およびPH-のＨｉ区間の
長さは図２の動作で説明したようにマスタークロックＭ
ＣＫの４周期分までに制限してあるため、一回の位相比
較に対するカウント値の変化は所定の範囲内に制限され
る。これによって、ＰＬＬの制御系が発振することを防
ぐことができる。また、ＲＥＦ信号周期で計数したカウ
ント値をＲＥＦ信号周期でＮ分周手段１７に反映させる
ことによって、ＶＡＲ信号の周期がＲＥＦ信号の整数倍
の状態で疑似同期することを回避できる。さらに、アッ
プ／ダウンカウンタ１５にあらかじめ最大値と最小値を
設定し、位相差信号による計数の結果カウント値が最大
値または最小値に達した場合にはそれを越えて計数する
ことを禁止する。これによって、Ｎ分周カウンタの分周
比を所定の範囲内で変化させ、分周によって得られるＰ
ＬＬクロックの周期が極端に低くなったり、高くなるこ
とを回避できる。
５は位相比較器１２から出力された位相差信号PH+とPH-
に基づいて、位相差信号PH+がＨｉのときはカウンタの
計数を減算し、位相差信号PH-がＨｉのときはカウンタ
の計数を加算する。加算／減算の割合は、位相差信号の
Ｈｉ区間の長さに応じて変化する。アップ／ダウンカウ
ンタ１５のカウント結果は、ＲＥＦ信号周期で保持手段
１６に保持される。Ｎ分周手段１７は、保持手段１６の
出力ＮをＶＡＲ信号周期でロードしてそれに応じた分周
を行う。ここで、位相差信号PH+およびPH-のＨｉ区間の
長さは図２の動作で説明したようにマスタークロックＭ
ＣＫの４周期分までに制限してあるため、一回の位相比
較に対するカウント値の変化は所定の範囲内に制限され
る。これによって、ＰＬＬの制御系が発振することを防
ぐことができる。また、ＲＥＦ信号周期で計数したカウ
ント値をＲＥＦ信号周期でＮ分周手段１７に反映させる
ことによって、ＶＡＲ信号の周期がＲＥＦ信号の整数倍
の状態で疑似同期することを回避できる。さらに、アッ
プ／ダウンカウンタ１５にあらかじめ最大値と最小値を
設定し、位相差信号による計数の結果カウント値が最大
値または最小値に達した場合にはそれを越えて計数する
ことを禁止する。これによって、Ｎ分周カウンタの分周
比を所定の範囲内で変化させ、分周によって得られるＰ
ＬＬクロックの周期が極端に低くなったり、高くなるこ
とを回避できる。
【００２４】以上のようにして、マスタークロックの分
周比を増加させたり、減少させることによってＶＡＲ信
号の周期と位相をＲＥＦ信号に対して安定に同期させる
ことができる。また、位相比較器の出力のみによって誤
検出の少ない同期検出を行うことができる。
周比を増加させたり、減少させることによってＶＡＲ信
号の周期と位相をＲＥＦ信号に対して安定に同期させる
ことができる。また、位相比較器の出力のみによって誤
検出の少ない同期検出を行うことができる。
【００２５】
【発明の効果】以上のように本発明は、マスタークロッ
クを分周してＰＬＬクロックを生成する際にマスターク
ロックの分周比を１／２倍から２倍の幅で変化させるこ
とによって、大きな位相差に対する補正を速やかに行い
かつ小さな位相差に対する補正も安定して行うことがで
きる。また、このようにして分周したＶＡＲ信号の周期
と位相がともにＲＥＦ信号に同期していることを回路規
模の小さい構成で正確に検出することが可能である。
クを分周してＰＬＬクロックを生成する際にマスターク
ロックの分周比を１／２倍から２倍の幅で変化させるこ
とによって、大きな位相差に対する補正を速やかに行い
かつ小さな位相差に対する補正も安定して行うことがで
きる。また、このようにして分周したＶＡＲ信号の周期
と位相がともにＲＥＦ信号に同期していることを回路規
模の小さい構成で正確に検出することが可能である。
【００２６】一方、マスタークロックの分周比を位相差
信号で計数制御されたｎビットのアップ／ダウンカウン
タで管理することによって、上記分周比を１／２倍から
２倍の幅で変化させる場合に比べて位相合わせをさらに
細かくなめらかに制御することが可能である。したがっ
て、以上の構成を組み合わせることによってさらに安定
で信頼性の高いＰＬＬ同期検出装置を実現できる。
信号で計数制御されたｎビットのアップ／ダウンカウン
タで管理することによって、上記分周比を１／２倍から
２倍の幅で変化させる場合に比べて位相合わせをさらに
細かくなめらかに制御することが可能である。したがっ
て、以上の構成を組み合わせることによってさらに安定
で信頼性の高いＰＬＬ同期検出装置を実現できる。
【図１】本発明の第１の実施例におけるＰＬＬ同期検出
装置の構成を示すブロック図
装置の構成を示すブロック図
【図２】同第１の実施例におけるＰＬＬ同期検出装置の
位相比較器および同期検出手段の内部構成を示す回路図
位相比較器および同期検出手段の内部構成を示す回路図
【図３】図２に示す位相比較器および同期検出回路のタ
イミングを表す概略図
イミングを表す概略図
【図４】同第１の実施例におけるＰＬＬ同期検出装置の
Ｎ分周手段の内部構成を示す回路図
Ｎ分周手段の内部構成を示す回路図
【図５】本発明の第２の実施例におけるＰＬＬ後期検出
装置の構成を示すブロック図
装置の構成を示すブロック図
【図６】従来例におけるＰＬＬ同期検出装置の構成を示
す第１のブロック図
す第１のブロック図
【図７】従来例におけるＰＬＬ同期検出装置の構成を示
す第２のブロック図
す第２のブロック図
１０ Ｍ分周手段 １１ Ｎ分周手段 １２ 位相比較器 １３ 第１の同期検出手段 １４ 第２の同期検出手段 ２０〜４０ フリップ・フロップ ４１〜４７ ＡＮＤゲート ４８〜５２ ＯＲゲート ５３ ＮＯＲゲート １００，１０３ 位相比較部 １０１ パルス伸長部 １０２ 遅延回路 ６０ Ｎ／２分周器 ６１，６２ フリップ・フロップ ６３，６４ ＡＮＤゲート ６５，６６ ＯＲゲート ６７ ＥＸ-ＮＯＲゲート ６８ ＥＸ-ＯＲゲート ６９ インバータ
Claims (5)
- 【請求項１】 マスタークロックをＮ分周（Ｎは可変な
２のべき乗の値）してＶＡＲ信号を生成する第１の分周
手段と、 動作モードに応じてレファレンスクロックをＭ分周（Ｍ
は動作モード毎に固定の値）してＲＥＦ信号を生成する
第２の分周手段と、 上記ＶＡＲ信号と上記ＲＥＦ信号の位相を比較し、上記
ＲＥＦ信号に対する上記ＶＡＲ信号の位相が進んでいる
場合にアクティブな位相差信号PH+と、上記ＶＡＲ信号
に対する上記ＲＥＦ信号の位相が進んでいる場合にアク
ティブな位相差信号PH-とを出力する位相比較手段とを
具備し、 上記第１の分周手段は、上記位相差信号PH-およびPH+に
応じて分周比Ｎを２Ｎに増加したりＮ／２に減少したり
するように制御するＰＬＬ同期検出装置。 - 【請求項２】 位相比較手段は、ＲＥＦ信号とＶＡＲ信
号の位相差が所定の範囲以上である場合に、位相差信号
PH+またはPH-の出力期間を所定の期間内に制限する請求
項１記載のＰＬＬ同期検出装置。 - 【請求項３】 位相比較手段より出力された位相差信号
PH+またはPH-をマスタークロックで計測し、ＶＡＲ信号
の位相がＲＥＦ信号に対して位相同期していることを検
出する第１の同期検出手段と、 上記第１の同期検出手段および上記位相比較手段の出力
に基づいて、上記ＶＡＲ信号の周期と位相の両方が上記
ＲＥＦ信号に対して所定の範囲内で同期していることを
検出する第２の同期検出手段とを備えた請求項１記載の
ＰＬＬ同期検出装置。 - 【請求項４】 マスタークロックをＮ分周（Ｎは可変な
２のべき乗の値）してＶＡＲ信号を生成する第１の分周
手段と、 動作モードに応じてレファレンスクロックをＭ分周（Ｍ
は動作モード毎に固定の値）してＲＥＦ信号を生成する
第２の分周手段と、 上記ＶＡＲ信号と上記ＲＥＦ信号の位相を比較し、上記
ＲＥＦ信号に対する上記ＶＡＲ信号の位相が進んでいる
場合にアクティブな位相差信号PH+と、上記ＶＡＲ信号
に対する上記ＲＥＦ信号の位相が進んでいる場合にアク
ティブな位相差信号PH-とを出力する位相比較手段と、 ｎビットのアップ／ダウンカウンタとを具備し、上記位
相差信号PH+およびPH-に応じてカウンタのアップ／ダウ
ン計数を制御し、上記アップ／ダウンカウンタの出力に
応じた分周比Ｎで分周するようにした請求項１記載のＰ
ＬＬ同期検出装置。 - 【請求項５】 アップ／ダウンカウンタは、あらかじめ
設定した最大値と最小値を検出する手段を備え、位相差
信号PH-およびPH+による計数中に最大値が検出された場
合にはそれ以上のカウントアップを禁止し、最小値が検
出された場合にはそれ以上のカウントダウンを禁止する
ようにした請求項４記載のＰＬＬ同期検出装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5015170A JPH06232858A (ja) | 1993-02-02 | 1993-02-02 | Ｐｌｌ同期検出装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5015170A JPH06232858A (ja) | 1993-02-02 | 1993-02-02 | Ｐｌｌ同期検出装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06232858A true JPH06232858A (ja) | 1994-08-19 |
Family
ID=11881338
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5015170A Pending JPH06232858A (ja) | 1993-02-02 | 1993-02-02 | Ｐｌｌ同期検出装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06232858A (ja) |
-
1993
- 1993-02-02 JP JP5015170A patent/JPH06232858A/ja active Pending
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