KR940027385A - 비트 클럭 재생장치 - Google Patents

비트 클럭 재생장치 Download PDF

Info

Publication number
KR940027385A
KR940027385A KR1019940010768A KR19940010768A KR940027385A KR 940027385 A KR940027385 A KR 940027385A KR 1019940010768 A KR1019940010768 A KR 1019940010768A KR 19940010768 A KR19940010768 A KR 19940010768A KR 940027385 A KR940027385 A KR 940027385A
Authority
KR
South Korea
Prior art keywords
signal
output
pulse
inputting
outputting
Prior art date
Application number
KR1019940010768A
Other languages
English (en)
Other versions
KR970002948B1 (ko
Inventor
요시아끼 이시제끼
Original Assignee
세끼모또 타다히로
닛본덴기 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 세끼모또 타다히로, 닛본덴기 가부시끼가이샤 filed Critical 세끼모또 타다히로
Publication of KR940027385A publication Critical patent/KR940027385A/ko
Application granted granted Critical
Publication of KR970002948B1 publication Critical patent/KR970002948B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/0807—Details of the phase-locked loop concerning mainly a recovery circuit for the reference signal
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
    • H03L7/107—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using a variable transfer function for the loop, e.g. low pass filter having a variable bandwidth

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)
  • Transmission Systems Not Characterized By The Medium Used For Transmission (AREA)
  • Circuits Of Receivers In General (AREA)

Abstract

본 발명은 PCM 데이타를 입력하는 비트 클럭 재생 장치의 소형 경량화를 도모하는 것이다.
본 발명의 비트 클럭 재생 장치는 최단 주기 T의 PCM 데이타 신호의 입력에 대응하여 시정수 조정 신호에 의해 펄스 폭을 조정하는 에지 검출형 플립 플롭 회로(2)를 포함하고, 입력 데이타 신호(101)의 최단주기 T의 1/2 펄스 폭의 펄스 신호(103)을 출력하는 T/2펄스 발생기(1)과; 기준 발진 주파수를 (2/T)로 하고, 주파수 제어 신호로서 신호(108)을 수신하여 발진 주파수를 제어하는 전압 제어 발진기(11)과; 전압 제어 발진기(11)의 발진 출력(104)을 입력하여 이 발진 주파수를 1/2로 분주하여 분주 신호(105)를 출력하는 1/2 분주기(12)와; T/2 펄스 발생기(1)에서 출력되는 펄스 신호(103)과; 1/2 분주기(12)에서 출력되는 분주 신호(105)를 입력하고, 이들의 양 신호의 위상차를 검출하여 소정의 위상 비교 펄스 신호(106)를 출력하는 EXOR 회로(5)와; 위상 비교 펄스 신호(106)를 입력하여 평활화하여 얻어지는 평균 전압치를 소정의 기준 전압과 비교 조합하여 해당 전압 비교 결과에 따른 전위 레벨을 상기 주파수 제어 신호로 출력하는 루프 필터. 전압 비교기(9)와; 분주 신호(105)를 입력하고, 전압 제어 발진기(11)의 발진 출력(104)을 통해 해당 분주 신호(105)의 위상을 T/4을 지연시켜 비트 클럭(109)로 출력하는 D형 플립 플롭 회로(13)과; D형 플립 플롭 회로(13)에서 출력되는 비트 클럭(109)을 통해 입력 데이타 신호(101)를 래치하고, 데이타 출력 신호(110)으로서 출력하는 D형 플립 플롭 회로(15)를 구비하고 있다.

Description

비트 클럭 재생장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 한 실시예를 도시하는 블럭도, 제5도는 본 실시예에서의 모노 멀티바이브레이터와 전압 제어 발진기의 관련을 도시하는 개념도.

Claims (2)

  1. 최단 주기 T의 PCM 데이타 신호를 대상으로 하는 비트 클럭 재생 장치에 있어서, 소정의 시정수 조정 신호에 의해 펄스 폭을 조정하는 에지 검출형 플립 플롭 회로를 포함하고, 상기 PCM 데이타 신호를 입력하여 상기 최단 주기 T 의 1/2에 상당하는 펄스 폭의 펄스 신호를 생성하여 출력하는 T/2펄스 발생기, 기준 발진 주파수를 2/T로 하고, 소정의 주파수 제어 신호를 수신하여 상기 주파수 제어 신호의 전위 레벨에 따라 발진 주파수를 제어하는 전압 제어 발진기, 상기 전압 제어 발진기의 발진 출력을 입력하여, 상기 전압 제어 발진기의 발진 주파수를 1/2로 분주하여 생성되는 분주 신호를 출력하는 1/2분주기, 상기 T/2펄스 발생기에서 출력되는 펄스 신호와, 상기 1/2분주기에서 출력되는 분주 신호를 입력하고, 이들 양쪽신호의 위상 차를 검출하여 소정의 위상 비교 펄스 신호를 출력하는 EXOR 회로, 상기 위상 비교 펄스 신호를 입력해서 평활화하여 얻어지는 평균 전압치를 소정의 기준 전압과 비교 조합하여, 상기 전압 비교 결과에 따른 전위 레벨을 상기 주파수 제어 신호로서 출력하는 루프필터. 전압 비교기, 상기 분주 신호를 입력하고, 클럭 단자에 입력되는 상기 전압 제어 발진기의 발진 출력을 통해 상기 분주 신호의 위상을 T/4 지연시켜 비트 클럭으로서 출력하는 제1D형 플립 플롭 회로, 및 상기 제1D형 플립 플롭 회로에서 출력되는 비트 클럭을 통해 상기 PCM 데이타 신호를 입력하여 래치하고, 데이타 출력 신호로서 출력하는 제2D형 플립 플롭 회로를 구비하는 것을 특징으로 하는 비트 클럭 재생 장치.
  2. 제1항에 있어서, 상기 T/2 펄스 발생기가 상기 PCM 데이타 신호의 에지를 검출하여 상기 에지의 타이밍에서 기동하고, 상기 시정수 조정 신호를 통해 조정되는 펄스 폭의 펄스 신호를 생성하여 출력하는 모노 멀티바이브레이터, 상기 PCM 데이타 신호를 입력하고, 상기 모노 멀티바이브레이터에서 출력되는 펄스 신호를 통해 상기 PCM 데이타 신호의 위상을 T/2 지연시켜 출력하는 D형 플립 플롭 회로, 및 상기 PCM 데이타 신호와 상기 D형 플립 플롭 회로에서 출력되는 지연 데이타 신호를 입력하여 이들 양쪽 신호의 배타적 논리 합을 취하여 출력하는 EXOR 회로를 구비하여 구성되는 것을 특징으로 하는 비트 클럭 재생 장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개되는 것임.
KR1019940010768A 1993-05-17 1994-05-17 비트 클럭 재생 장치 KR970002948B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP93-113559 1993-05-17
JP5113559A JP2859082B2 (ja) 1993-05-17 1993-05-17 ビットクロック再生装置

Publications (2)

Publication Number Publication Date
KR940027385A true KR940027385A (ko) 1994-12-10
KR970002948B1 KR970002948B1 (ko) 1997-03-13

Family

ID=14615358

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019940010768A KR970002948B1 (ko) 1993-05-17 1994-05-17 비트 클럭 재생 장치

Country Status (3)

Country Link
US (1) US5471502A (ko)
JP (1) JP2859082B2 (ko)
KR (1) KR970002948B1 (ko)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3340558B2 (ja) * 1994-06-14 2002-11-05 松下電器産業株式会社 信号検出装置およびそれを用いたクロック再生装置
JP2836555B2 (ja) * 1995-12-15 1998-12-14 日本電気株式会社 Ｐｌｌ回路
KR100202545B1 (ko) * 1995-12-18 1999-06-15 구자홍 기록매체의 재생신호 판정 장치 및 방법
US5790612A (en) * 1996-02-29 1998-08-04 Silicon Graphics, Inc. System and method to reduce jitter in digital delay-locked loops
US5914965A (en) * 1997-05-08 1999-06-22 Northern Telecom Limited Serial output self-test circuit
DE10132232C1 (de) * 2001-06-29 2002-11-21 Infineon Technologies Ag Phasendetektorschaltung für einen Phasenregelkreis
US7489757B2 (en) * 2003-05-01 2009-02-10 Mitsubishi Denki Kabushiki Kaisha Clock data recovery circuit
US7167685B2 (en) * 2004-06-30 2007-01-23 Nokia Corporation Frequency division
CN105792422B (zh) * 2016-04-11 2017-06-30 电子科技大学 一种用于led的开关切换电路

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60145745A (ja) * 1984-01-09 1985-08-01 Nec Corp バイフェーズ符号クロック抽出回路
US4984255A (en) * 1989-11-15 1991-01-08 National Semiconductor Corporation Edge transition insensitive delay line system and method
US5208839A (en) * 1991-05-28 1993-05-04 General Electric Company Symbol synchronizer for sampled signals

Also Published As

Publication number Publication date
JP2859082B2 (ja) 1999-02-17
JPH06326697A (ja) 1994-11-25
KR970002948B1 (ko) 1997-03-13
US5471502A (en) 1995-11-28

Similar Documents

Publication Publication Date Title
JPH04364609A (ja) クロック同期のための遅延ロックループ回路
KR890013897A (ko) 고속 고정 전류감소 및 클램핑 회로를 구비한 위상 고정 루프
KR950022152A (ko) 위상 고정 루프(pll)회로를 구비하는 신호 처리 장치
JP2924773B2 (ja) 位相同期システム
KR970067249A (ko) Efm 데이타 복원용 클럭발생방법 및 그 방법을 수행하는 위상동기 루프
KR940027385A (ko) 비트 클럭 재생장치
JPH11261412A (ja) 位相比較回路
KR940020699A (ko) 디지탈 위상동기루프회로(digital phase-locked loop circuit)
KR940023208A (ko) 고선명 텔레비젼용 디지탈 오디오 기기의 클럭검출 및 위상동기 루프장치
US4573175A (en) Variable digital frequency generator with value storage
KR950013046A (ko) 위상록 루프회로
KR970055559A (ko) Pll 회로와 pll 회로용 노이즈 감소 방법
KR930004859B1 (ko) 위상 고정 루프 회로의 위상 검출장치
KR950016217A (ko) 클럭 신호 생성 장치
KR20020042161A (ko) 피엘엘(ｐｌｌ) 회로의 록 검출 회로
JPS63124623A (ja) Ｐｌｌ周波数シンセサイザのアンロツク検出回路
JPH0193213A (ja) クロック再生装置
JPH04290307A (ja) 位相同期発振回路
JP2581980B2 (ja) ディジタル位相比較器
KR960002325A (ko) 위상동기 일치회로
KR970055555A (ko) 디지탈 위상동기루프(d-pll)의 클럭발생회로
JPH06232858A (ja) Ｐｌｌ同期検出装置
JPH04337924A (ja) 同期検出回路
JPS60223224A (ja) 位相同期回路
JPH06104743A (ja) 比較前処理回路及びフェイズ・ロックド・ループ回路

Legal Events

Date Code Title Description
A201 Request for examination
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20070223

Year of fee payment: 11

LAPS Lapse due to unpaid annual fee