KR940027385A - 비트 클럭 재생장치 - Google Patents

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세끼모또 타다히로
닛본덴기 가부시끼가이샤
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Abstract

본 발명은 PCM 데이타를 입력하는 비트 클럭 재생 장치의 소형 경량화를 도모하는 것이다.
본 발명의 비트 클럭 재생 장치는 최단 주기 T의 PCM 데이타 신호의 입력에 대응하여 시정수 조정 신호에 의해 펄스 폭을 조정하는 에지 검출형 플립 플롭 회로(2)를 포함하고, 입력 데이타 신호(101)의 최단주기 T의 1/2 펄스 폭의 펄스 신호(103)을 출력하는 T/2펄스 발생기(1)과; 기준 발진 주파수를 (2/T)로 하고, 주파수 제어 신호로서 신호(108)을 수신하여 발진 주파수를 제어하는 전압 제어 발진기(11)과; 전압 제어 발진기(11)의 발진 출력(104)을 입력하여 이 발진 주파수를 1/2로 분주하여 분주 신호(105)를 출력하는 1/2 분주기(12)와; T/2 펄스 발생기(1)에서 출력되는 펄스 신호(103)과; 1/2 분주기(12)에서 출력되는 분주 신호(105)를 입력하고, 이들의 양 신호의 위상차를 검출하여 소정의 위상 비교 펄스 신호(106)를 출력하는 EXOR 회로(5)와; 위상 비교 펄스 신호(106)를 입력하여 평활화하여 얻어지는 평균 전압치를 소정의 기준 전압과 비교 조합하여 해당 전압 비교 결과에 따른 전위 레벨을 상기 주파수 제어 신호로 출력하는 루프 필터. 전압 비교기(9)와; 분주 신호(105)를 입력하고, 전압 제어 발진기(11)의 발진 출력(104)을 통해 해당 분주 신호(105)의 위상을 T/4을 지연시켜 비트 클럭(109)로 출력하는 D형 플립 플롭 회로(13)과; D형 플립 플롭 회로(13)에서 출력되는 비트 클럭(109)을 통해 입력 데이타 신호(101)를 래치하고, 데이타 출력 신호(110)으로서 출력하는 D형 플립 플롭 회로(15)를 구비하고 있다.

Description

비트 클럭 재생장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 한 실시예를 도시하는 블럭도, 제5도는 본 실시예에서의 모노 멀티바이브레이터와 전압 제어 발진기의 관련을 도시하는 개념도.

Claims (2)

  1. 최단 주기 T의 PCM 데이타 신호를 대상으로 하는 비트 클럭 재생 장치에 있어서, 소정의 시정수 조정 신호에 의해 펄스 폭을 조정하는 에지 검출형 플립 플롭 회로를 포함하고, 상기 PCM 데이타 신호를 입력하여 상기 최단 주기 T 의 1/2에 상당하는 펄스 폭의 펄스 신호를 생성하여 출력하는 T/2펄스 발생기, 기준 발진 주파수를 2/T로 하고, 소정의 주파수 제어 신호를 수신하여 상기 주파수 제어 신호의 전위 레벨에 따라 발진 주파수를 제어하는 전압 제어 발진기, 상기 전압 제어 발진기의 발진 출력을 입력하여, 상기 전압 제어 발진기의 발진 주파수를 1/2로 분주하여 생성되는 분주 신호를 출력하는 1/2분주기, 상기 T/2펄스 발생기에서 출력되는 펄스 신호와, 상기 1/2분주기에서 출력되는 분주 신호를 입력하고, 이들 양쪽신호의 위상 차를 검출하여 소정의 위상 비교 펄스 신호를 출력하는 EXOR 회로, 상기 위상 비교 펄스 신호를 입력해서 평활화하여 얻어지는 평균 전압치를 소정의 기준 전압과 비교 조합하여, 상기 전압 비교 결과에 따른 전위 레벨을 상기 주파수 제어 신호로서 출력하는 루프필터. 전압 비교기, 상기 분주 신호를 입력하고, 클럭 단자에 입력되는 상기 전압 제어 발진기의 발진 출력을 통해 상기 분주 신호의 위상을 T/4 지연시켜 비트 클럭으로서 출력하는 제1D형 플립 플롭 회로, 및 상기 제1D형 플립 플롭 회로에서 출력되는 비트 클럭을 통해 상기 PCM 데이타 신호를 입력하여 래치하고, 데이타 출력 신호로서 출력하는 제2D형 플립 플롭 회로를 구비하는 것을 특징으로 하는 비트 클럭 재생 장치.
  2. 제1항에 있어서, 상기 T/2 펄스 발생기가 상기 PCM 데이타 신호의 에지를 검출하여 상기 에지의 타이밍에서 기동하고, 상기 시정수 조정 신호를 통해 조정되는 펄스 폭의 펄스 신호를 생성하여 출력하는 모노 멀티바이브레이터, 상기 PCM 데이타 신호를 입력하고, 상기 모노 멀티바이브레이터에서 출력되는 펄스 신호를 통해 상기 PCM 데이타 신호의 위상을 T/2 지연시켜 출력하는 D형 플립 플롭 회로, 및 상기 PCM 데이타 신호와 상기 D형 플립 플롭 회로에서 출력되는 지연 데이타 신호를 입력하여 이들 양쪽 신호의 배타적 논리 합을 취하여 출력하는 EXOR 회로를 구비하여 구성되는 것을 특징으로 하는 비트 클럭 재생 장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개되는 것임.
KR1019940010768A 1993-05-17 1994-05-17 비트 클럭 재생 장치 KR970002948B1 (ko)

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