WO2004098120A1 - クロックデータリカバリー回路 - Google Patents

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WO2004098120A1
WO2004098120A1 PCT/JP2003/005584 JP0305584W WO2004098120A1 WO 2004098120 A1 WO2004098120 A1 WO 2004098120A1 JP 0305584 W JP0305584 W JP 0305584W WO 2004098120 A1 WO2004098120 A1 WO 2004098120A1
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input data
data
phase
phase difference
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PCT/JP2003/005584
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Hirofumi Totuka
Hitoyuki Tagami
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Mitsubishi Denki Kabushiki Kaisha
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Definitions

  • the present invention relates to a clock data recovery circuit used in a communication system or the like, and more particularly, to a clock data recovery circuit based on return-to-zero (RZ) data.
  • the present invention relates to a clock data recovery circuit that generates clocks and identifies data.
  • Fig. 13 shows, for example, A. PottbScker et al. ⁇ A Si Bipolar Phase and Frequency Detector IC for Clock Extraction up to 8Gb / s '' (IEEE Journal of Solid State Circuits, vol.SC-27 ppl747-1751 (1992) 2) is a block diagram showing a configuration of a conventional read data recovery circuit for non-return-to-zero (NRZ) data shown in FIG.
  • NRZ non-return-to-zero
  • the conventional clock data recovery circuit shown in FIG. 13 includes a phase comparator 100, a low-pass filter (hereinafter referred to as LPF) 200, a voltage controlled oscillator (hereinafter referred to as VCO) 300, and a data discriminator 400. It has.
  • LPF low-pass filter
  • VCO voltage controlled oscillator
  • the phase comparator 100 compares the phase of the input data DIN with the phase of the clock CLK1 generated by the VCO 300, and detects the phase difference between these two signals. Then, a phase difference signal FE ⁇ 1 indicating the detected phase difference as an analog value is output to the LPF 200.
  • the LPF 200 outputs to the VCO 300 a voltage control signal obtained by removing the high-frequency component of the phase difference signal FEO 1 and smoothing it.
  • VCO 300 adjusts the oscillation frequency based on the voltage control signal, generates clock CLK 1, and outputs the generated clock CLK 1 to phase comparator 100 and data discriminator 400.
  • the data discriminator 400 generates the input data DIN based on the clock CLK 1 generated by the VCO 300. Recognize whether it is "0" or "1".
  • FIG. 14 is a block diagram showing a configuration of the phase comparator 100 shown in FIG.
  • the phase comparator 100 includes a first sample-hold circuit 110, a second sample-horned circuit 120, and a selector 130.
  • the first sample and hold circuit 1 10 samples the voltage of the clock CLK1 while the input data DIN is "H", and holds the voltage of the clock CLK1 at the falling edge of the input data DIN. I do.
  • the second sample / hold circuit 120 samples the voltage value of the clock CLK1 while the input data DIN is "L”, and holds the voltage value of the clock CLK1 at the rise of the input data DIN.
  • the selector 130 outputs the output SH02 of the second sample-hold circuit 120 when the input data DIN is “H”, and outputs the first sample-hold circuit 110 when the input data DIN is “L”. Output SH ⁇ 1 and outputs the selected signal as the phase difference signal FEOl.
  • the timing chart of FIG. 15 shows a case where the phase of the clock CLK1 generated by the VC0300 is earlier than the phase of the input data DIN.
  • the input data ⁇ IN is “H”, “L”, “L”, “H”, “L”, “H” in NRZ data, that is, “1”, “0”, “ ⁇ ”, “1", “0”, “1” are entered in this order.
  • the first sample hold circuit 110 starts sampling the voltage value of the clock CLK1.
  • the second sampling circuit 120 holds the voltage value of the clock CLK1 at the moment when the input data DIN rises. Then, while the input data DIN is “H”, the selector 130 selects the output SHO 2 of the second sample-and-hold circuit 120 and outputs the output SH ⁇ 2 of the selected second sample-and-hold circuit 120. Output as phase difference signal FEO 1.
  • the first sample hold circuit 110 holds the voltage value of the clock CLK1 at the moment when the input data DIN falls, and the second sample ⁇ The hold circuit 120 starts sampling the voltage value of the clock CLK1.
  • the selector 130 selects the output SHO 1 of the first sample-and-hold circuit 110 and outputs the selected first sample-and-hold circuit 110 output SHO 1 Is output as the phase difference signal FEO 1.
  • the phase comparator 100 detects the phase difference between the input data DIN and the rising edge of the clock CLK1 at the transition point (rising and falling) of the input data DIN, and indicates the detected phase difference information as an analog value. It is output as the phase difference signal FE ⁇ 1.
  • the phase comparator 1 • 0 compares the phase of the input data D IN with the phase of the clock 1 generated by the VCQ 300 as described above, and detects the phase difference between these two signals. Then, a phase difference signal F EO1 having the detected phase difference as an analog value is output to the LPF 200.
  • the LPF 200 outputs a smoothed voltage control signal to the VCO 300 by removing the high frequency component of the phase difference signal FEO1.
  • the VCO 300 adjusts the oscillation frequency based on the voltage control signal to generate the clock CLK1. That is, by adjusting the oscillation frequency based on the phase difference between the transition point of the input data DIN detected by the phase comparator 10 ° and the rising edge of the clock CLK1, the input data DIN and the rising edge of the clock CLK1 are matched. .
  • VCO 300 outputs the generated clock CLK 1 to phase comparator 100 and data discriminator 400.
  • the data discriminator 400 discriminates whether the input data DIN is "1" or "0" at the falling edge of the clock CLK1. Then, the identified data is output as identification data. Since the input data DIN signal input to the phase comparator 100 and the data discriminator 400 are the same signal, the falling phase of the clock CLK1 generated by adjusting the oscillation frequency based on the voltage control signal is Put into container 400 The input data to be input coincides with the phase of the bit center of DIN. Accordingly, as shown in FIG. 16 (a), if the data identifier 400 identifies the input data DIN at the falling edge of the clock CLK1, the data identifier 400 determines the input data DIN at the center of the bit which is the optimum identification point of the input data DIN. Can be identified.
  • the input data handled by the communication system is not always NRZ data.
  • RZ data is input to the input data of the clock data recovery circuit of the related art.
  • the operation of the phase comparator 100 when the RZ data is input to the input data D IN will be described with reference to the timing chart of FIG.
  • the phase of the clock CLK1 generated by the VC ⁇ 300 is earlier than the phase of the input data DIN. It is assumed that "100101" is input to the input data DIN as RZ data.
  • the first sample / hold circuit 110 starts sampling the voltage value of the clock CLK1
  • the second sample / hold circuit 120 starts the input data DIN. Holds the voltage value of the clock CLK1 at the moment of the rising edge of the clock.
  • the selector 130 selects the output SH02 of the second sample-and-hold circuit 120, and compares the output SHO2 of the selected second sample-and-hold circuit 120 with the phase difference. Output as signal FEO 1.
  • the first sample and hold circuit 110 holds the voltage value of the clock CLK1 at the moment when the input data DIN falls, and the second sample and hold circuit 120 starts sampling the voltage value of the clock CLK1. Then, while the input data D IN is “L”, the selector 130 selects the output SHO 1 of the first sample-hold circuit 110 and outputs the selected output SHO 1 of the first sample-hold circuit 110. Output as phase difference signal FEO 1.
  • the phase of clock CLK1 generated by VCO 300 is the phase of input data DIN
  • the clock CLK 1 at the moment of falling of the input data DIN becomes "H” as shown in Fig. 17. Remains. Therefore, the output SHOl of the first sample-and-hold circuit 110 and the output SH # 2 of the second sample-and-hold circuit 120 have different values.
  • phase difference signal FEO1 output from the phase comparator 100 must also be fixed.
  • phase difference signal FEO1 When the phase of the clock CLK1 generated by the VC0300 is earlier than the phase of the input data DIN, the shift of the phase difference signal FEO1 continues while the input data DIN is "L". That is, the shift period of the phase difference signal FE ⁇ 1 changes depending on the input data D IN.
  • the present invention has been made in view of the above, and has as its object to provide a clock data recovery circuit capable of stably identifying input data of RZ data. Disclosure of the invention
  • the voltage-controlled oscillator A data identifier for identifying input data based on the generated clock
  • a frequency divider for dividing the input data, a phase difference between a clock generated by the voltage-controlled oscillator and input data divided by the frequency divider, and a phase difference for eliminating the detected phase difference.
  • a phase comparator that generates a phase difference signal; and the voltage that generates the clock by adjusting an oscillation frequency based on the phase difference signal and outputs the clock to the data discriminator and the phase comparator.
  • a controlled oscillator for dividing the input data, a phase difference between a clock generated by the voltage-controlled oscillator and input data divided by the frequency divider, and a phase difference for eliminating the detected phase difference.
  • a phase difference is detected by comparing the phase of the divided input data with the generated phase, and the oscillation frequency is adjusted based on the phase difference signal for eliminating the detected phase difference.
  • the oscillation frequency is adjusted based on the phase difference signal for eliminating the detected phase difference.
  • FIG. 1 is a block diagram showing a configuration of a clock data recovery circuit according to a first embodiment of the present invention.
  • FIG. 2 is a block diagram showing a configuration of the phase comparator shown in FIG.
  • FIG. 3 is a timing chart for explaining the operation of the clock data recovery circuit according to the first embodiment of the present invention.
  • FIG. 4 is a clock data recovery circuit according to the second embodiment of the present invention.
  • FIG. 5 is a block diagram showing a circuit configuration.
  • FIG. 5 is a timing chart for explaining the operation of the data recovery circuit according to the second embodiment of the present invention.
  • FIG. 6 is a timing chart for explaining the operation of the present invention.
  • FIG. 7 is a diagram illustrating a configuration of a clock data recovery circuit according to a third embodiment.
  • FIG. 7 is a diagram illustrating the operation of the clock data recovery circuit according to the third embodiment of the present invention.
  • FIG. 8 is a timing chart
  • FIG. 8 is a block diagram showing a configuration of a clock data recovery circuit of Embodiment 4 of the present invention
  • FIG. 9 is a block diagram of a data recovery circuit of Embodiment 4 of the present invention.
  • FIG. 10 is a timing chart for explaining the operation.
  • FIG. 10 is a block diagram showing a configuration of a data recovery circuit according to the fifth embodiment of the present invention.
  • FIG. 11 is a timing chart showing the operation of the sixth embodiment of the present invention. Block diagram showing the configuration of the clock data recovery circuit of FIG. FIG.
  • FIG. 12 is a timing chart for explaining the operation of one circuit of the clock data recovery circuit according to the sixth embodiment of the present invention
  • FIG. 13 is a block diagram showing the configuration of a conventional clock data recovery circuit
  • FIG. 14 is a block diagram showing the configuration of the phase comparator shown in FIG. 13, and
  • FIG. 15 is a timing chart for explaining the operation of the conventional data recovery circuit.
  • FIG. 16 is a diagram showing a phase relationship between data and a clock
  • FIG. 17 is a timing chart for explaining an operation of a conventional clock data recovery circuit.
  • FIG. 1 is a block diagram showing a configuration of a clock data recovery circuit according to Embodiment 1 of the present invention.
  • the clock data recovery circuit according to the first embodiment of the present invention includes a phase comparator 1, a low-pass filter '(hereinafter referred to as LPF) 2, a voltage-controlled oscillator (hereinafter referred to as VC ⁇ ) 3, a data discriminator. 4 and a frequency divider 5.
  • the frequency divider 5 divides the frequency of the input data RZ-DATA by 1/2 using, for example, a T flip-flop. Then, it outputs the divided input data RZ-DATA 1 to the phase comparator 1.
  • the frequency divider 5 inverts the frequency-divided input data RZ-DATA 1 every time the rising edge of the input data R Z-D A TA is detected, and outputs the inverted data to the phase comparator 1.
  • the phase comparator 1 compares the phases of the frequency-divided input data RZ—DATA1 and the clock CLK generated by VC03, and detects the phase difference between these two signals. Then, a phase difference signal FE ⁇ indicating the detected phase difference as an analog value is output to LPF2.
  • LPF2 removes the high frequency component of phase difference signal FEO and outputs a voltage control signal that is flattened to VC # 3.
  • VCO 3 changes the oscillation frequency based on the voltage control signal.
  • the clock CLK is generated by adjustment, and the generated clock CLK is output to the phase comparator 1 and the data discriminator 4.
  • the data discriminator 4 discriminates whether the input data RZ-DATA is "0" or "1" based on the clock CLK generated by VC03.
  • FIG. 2 is a block diagram showing a configuration of VC03 shown in FIG.
  • the phase comparator 1 includes a first sample-hold circuit 11, a second sample-hold circuit 12, and a selector 13.
  • the first sample-and-hold circuit 11 samples the voltage value of the clock CLK while the divided input data RZ—DATA 1 is “H”, and closes at the falling edge of the divided input data RZ—DATA 1 Holds the voltage value of CLK.
  • the second sample / hold circuit 12 samples the voltage value of the clock CLK while the frequency-divided input data RZ—DATA 1 is “L”, and sets the clock CLK at the rising edge of the frequency-divided input data RZ—DATA 1 Hold the voltage value.
  • the selector 13 outputs the output SH 2 of the second sample hold circuit 12 when the divided input data RZ—DATA 1 is “H”, and outputs the output SH 2 when the divided input data RZ—DATA 1 is “L”. Select the output SH1 of the sample-and-hold circuit 11 of 1 and output the selected signal as the phase difference signal FEO.
  • the timing chart in Fig. 3 shows a case where the phase of the clock CLK generated by VC03 is earlier than the phase of the input data RZ-DATA, and the input data RZ-DATA is "H" at the RZ signal.
  • "L", “L”, “H” ⁇ "L”, “H”, ie "1", "0", “0", “1”, “0”, “1” I have.
  • the frequency divider 5 detects the rising edge of the input data RZ-DATA and inverts the frequency-divided input data RZ-DATA1. That is, the frequency divider 5 detects the rise of the input data RZ-DATA.
  • the divided input data RZ-DATA1 is changed from “L” to “H” or from “H” to “L”.
  • the first sample-and-hold circuit 11 starts sampling the voltage value of the clock CLK.
  • the second sample-and-hold circuit 12 holds the voltage value of the clock CLK at the moment when the divided input data RZ-DATA1 rises.
  • the selector 13 selects the output SH 2 of the second sample-hold circuit 12 and selects the selected second sample-hold circuit 12. Output SH2 as the phase difference signal FEO.
  • the first sample and hold circuit 11 When the divided input data RZ—DATA 1 changes from “H” to “L”, the first sample and hold circuit 11 outputs the voltage value of the clock CLK at the moment when the divided input data RZ—DATA 1 falls. Hold. Further, the second sample / hold circuit 12 starts sampling the voltage value of the clock CLK. Then, while the frequency-divided input data RZ-DATA1 is "L", the selector 13 selects the output SH1 of the first sample-and-hold circuit 11 and outputs it as the phase difference signal FEO.
  • phase comparator 1 outputs the output SH1 of the first sample and hold circuit 11 and the output SH2 of the second sample and hold circuit 12 To output the phase difference signal FEO. That is, the phase difference between the rising edge of the input data RZ—DATA and the rising edge of the clock CLK when “H” is input to the input data RZ—DATA is detected, and the information of the detected phase difference is analyzed.
  • the phase difference signal FEO indicated by is output.
  • the frequency divider 5 detects the rising edge of the input data RZ-DATA and inverts the frequency-divided input data RZ-DATA1.
  • the phase comparator 1 compares the phase of the divided input data RZ—DATA1 with the phase of the clock CLK generated by VC03, and determines the phase difference between the divided input data RZ—DATA1 and the clock CLK generated by the VCO 3. To detect. And detect The phase difference signal FEO indicating the phase difference indicated by the analog value is output to the LPF 2.
  • the LPF 2 removes the high frequency component of the phase difference signal FEO and outputs a smoothed voltage control signal to the VC03.
  • VCO 3 adjusts the oscillation frequency based on the voltage control signal to generate clock CLK. That is, by adjusting the oscillation frequency based on the phase difference between the rise of the input data RZ-DATA and the rise of the clock CLK detected by the phase comparator 1, the input data RZ—the rise of the DATA and the rise of the clock CLK Adjust the rising phase.
  • VC03 outputs the generated clock CLK to phase comparator 1 and data discriminator 4.
  • the data discriminator 4 discriminates whether the input data RZ-DATA is "1" or "0" at the falling edge of the clock CLK. Then, the identified data is output as identification data.
  • the frequency-divided input data RZ—DATA 1 input to the phase comparator 1 is frequency-divided by the frequency divider 5 in synchronization with the rise of the input data RZ—DATA. Therefore, as shown in FIG. 16 (b), if the input data RZ-DATA is identified at the falling edge of the clock CLK, the input data RZ-DATA can be identified.
  • the phase difference between the divided input data obtained by dividing the input data and the generated clock is compared to detect the phase difference, and the phase difference signal for eliminating the detected phase difference is used.
  • the clock is generated by adjusting the oscillation frequency based on the input data, and the input data is identified based on the generated clock.
  • the input data is input as RZ data, The shift of the phase difference signal can be suppressed, and the input data can be identified using a clock having no phase fluctuation depending on the input data.
  • Embodiment 2 of the present invention will be described with reference to FIG. 4 and FIG.
  • the rising edge of the clock generated by VC ⁇ is set to the change point of the divided input data obtained by dividing the input data, so that the phase fluctuation does not occur.
  • the input data is identified using a mark.
  • the falling edge of the clock for identifying data is different from the optimal identification point of the input data, so that the data can be correctly identified depending on the fluctuation of the duty ratio of the input data. I can't do that, sometimes.
  • the phase of the peak generated by the VCO is adjusted so that the falling edge of the peak is adjusted to the optimum identification point of the input data. It is.
  • FIG. 4 is a block diagram showing a configuration of a clock data recovery circuit according to a second embodiment of the present invention.
  • a variable delay 6 is added between the VCO 3 and the phase comparator 1 of the clock data recovery circuit according to the first embodiment.
  • Components having the same functions as those of the quick data recovery circuit according to the first embodiment shown in FIG. 1 are denoted by the same reference numerals, and overlapping description will be omitted.
  • the variable delay unit 6 outputs a delayed clock CLKD obtained by delaying the clock CLK input from the VC03 to the phase comparator 1 based on the adjustment signal input from the adjustment terminal.
  • the phase comparator 1 outputs the divided input data RZ—divided by the frequency divider 5 to the rising edge of the clock that is input in synchronization with the divided input data RZ—DATA 1 synchronized with the rising edge of the data. Detect phase difference. Therefore, as shown in Fig. 16 (c), the falling edge of the clock CLK generated by VCO 3 is adjusted to the optimum identification point of input data RZ-DATA (the center of the bit width of input data RZ-DATA). Therefore, it is necessary to adjust the clock input to the phase comparator 1.
  • variable delay unit 6 may output to the phase comparator 1 a delay clock C LKD obtained by delaying the clock CLK generated by VC03 by T / 2 ⁇ W / 2. Therefore, an adjustment signal for delaying the clock CLK generated by the VCO 3 by T / 2-W / 2 is input to the adjustment terminal of the variable delay device 6.
  • the variable delay unit 6 outputs to the phase comparator 1 a delay clock C LKD obtained by delaying the clock C L K generated at V C ⁇ 3 based on the adjustment signal input from the adjustment terminal.
  • the phase comparator 1 compares the phase of the input data RZ—divided input data RZ—DAT A 1 synchronized with the rising edge of the DATA A with the phase of the delay clock CLKD and divides the data by the divider 5.
  • LPF 2 outputs to VCO 3 a voltage control signal obtained by removing the high-frequency component of phase difference signal FEO and smoothing it.
  • VCO 3 adjusts the oscillation frequency based on the voltage control signal to generate clock CLK, and outputs the generated clock CLK to variable delay device 6 and data discriminator 4.
  • the data discriminator 4 discriminates whether the input data RZ-DATA is "1" or "0" at the falling edge of the clock CLK. Then, the identified data is output as identification data.
  • variable delay unit generates a delay clock obtained by delaying the clock generated by the VCO by the adjustment time input from the outside, and the phase comparator The phase of the delayed clock and the divided input data obtained by dividing the input data are compared, so that the falling edge of the clock generated by VC ⁇ can be matched to the optimum identification point according to the duty ratio of the input data. .
  • Embodiment 3 of the present invention will be described with reference to FIG. 6 and FIG. Implementation form
  • the clock is delayed with reference to the frequency-divided input data for phase comparison in the phase comparator, so that the falling edge of the clock generated by VC ⁇ matches the optimal discrimination point of the input data.
  • the falling edge of the clock generated by the VCO is adjusted to the optimum discrimination point of the input data by delaying the divided input data with reference to the clock input to the phase comparator.
  • FIG. 6 is a block diagram showing a configuration of a clock data recovery circuit according to Embodiment 3 of the present invention.
  • the clock data recovery circuit according to the third embodiment of the present invention includes a variable delay device between the frequency divider 5 and the phase comparator 1 of the clock data recovery circuit according to the first embodiment shown in FIG. 6a has been added.
  • Components having the same functions as those of the clock data recovery circuit according to the first embodiment shown in FIG. 1 are denoted by the same reference numerals, and redundant description will be omitted.
  • variable delay unit 6a compares the phase of the frequency-divided input data RZ—DATA1 delayed from the frequency-divided input data RZ—DATA1 input from the frequency divider 5 based on the adjustment signal input from the adjustment terminal. Output to container 1.
  • variable delay unit 6a converts the divided input data RZ—DATA1 divided by the divider 5 into the delayed divided input data RZ—DATA2 delayed by T / 2 + W / 2. What is necessary is just to output to the phase comparator 1. Therefore, an adjustment signal for delaying the frequency-divided input data RZ—DATA 1 divided by the frequency divider 5 by T, 2 + W / 2 is input to the adjustment terminal of the variable delay device 6a.
  • the frequency divider 5 detects the rising edge of the input data RZ—DATA and inverts the frequency-divided input data RZ—DATA1.
  • the variable delay device 6a outputs to the phase comparator 1 the delayed frequency-divided input data RZ—DATA 2 that is obtained by delaying the frequency-divided input data RZ—DATA 1 based on the adjustment signal input from the adjustment terminal.
  • the phase comparator 1 detects a phase difference between the delay division input data RZ—DATA 2 and the clock CLK generated by the VCO 3 at the transition point of the delay division input data RZ—DATA 2.
  • a phase difference signal F EO indicating the detected phase difference as an analog value is output to LPF2.
  • the LPF 2 outputs to the VCO 3 a voltage control signal obtained by removing the high-frequency component of the phase difference signal FEO and smoothing it.
  • the VCO 3 adjusts the oscillation frequency based on the voltage control signal, generates the clock CLK, and outputs the generated clock CLK to the data discriminator 4.
  • the data discriminator 4 discriminates whether the input data RZ-DATA is "1" or "0" at the falling edge of the clock CLK. Then, the identified data is output as identification data.
  • variable delay unit generates the delay-divided input data by delaying the divided input data obtained by dividing the input data by the adjustment time input from the outside, Since the phase of the clock generated by the VCO is compared with the phase of the delay-divided input data, the falling edge of the clock generated by the VCO can be adjusted to the optimum identification point according to the duty ratio of the input data.
  • Embodiment 4 of the present invention will be described with reference to FIG. 8 and FIG.
  • the falling edge of the clock for identifying data is adjusted to the optimum identification point of the input data by delaying the other one with reference to one of the inputs of phase comparator 1. I did it.
  • the falling edge of the clock for identifying data is adjusted to the optimal identification point by delaying the input data to be identified.
  • FIG. 8 is a block diagram showing a configuration of a clock data recovery circuit according to a fourth embodiment of the present invention.
  • Embodiment 4 Clock Data of Embodiment 4 of the Present Invention
  • a variable delay device 6b is added at a stage preceding the data discriminator 4 of the clock data recovery circuit according to the first embodiment.
  • Components having the same functions as those of the clock data recovery circuit according to the first embodiment shown in FIG. 1 are denoted by the same reference numerals, and redundant description will be omitted.
  • variable delay unit 6 b outputs to the data discriminator 4 delayed input data RZ-DATA3 obtained by delaying the input data RZ-DATA based on the adjustment signal input from the adjustment terminal.
  • variable delay device 6 b may output to the data discriminator 4 delayed input data RZ-DATA3 obtained by delaying the input data RZ-DATA by TW / 2. Therefore, an adjustment signal for delaying the input data RZ-DATA divided by the frequency divider 5 by W / 2 is input to the adjustment terminal of the variable delay device 6b.
  • the frequency divider 5 detects the rising edge of the input data RZ—DATA and inverts the frequency-divided input data RZ—DATA1.
  • Phase comparator 1 detects the change point of frequency-divided input data RZ-DATA1!
  • the LPF 2 removes the high frequency component of the phase difference signal FEO and outputs a smoothed voltage control signal to the VCO 3.
  • the VC03 adjusts the oscillation frequency based on the voltage control signal, generates the clock CLK, and outputs the generated clock CLK to the data discriminator 4.
  • the variable delay unit 6 b outputs to the data discriminator 4 delayed input data RZ—DATA 3 obtained by delaying the input data RZ—DATA, based on the adjustment signal input from the adjustment terminal.
  • the data discriminator 4 discriminates whether the input data RZ-DATA is "1" or "0" at the falling edge of the clock CLK. Then, the identified data is output as identification data.
  • variable delay device generates the delayed input data obtained by delaying the input data by the adjustment time inputted from the outside, and the data discriminator generates the delayed input data generated by VC #. Since the delay input data is identified on the downstream, the falling edge of the clock generated by the VCO can be adjusted to the optimum identification point according to the duty ratio of the input data.
  • Embodiment 5 of the present invention will be described with reference to FIG.
  • the delay amount for delaying the clock generated by V CO in the variable delay device is externally input.
  • the amount of delay to be input to the variable delay device is generated in the cache data recovery circuit.
  • FIG. 10 is a block diagram showing a configuration of a clock data recovery circuit according to a fifth embodiment of the present invention.
  • the clock data recovery circuit according to the fifth embodiment of the present invention includes a duty ratio detector ⁇ added to the clock data recovery circuit according to the third embodiment.
  • Components having the same functions as those of the clock data recovery circuit according to the third embodiment shown in FIG. 4 are denoted by the same reference numerals, and redundant description will be omitted.
  • the duty ratio detector 7 detects the duty ratio of the input data RZ—DATA, that is, the bit width. Then, the variable delay 6 calculates the amount of delay for delaying the clock CLK, and outputs the calculated amount of delay to the adjustment terminal of the variable delay 6.
  • the duty ratio detector 7 calculates a delay amount of T / 2 + W / 2 based on the detected bit width of the input data RZ-DATA, and outputs the calculated delay amount to the variable delay unit 6.
  • the operation of the clock data recovery circuit of the fifth embodiment is the same as that of the third embodiment except that the duty ratio detector 7 calculates the adjustment signal input from the outside to the variable delay 6 in the third embodiment. Then, the description is omitted.
  • the duty ratio detector detects the bit width of the input data, and adjusts the amount of delay for adjusting the falling edge of the clock generated by the VCO to the optimum identification point of the input data. Since the calculation is performed, the falling edge of the clock generated by the VCO can be adjusted to the optimum discrimination point corresponding to the duty ratio of the input data without externally setting the delay amount.
  • the clock data recovery circuit includes a duty ratio detector.
  • the duty ratio detector detects the input data bit width and converts the divided input data into T / 2 + W. Even if the delay value calculated by delaying by 1/2 is calculated and the calculated delay value is output to the adjustment terminal of the variable delay unit 6a, the duty ratio of the input data can be adjusted without setting the delay amount externally. The falling edge of the clock generated by the VCO can be adjusted to the optimum discrimination point.
  • a duty ratio detector is provided in one circuit of the clock data recovery circuit of the fourth embodiment shown in FIG. 8, and the duty ratio detector detects the input data RZ—D ATA bit width and detects the input data RZ— Even if the delay value that delays DAT A by W / 2 is calculated and the calculated delay value is output to the adjustment terminal of the variable delay unit 6b, the duty of the input data can be set without setting the delay amount externally. The falling edge of the clock generated by the VCO can be adjusted to the optimum identification point according to the ratio.
  • FIG. 11 is a block diagram showing a configuration of a quick data recovery circuit according to a sixth embodiment of the present invention.
  • the Barry circuit comprises a first clock generation circuit 8 having a divider 85, a phase comparator 81, an LPF 82 and a VC083, and a second clock generator having a divider 95, a phase comparator 91, an LPF 92 and a VCO 93. It comprises a clock generation circuit 9, a phase synthesizer 10, and a data discriminator 4.
  • the first clock generation circuit 8 generates a clock C L K R having the same phase as the rising edge of the input data RZ-DATA.
  • the frequency divider 85 inverts the frequency-divided input data RZ-DATAR each time a rising edge of the input data RZ-DATA is detected using, for example, a T flip-flop or the like, and outputs the inverted data to the phase comparator 81.
  • the phase comparator 81 compares the phase of the frequency-divided input data RZ-DATAR with the phase of the clock CLKR generated by VC # 83, and detects the phase difference between these two signals. Then, a phase difference signal FEOR indicating the detected phase difference as an analog value is output to the LPF 82. Note that the configuration of the phase comparator 91 is the same as that of the phase comparator 1 according to the first embodiment shown in FIG. 2, and a description thereof will be omitted.
  • the LPF 82 outputs to the VCO 83 a voltage control signal obtained by removing the high-frequency component of the phase difference signal FE ⁇ R and flattening it.
  • the VC 83 adjusts the oscillation frequency based on the voltage control signal to generate the clock CLKR, and outputs the generated clock CLKR to the phase comparator 81 and the phase synthesizer 10.
  • the second clock generation circuit 9 generates a clock CLKR whose phase coincides with the falling edge of the input data RZ-DATA.
  • the frequency divider 95 inverts the frequency-divided input data RZ-DAT AF each time a falling edge of the input data RZ-DAT A is detected, using a T flip-flop or the like, and outputs the inverted data to the phase comparator 91. .
  • the phase comparator 91 compares the phase of the frequency-divided input data RZ-DATAF with the phase of the clock CLKF generated by VC # 93, and detects the phase difference between these two signals. Then, a phase difference signal FEOF indicating the detected phase difference as an analog value is output to the LPF 92.
  • the configuration of the phase comparator 91 is the same as that of the embodiment shown in FIG. Since it is the same as the phase comparator 1 in state 1, the description is omitted here.
  • the LPF 92 outputs to the VCO 93 a voltage control signal obtained by removing the high-frequency component of the phase difference signal FEOR and flattening it.
  • VC093 adjusts the oscillation frequency based on the voltage control signal to generate clock CLKF, and outputs the generated clock CLKR to phase comparator 91 and phase synthesizer 10.
  • the phase synthesizer 10 synthesizes the clock CLKR generated by the first clock generation circuit 8 and the clock CLKF generated by the second clock generation circuit 9. Then, it outputs to the data discriminator 4 a clip C LKM obtained by inverting the synthesized clip.
  • the data discriminator 4 discriminates whether the input data RZ-DATA is "0" or "1” based on the clock CLKM synthesized by the phase synthesizer 10.
  • the first clock generation circuit 8 generates a clock CLKR whose phase coincides with the rising edge of the input data RZ-DATA
  • the second clock generation circuit 9 generates the falling edge and the phase of the input data RZ-DATA.
  • the operation of generating the matching clock CLKF is the same as the operation of generating the clock CLK with the divider 5, the phase comparator 1, the LPF 2 and the VC ⁇ 3 in Embodiment 1, so here Description is omitted.
  • the first clock generation circuit 8 and the second clock generation circuit 9 are in a locked state. That is, the rising and falling edges of the frequency-divided input data RZ—DATAR output from the frequency divider 85 input to the phase comparator 81 match the rising edge of the clock CLKR generated by VC08 1.
  • the divided input data RZ which is the output of the frequency divider 95 input to the phase comparator 91, rises and falls at the DAT AF, and rises and falls at the clock CLKF generated by VC ⁇ 91. It is assumed that we are doing.
  • the frequency divider 85 of the first clock generation circuit 8 detects the rise of the input data RZ—DATA and inverts the divided input data RZ—DATA which is the output.
  • the frequency divider 95 of the second clock generation circuit 9 receives the input data RZ— Detects the falling edge of DATA and inverts the frequency-divided input data RZ—DATA F that is output.
  • the divided input data RZ—DATA F of the second clock generation circuit 9 is the bit width of the input data RZ—DAT A with respect to the divided input data RZ—DAT AR of the first clock generation circuit 9. Minute delay.
  • the clock CLKF generated by the second clock generation circuit 9 is generated by the first clock generation circuit.
  • the input data RZ-DATA is delayed by the bit width of the clock CLKR.
  • the phase synthesizer 10 synthesizes these two clocks CLKR and clock CLKF.
  • the clock CLKM obtained by inverting the synthesized clock is output to the data discriminator 4. That is, the phase synthesizer 10 generates the clock CLKR in which the rising edge of the input data RZ—DATA and the rising edge of the clock coincide with the clock CLKR in which the falling edge of the input data RZ—DATA and the falling edge of the clock S coincide.
  • a clock CLK M that matches the falling edge of the clock to the optimum identification point of the input data RZ—DATA is generated.
  • the data discriminator 4 discriminates whether the input data RZ-DATA is "1" or "0" at the falling edge of the clock CLKM. Then, the identified data is output as identification data.
  • the first clock generation circuit determines the transition point of the divided input data generated by the frequency divider in the first clock generation circuit inverting the data at the rising edge of the input data.
  • the second clock generation circuit generates the first clock in phase with that of the second clock generation circuit by inverting the data at the falling edge of the input data by the frequency divider in the second clock generation circuit.
  • Generates a second clock whose phase is adjusted to the change point of the divided input data, and a phase synthesizer inverts the clock that combines the first clock and the second clock to identify the data. Since this clock is generated, data can always be identified at the optimum identification point according to the duty ratio of the input data.
  • the clock data recovery circuit according to the present invention is useful for a communication system in which a clock for identifying input data needs to be generated from input data, and in particular, a communication system using RZ data for input data. Suitable for

Landscapes

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  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Abstract

分周器は、入力データを分周して分周入力データを生成し、位相比較器は、電圧制御発振器が生成したクロックと分周入力データとの位相差を検出して、検出した位相差を無くすための位相差信号を生成し、電圧制御発振器は、位相差信号に基づいて発振周波数を調整してクロックを生成し、データ識別器は、電圧制御発振器が生成したクロックを用いて、入力データを識別する

Description

明 細 書 クロックデータリカバリー回路 技術分野
この発明は、 通信システム等に用いられるクロックデータリカパリ一回路に関 するものであり、 詳細には、 リターン' トウ 'ゼロ （RZ ： Return- to- Zero) デ ータに基づいてク口ックを生成し、 データの識別を行うクロックデータリカパリ 一回路に関するものである。 背景技術
第 13図は、 たとえば、 A. PottbScker他 「A Si Bipolar Phase and Frequenc y Detector IC for Clock Extraction up to 8Gb/s」 (IEEE Journal of Solid S tate Circuits, vol. SC-27 ppl747- 1751 (1992))に示されているノン ' リタ一 ン. トウ .ゼロ （NRZ ： Non Return-to- Zero) データ用の従来のク口ックデ一 タリカバリー回路の構成を示すブロック図である。
第 13図に示した従来のクロックデータリカバリー回路は、 位相比較器 100 と、 ローパスフィルタ （以下 LP Fとする） 200と、 電圧制御発振器 （以下 V COとする） 300と、 データ識別器 400とを備えている。
位相比較器 100は、 入力データ D I Nと VCO300で生成されたクロック CLK1との位相を比較して、 これら 2つの信号の位相差を検出する。 そして、 検出した位相差をアナ口グ値で示した位相差信号 F E〇lを LPF200に出力 する。 LP F 200は、 位相差信号 FEO 1の高周波成分を除去して平滑化した 電圧制御信号を VCO 300に出力する。 VCO 300は、 電圧制御信号に基づ いて発振周波数を調整してクロック C L K 1を生成し、 生成したクロック C L K 1を位相比較器 100とデータ識別器 400とに出力する。 データ識別器 400 は、 VCO 300で生成されたク口ック CLK 1に基づいて入力データ D I Nが "0" であるのか "1" であるのかを識另リする。
第 14図は、 第 13図に示した位相比較器 100の構成を示すプロック図であ る。 位相比較器 100は、 第 1のサンプル ·ホールド回路 1 10と、 第 2のサン プル ·ホーノレド回路 120と、 セレクタ 130とを備えている。
第 1のサンプル .ホールド回路 1 10は、 入力データ D I Nが "H" の期間ク ロック CLK 1の電圧ィ直をサンプリングし、 入力データ D I Nの立下りでク口ッ ク C L K 1の電圧値をホールドする。
第 2のサンプノレ ·ホールド回路 120は、 入力データ D I Nが "L" の期間ク ロック CLK1の電圧値をサンプリングし、 入力データ D I Nの立ち上がりでク ロック CLK1の電圧値をホールドする。
セレクタ 130は、 入力データ D I Nが "H" の場合には第 2のサンプル ·ホ 一ルド回路 120の出力 SH02を、 入力データ D I Nが "L" の場合には第 1 のサンプル ·ホールド回路 1 10の出力 SH〇1を選択し、 選択した信号を位相 差信号 FEOlとして出力する。
つぎに、 従来のクロックデータリカバリー回路の動作を説明する。 まず、 第 1 5図のタイミングチャートを参照して、 位相比較器 100の動作を説明する。 第 15図のタイミングチャートは、 VC0300が生成したクロック CLK 1の位 相が入力データ D I Nの位相よりも早い場合を示している。 また、 入力データ Ό I Nは、 NRZデータで "H"、 "L" 、 "L"、 "H" 、 "L"、 "H" 、 す なわち "1"、 "0"、 "◦"、 "1"、 "0"、 "1" の順に入力されている。 入力データ D I Nが "L" から "H" に変化すると、 第 1のサンプノレ'ホール ド回路 1 10は、 クロック C LK 1の電圧値のサンプリングを開始する。 また、 第 2のサンプノレ'ホーノレド回路 120は入力データ D I Nの立ち上がりの瞬間の クロック CLK1の電圧値をホールドする。 そして、 入力データ D I Nが "H" の期間、 セレクタ 130は、 第 2のサンプル 'ホールド回路 1 20の出力 SHO 2を選択して、 選択した第 2のサンプル ·ホールド回路 120の出力 SH〇2を 位相差信号 FEO 1として出力する。 入力データ D INが "H" から "L" に変化すると、 第 1のサンプル 'ホール ド回路 1 10は入力データ D I Nの立下りの瞬間のクロック C L K 1の電圧値を ホールドし、 第 2のサンプル ·ホールド回路 120はクロック CLK1の電圧値 のサンプリングを開始する。 そして、 入力データ D I Nが "L" の期間、 セレク タ 130は、 第 1のサンプル 'ホールド回路 1 10の出力 SHO 1を選択して、 選択した第 1のサンプル ·ホールド回路 1 10出力 S HO 1を位相差信号 F E O 1として出力する。
このように位相比較器 100は、 入力データ D I Nの変化点 （立ち上がりと立 下り） で入力データ D I Nとクロック CLK1の立ち上がりとの位相差を検出し て、 検出した位相差の情報をアナログ値で示した位相差信号 FE〇 1として出力 する。
つぎに、 従来のクロックデータリカバリー回路の動作を説明する。 位相比較器 1◦ 0は、 上述したように入力データ D I Nと VCQ300で生成されたクロッ ク 1との位相を比較して、 これら 2つの信号の位相差を検出する。 そして、 検出 した位相差をアナログ値とした位相差信号 F EO1を LPF 200に出力する。
L P F 200は、 .位相差信号 F EO 1の高周波成分を除去して平滑化した電圧 制御信号を V CO 300に出力する。 V CO 300は、 電圧制御信号に基づいて 発振周波数を調整してクロック C LK 1を生成する。 すなわち、 位相比較器 10 〇において検出した入力データ D I Nの変化点とクロック CLK1の立ち上がり との位相差に基づいて発振周波数を調整することで、 入力データ D I Nとクロッ ク CLK1の立ち上がりの位相を合わせこむ。 V CO 300は、 生成したクロッ ク C LK 1を位相比較器 100とデータ識別器 400とに出力する。
データ識別器 400は、 クロック CLK1の立下りで入力データ D I Nが "1 " であるのか "0" であるのかを識別する。 そして、 識別したデータを識別デー タとして出力する。 位相比較器 100とデータ識別器 400とに入力される入力 データ D I N信号は同一信号であるので、 電圧制御信号に基づいて発振周波数を 調整して生成されたクロック CLK1の立下り位相は、 データ識別器 400に入 力される入力データ D I Nのビット中央の位相と一致している。 したがって、 デ ータ識別器 400は、 第 16図 （a) に示すように、 クロック CLK1の立下り で入力データ D I Nを識別すれば、 入力データ D I Nの最適識別点となるビット 中央で入力データ D I Nを識別することができる。
しかしながら、 通信システムで扱う入力データは NRZデータとは限らない。 ここで、 上記従来技術のクロックデータリカバリ一回路の入力データに R Zデー タを入力したとする。 第 17図のタイミングチャートを参照して、 入力データ D I Nに RZデータを入力した場合の位相比較器 100の動作を説明する。
第 17図のタイミングチャートにおいても、 上述した入力データ D I Nに NR Zデータを用いた場合と同様に、 VC〇 300が生成したクロック CLK1の位 相が入力データ D I Nの位相よりも早くなっており、 入力データ D I Nには RZ データで "100101" が入力されているものとする。
入力データ D I Nが "L" から "H" に変化すると、 第 1のサンプル 'ホール ド回路 110は、 クロック CLK1の電圧値のサンプリングを開始し、 第 2のサ ンプノレ'ホールド回路 120は入力データ D I Nの立ち上がりの瞬間のクロック CLK1の電圧値をホールドする。 そして、 入力データ D I Nが "H" の期間、 セレクタ 130は、 第 2のサンプル ·ホールド回路 120の出力 SH02を選択 して、 選択した第 2のサンプル ·ホールド回路 120の出力 S HO 2を位相差信 号 FEO 1として出力する。
入力データ D I Nが "H" から "L" に変化すると、 第 1のサンプル 'ホール ド回路 110は入力データ D I Nの立下りの瞬間のクロック CLK1の電圧値を ホールドし、 第 2のサンプル ·ホールド回路 120はクロック CLK 1の電圧値 のサンプリングを開始する。 そして、 入力データ D INが "L" の期間、 セレク タ 130は、 第 1のサンプル ·ホールド回路 110の出力 SHO 1を選択して、 選択した第 1のサンプル ·ホールド回路 110出力 S HO 1を位相差信号 F E O 1として出力する。
VCO 300で生成されたクロック CLK1の位相が入力データ D I Nの位相 よりも早くなつているため、 入力データ D INが "H" から "L" に変化した場 合、 第 17図に示すように、 入力データ D I Nの立下りの瞬間のクロック CLK 1は "H" のままである。 そのため、 第 1のサンプル'ホールド回路 110の出 力 SHOlと第 2のサンプル'ホールド回路 120の出力 SH〇2とが異なる値 となる。
本来、 入力データ D I Nとクロック CLK1とが固定した位相関係にある場合 には、 位相比較器 100の出力である位相差信号 FEO 1も固定されていなけれ ばならない。
しかしながら、 上記従来技術のクロックデータリカバリー回路に R Zデータを 入力した場合、 第 17図'において一点鎖線で示した望まれる位相差信号 FEOl の値と実際にセレクタ 130が出力する位相差信号 FEO 1とにずれが生じてし まう。
また、 VC0300で生成されたクロック CLK1の位相が入力データ D I N の位相よりも早くなっている場合、 位相差信号 FEO 1のずれは、 入力データ D I Nが "L" の期間継続する。 すなわち、 位相差信号 FE〇 1のずれの期間は、 入力データ D I Nに依存して変化する。
このように上記従来技術のクロックデータリカバリー回路に R Zデータを入力 した場合、 データを識別するクロックを生成するための位相差信号にずれが生じ るとともに、 そのずれの期間が入力データに依存しているため、 データを識別す るクロックの位相が揺らいでしまい、 入力データを正確に識別することができな いという問題がある。
本発明は、 上記に鑑みてなされたものであって、 RZデータの入力データを安 定して識別することができるクロックデータリカパリ一回路を提供することを目 的としている。 発明の開示
本発明にかかるクロックデータリカバリー回路にあっては、 電圧制御発振器が 生成したクロックに基づいて入力データを識別するデータ識別器と、
前記入力データを分周する分周器と、 前記電圧制御発振器が生成したクロックと 前記分周器において分周された入力データとの位相差を検出して、 該検出した位 相差を無くすための位相差信号を生成する位相比較器と、 前記位相差信号に基づ レ、て発振周波数を調整して前記クロックを生成して、 前記データ識別器と前記位 相比較器とに出力する前記電圧制御発振器とを備えることを特徴とする。
この発明によれば、 分周した入力データと生成したク口ックとの位相を比較し て位相差を検出し、 検出した位相差を無くすための位相差信号に基づいて発振周 波数を調整して入力データの位相に合わせたク口ックを生成し、 生成したク口ッ クに基づいて入力データを識別するようにしている。 図面の簡単な説明
第 1図は、 この発明における実施の形態 1のクロックデータリカバリー回路の 構成を示すブロック図であり、 第 2図は、 第 1図に示した位相比較器の構成を示 すプロック図であり、 第 3図は、 この発明における実施の形態 1のクロックデー タリ力バリ一回路の動作を説明するためのタイミングチヤ一トであり、 第 4図は、 この発明における実施の形態 2のクロックデータリカバリー回路の構成を示すブ ロック図であり、 第 5図は、 この発明における実施の形態 2のデータリカバリー 回路の動作を説明するためのタイミングチャートであり、 第 6図は、 この発明に おける実施の形態 3のクロックデータリカバリー回路の構成を示す図であり、 第 7図は、 この発明における実施の形態 3のクロックデータリカバリー回路の動作 を説明するためのタイミングチャートであり、 第 8図は、 この発明における実施 の形態 4のクロックデータリカパリ一回路の構成を示すプロック図であり、 第 9 図は、 この発明における実施の形態 4のデータリカバリー回路の動作を説明する ためのタイミングチャートであり、 第 1 0図は、 この発明における実施の形態 5 のデータリカバリー回路の構成を示すブロック図であり、 第 1 1図は、 この発明 における実施の形態 6のクロックデータリカパリ一回路の構成を示すプロック図 であり、 第 12図は、 この発明における実施の形態 6のクロックデータリカバリ 一回路の動作を説明するためのタイミングチャートであり、 第 13図は、 従来の クロックデータリカバリー回路の構成を示すブロック図であり、 第 14図は、 第 13図に示した位相比較器の構成を示すブロック図であり、 第 15図は、 従来の ク口ックデータリカバリー回路の動作を説明するためのタイミングチヤ一トであ り、 第 16図は、 データとクロックの位相関係を示す図であり、 第 17図は、 従 来のクロックデータリカバリー回路の動作を説明するためのタイミングチャート である。 発明を実施するための最良の形態
本発明をより詳細に説術するために、 添付の図面に従ってこれを説明する。 実施の形態 1.
第 1図〜第 3図を用いて、 この発明の,実施の形態 1を説明する。 第 1図は、 こ の発明における実施の形態 1のクロックデータリカバリー回路の構成を示すプロ ック図である。 この発明における実施の形態 1のクロックデータリカバリー回路 は、 位相比較器 1と、 ローパスフィルタ '(以下 LPFとする） 2と、 電圧制御発 振器 （以下 VC〇とする） 3と、 データ識別器 4と、 分周器 5とを備えている。 分周器 5は、 たとえば、 Tフリップフロップなどを用いて、 入力データ RZ— DAT Aの周波数を 1/2に分周する。 そして、 分周入力データ RZ—DATA 1を位相比較器 1に出力する。 具体的には、 分周器 5は、 入力データ R Z— D A T Aの立ち上がりを検出する毎に分周入力データ RZ— DATA 1を反転して、 位相比較器 1に出力する。
位相比較器 1は、 分周入力データ RZ— DATA1と VC03で生成されたク ロック CLKとの位相を比較して、 これら 2つの信号の位相差を検出する。 そし て、 検出した位相差をアナログ値で示した位相差信号 FE〇を LPF 2に出力す る。 LPF2は、 位相差信号 FEOの高周波成分を除去して平坦ィ匕した電圧制御 信号を V C〇 3に出力する。 V C O 3は、 電圧制御信号に基づいて発振周波数を 調整してクロック CLKを生成し、 生成したクロック CLKを位相比較器 1とデ ータ識別器 4とに出力する。 データ識別器 4は、 VC03で生成されたクロック C LKに基づいて入力データ RZ— DAT Aが "0" であるのか "1" であるの かを識別する。
第 2図は、 第 1図に示した VC03の構成を示すブロック図である。 位相比較 器 1は、 第 1のサンプル ·ホールド回路 11と、 第 2のサンプル ·ホールド回路 12と、 セレクタ 13とを備えている。
第 1のサンプル 'ホールド回路 11は、 分周入力データ RZ— DATA 1が " H" の期間クロック CLKの電圧値をサンプリングし、 分周入力データ RZ— D AT A 1の立下りでク口ック C LKの電圧値をホールドする。
第 2のサンプル 'ホールド回路 12は、 分周入力データ RZ— DATA 1が " L" の期間クロック CLKの電圧値をサンプリングし、 分周入力データ RZ—D AT A 1の立ち上がりでクロック C LKの電圧値をホールドする。
セレクタ 13は、 分周入力データ RZ—DATA 1が "H" の場合には第 2の サンプノレ ·ホールド回路 12の出力 SH 2を、 分周入力データ RZ— DATA 1 "L" の場合には第 1のサンプル 'ホールド回路 11の出力 SH1を選択し、 選択した信号を位相差信号 F E Oとして出力する。
つぎに、 この発明における実施の形態 1のクロックデータリカバリー回路の動 作を説明する。 まず、 第 3図のタイミングチャートを参照して、 分周器 5および 位相比較器 1の動作を説明する。 第 3図のタイミングチャートは、 VC03で生 成されたクロック C L Kの位相が入力データ R Z— D A T Aの位相よりも早い場 合を示しており、 入力データ RZ—DAT Aは、 RZ信号で "H" 、 "L" 、 " L" 、 "H" ゝ "L" 、 "H" 、 すなわち "1" 、 "0" 、 "0" 、 "1" 、 " 0" 、 "1" の順に入力されている。
入力データ RZ— DATAが "L" から "H" に変化すると、 分周器 5は、 入 力データ RZ— DATAの立ち上がりを検出して、 分周入力データ RZ— DAT A 1を反転する。 すなわち、 分周器 5は、 入力データ RZ— DATAの立ち上が り毎に、 分周入力データ RZ— DATA 1を "L" から "H" 、 または "H" か ら "L" にする。 . 分周入力データ RZ— DATA1が "L" から "H" に変化した場合、 第 1の サンプル ·ホールド回路 11は、 クロック C LKの電圧値のサンプリングを開始 する。 また、 第 2のサンプル ·ホールド回路 12は、 分周入力データ RZ— DA T A 1の立ち上がりの瞬間のクロック C LKの電圧値をホールドする。 そして、 分周入力データ RZ—DATA1が "H" の期間、 セレクタ 13は、 第 2のサン プル ·ホールド回路 12の出力 S H 2を選択して、 選択した第 2のサンプル ·ホ 一ルド回路 12の出力 SH2を位相差信号 FEOとして出力する。
分周入力データ RZ— DATA 1が "H" から "L" に変化した場合、 第 1の サンプル ·ホールド回路 11は、 分周入力データ RZ— DATA 1の立下がりの 瞬間のクロック CLKの電圧値をホールドする。 また、 第 2のサンプル 'ホール ド回路 12は、 クロック CLKの電圧値のサンプリングを開始する。 そして、 分 周入力データ RZ—DATA 1が "L" の期間、 セレクタ 13は、 第 1のサンプ ル 'ホールド回路 11の出力 SH1を選択して、 位相差信号 FEOとして出力す る。
• このように位相比較器 1は、 入力データ RZ— DAT Aが "H" になるごとに、 第 1のサンプル'ホールド回路 11の出力 SH1と第 2のサンプル'ホールド回 路 12の出力 SH2とを切り替えて、 位相差信号 FEOを出力する。 すなわち、 入力データ RZ— DATAに "H" が入力された時の入力データ RZ— DATA の立ち上がりとクロック CL Kの立ち上がりとの位相差を検出して、 検出した位 相差の情報をアナ口グ値で示した位相差信号 F E Oを出力する。
つぎに、 クロックデータリカバリー回路の動作を説明する。 分周器 5は、 入力 データ RZ—DATAの立ち上がりを検出して、 分周入力データ RZ— DATA 1を反転する。 位相比較器 1は、 分周入力データ RZ— DATA1と VC03で 生成されたクロック C L Kとの位相を比較して、 分周入力データ R Z— D A T A 1と VCO 3で生成されたクロック CLKの位相差を検出する。 そして、 検出し た位相差をアナ口グ値で示した位相差信号 F E Oを L P F 2に出力する。 L P F 2は、 位相差信号 F EOの高周波成分を除去して平滑ィヒした電圧制御信号を VC O 3に出力する。
V C O 3は、 電圧制御信号に基づ 、て発振周波数を調整してクロック CLKを 生成する。 すなわち、 位相比較器 1において検出した入力データ RZ—DATA の立ち上がりとクロック C L Kの立ち上がりとの位相差に基づいて発振周波数を 調整することで、 入力データ RZ— DAT Aの立ち上がりとクロック CLKの立 ち上がりの位相を合わせこむ。 VC03は、 生成したクロック CLKを位相比較 器 1とデータ識別器 4とに出力する。
データ識別器 4は、 クロック CLKの立下りで入力データ RZ— DATAが " 1" であるのか "0" であるのかを識別する。 そして、 識別したデータを識別デ ータとして出力する。 位相比較器 1に入力される分周入力データ RZ—DATA 1は、 分周器 5において入力データ RZ— DAT Aの立ち上がりに同期して分周 されている。 したがって、 第 16図 （b) に示すように、 クロック CLKの立下 りで入力データ RZ— DAT Aを識別すれば、 入力データ RZ— DAT Aを識別 することができる。
このようにこの実施の形態 1では、 入力データを分周した分周入力データと生 成したクロックとの位相を比較して位相差を検出し、 検出した位相差を無くすた めの位相差信号に基づいて発振周波数を調整して入力データの位相に合わせたク ロックを生成し、 生成したクロックに基づいて入力データを識別するようにして いるため、 入力データを RZデータで入力した場合において、 位相差信号のずれ を抑制することができ、 入力データに依存した位相揺らぎのないクロックを用い て入力データを識別することができる。
実施の形態 2.
第 4図および第 5図を用いて、 この発明の実施の形態 2を説明する。 実施の形 態 1では、 入力データを分周した分周入力データの変化点に V C〇が生成するク ロックの立ち上がりエツジを合わせるようにしたため、 位相揺らぎのないク口ッ クを用いて入力データを識別するようにした。 しかしながら、 第 16図 （b) に 示したように、 データを識別するクロックの立下りは、 入力データの最適識別点 とはずれているため、 入力データのデューティー比の変動によっては、 データを 正しく識別することができなレ、場合がある。
このような問題を改善するために、 この実施の形態 2では、 VCOが生成する ク口ックの位相を調整して、 ク口ックの立下りを入力データの最適識別点に合わ せるものである。
第 4図は、 この発明における実施の形態 2のクロックデータリカバリー回路の 構成を示すプロック図である。 この発明における実施の形態 2のクロックデータ リカバリー回路は、 実施の形態 1のクロックデータリカバリー回路の VCO 3と 位相比較器 1との間に、 可変遅延器 6が追カ卩されている。 第 1図に示した実施の 形態 1のク口ックデータリカバリー回路と同じ機能を持つ構成部分には同一符号 を付し、 重複する説明は省略する。
可変遅延器 6は、 調整端子から入力される調整信号に基づいて、 VC03から 入力されるクロック CLKを遅延させた遅延クロック CLKDを位相比較器 1に 出力する。
位相比較器 1は、 分周器 5におレ、て分周された入力データ RZ—DATAの立 ち上がりに同期した分周入力データ RZ— DATA 1と入力されたクロックの立 ち上がりの位相差を検出する。 したがって、 第 16図 （c) に示すように、 VC O 3が生成するクロック CLKの立下りを入力データ RZ— DAT Aの最適識別 点 （入力データ RZ— DATAのビット幅の中央） に調整するためには位相比較 器 1に入力するクロックを調整する必要がある。
ここで、 入力データ RZ— DATAと可変遅延器 6が出力する遅延クロック C LKDの位相はロック状態 （位相が合っている） ものとする。 第 5図に示すよう に、 入力データ RZ— DATAのビット幅を W、 クロック C L Kの周期を Tとす ると、 クロック CLKの立下りが入力データ RZ— DAT Aの最適識別点と一致 させるために必要なクロック C L Kに対する遅延クロック CLKDの遅延量 d e 1 a yは、
d e 1 a y =T/2-W/2
で表される。 したがって、 可変遅延器 6は、 VC03で生成されたクロック CL Kを、 T/ 2 -W/ 2だけ遅延させた遅延クロック C L KDを位相比較器 1に出 力すればよい。 したがって、 可変遅延器 6の調整端子に VCO 3で生成されたク ロック C L Kを、 T/ 2 -W/ 2だけ遅延させるような調整信号を入力する。 つぎに、 この発明における実施の形態 2のクロックデータリカバリー回路の動 作を説明する。 可変遅延器 6は、 調整端子から入力される調整信号に基づいて V C〇 3で生成されたクロック C L Kを遅延させた遅延クロック C L K Dを位相比 較器 1に出力する。 位相比較器 1は、 分周器 5において分周された入力データ R Z— DAT Aの立ち上がりに同期した分周入力データ RZ—DAT A 1と遅延ク ロック CLKDとの位相を比較して、 分周入力データ RZ— DATA 1と VCO 3で生成されたクロック CLKの位相差を検出する。 そして、 検出した位相差を アナログ値で示した位相差信号 FEOを LP F 2に出力する。 LPF 2は、 位相 差信号 FEOの高周波成分を除去して平滑化した電圧制御信号を VCO 3に出力 する。 V C O 3は、 電圧制御信号に基づいて発振周波数を調整してクロック C L Kを生成して、 生成したクロック CLKを可変遅延器 6とデータ識別器 4とに出 力する。 データ識別器 4は、 クロック CLKの立下りで入力データ RZ— DAT Aが "1" であるのか "0" であるのかを識別する。 そして、 識別したデータ を識別データとして出力する。
このようにこの実施の形態 2では、 可変遅延器は、 外部から入力される調整時 間だけ VCOが生成したク口ックを遅延させた遅延ク口ックを生成し、 位相比較 器は、 遅延クロックと入力データを分周した分周入力データとの位相を比較する ようにしたため、 入力データのデューティー比に応じた最適識別点に VC〇が生 成するクロックの立下りを合わせることができる。
実施の形態 3.
第 6図および第 7図を用いて、 この発明の実施の形態 3を説明する。 実施の形 態 2では、 位相比較器において位相を比較する分周入力データを基準としてクロ ックを遅延させることで、 VC〇が生成するクロックの立下りを入力データの最 適識別点に合わせるようにした。 この実施の形態 3では、 位相比較器に入力する クロックを基準として分周入力データを遅延させることで、 V COが生成するク ロックの立下りを入力データの最適識別点に合わせるものである。
第 6図は、 この発明における実施の形態 3のクロックデータリカバリ一回路の 構成を示すプロック図である。 この発明における実施の形態 3のクロックデータ リカバリ一回路は、 第 1図に示した実施の形態 1のクロックデータリカバリ一回 路の分周器 5と位相比較器 1との間に、 可変遅延器 6 aが追加されている。 第 1 図に示した実施の形態 1のクロックデータリカバリ一回路と同じ機能を持つ構成 部分には同一符号を付し、 重複する説明は省略する。
可変遅延器 6 aは、 調整端子から入力される調整信号に基づいて分周器 5から 入力された分周入力データ RZ— DATA1を遅延させた遅延分周入力データ R Z— DAT A 2を位相比較器 1に出力する。
ここで、 VCO 3が生成するクロック CLKと可変遅延器 6 aが出力する遅延 分周入力データ RZ— DAT A 2の位相は口ック状態であるものとする。 第 7図 に示すように、 入力データ RZ— DAT Aのビット幅を W、 クロック CLKの周 期を Tとすると、 クロック CLKの立下りを入力データ RZ—DAT Aの最適識 別点と一致させるために必要な分周入力データ RZ—DATA1に対する遅延分 周入カデータ1 2—0 丁 2の遅延量[16 1 & 7は、
d e 1 a y =T/2+W/2
で表される。 したがって、 可変遅延器 6 aは、 分周器 5で分周された分周入力デ ータ RZ— DATA1を、 T/ 2+ W/ 2だけ遅延させた遅延分周入力データ R Z—DATA 2を位相比較器 1に出力すればよい。 したがって、 可変遅延器 6 a の調整端子に分周器 5で分周された分周入力データ RZ— DATA 1を、 T,2 +W/ 2だけ遅延させるような調整信号を入力する。
つぎに、 この発明における実施の形態 3のク口ックデータリカバリー回路の動 作を説明する。 分周器 5は、 入力データ RZ— DAT Aの立ち上がりを検出して、 分周入力データ RZ— DATA 1を反転する。 可変遅延器 6 aは、 調整端子から 入力される調整信号に基づいて、 分周入力データ RZ— DATA 1を遅延させた 遅延分周入力データ R Z— DAT A 2を位相比較器 1に出力する。 位相比較器 1 は、 遅延分周入力データ RZ— DAT A 2の変化点において遅延分周入力データ RZ—DATA 2と VCO 3で生成されたクロック CLKの位相差を検出する。 そして、 検出した位相差をアナログ値で示した位相差信号 F EOを LPF2に出 力する。 LPF 2は、 位相差信号 FEOの高周波成分を除去して平滑ィ匕した電圧 制御信号を VCO 3に出力する。 VCO3は、 電圧制御信号に基づいて発振周波 数を調整してクロック CLKを生成して、 生成したクロック CLKをデータ識別 器 4に出力する。 データ識別器 4は、 クロック CLKの立下りで入力データ RZ 一 DATAが "1" であるのか "0" であるのかを識別する。 そして、 識別し たデータを識別データとして出力する。
このようにこの実施の形態 3では、 可変遅延器は、 外部から入力される調整時 間だけ入力データを分周した分周入力データを遅延させた遅延分周入力データを 生成し、 位相比較器は、 VCOが生成したクロックと遅延分周入力データとの位 相を比較するようにしたため、 入力データのデューティー比に応じた最適識別点 に V C Oが生成するクロックの立下りを合わせることができる。
実施の形態 4.
第 8図および第 9図を用いて、 この発明の実施の形態 4を説明する。 実施の形 態 3および実施の形態 4では、 位相比較器 1の入力の一方を基準として、 もう一 方を遅延させることでデータを識別するクロックの立下りを入力データの最適識 別点に調整するようにした。 この実施の形態 4では、 識別される入力データを遅 延させることでデータを識別するクロックの立下りを最適識別点に調整するよう にしたものである。
第 8図は、 この発明における実施の形態 4のクロックデータリカバリー回路の 構成を示すプロック図である。 この発明における実施の形態 4のクロックデータ リカパリ一回路は、 実施の形態 1のクロックデータリカバリ一回路のデータ識別 器 4の前段に、 可変遅延器 6 bが追加されている。 第 1図に示した実施の形態 1 のクロックデータリカバリ一回路と同じ機能を持つ構成部分には同一符号を付し、 重複する説明は省略する。
可変遅延器 6 bは、 調整端子から入力される調整信号に基づいて入力データ R Z-DATAを遅延させた遅延入力データ RZ— DATA3をデータ識別器 4に 出力する。
ここで、 位相比較器 1に入力される入力データ RZ—DAT Aと VC〇 3が生 成したクロック CLKの位相はロック状態であるものとする。 第 9図に示すよう に、 入力データ RZ— DATAのビット幅を Wとすると、 クロック CLKの立下 りが入力データ R Z— D A T Aの最適識別点と一致させるために必要な分周入力 データ RZ— DATA 1に対する遅延分周入力データ RZ—DATA 2の遅延量 d e 1 a yは、
d e l a y =W/ 2
で表される。 したがって、 可変遅延器 6 bは、 入力データ RZ— DATAを、 T W/ 2だけ遅延させた遅延入力データ RZ— DATA3をデータ識別器 4に出力 すればよい。 したがって、 可変遅延器 6 bの調整端子に分周器 5で分周された入 力データ RZ— DATAを、 W/2だけ遅延させるような調整信号を入力する。 つぎに、 この発明における実施の形態 4のクロックデータリカバリー回路の動 作を説明する。 分周器 5は、 入力データ RZ— DAT Aの立ち上がりを検出して、 分周入力データ RZ— DATA 1を反転する。 位相比較器 1は、 分周入力データ RZ-DATA1の変化点にお！/、て分周入力データ RZ— DATA1と VC03 で生成されたクロック CLKの位相差を検出する。 そして、 検出した位相差をァ ナログ値で示した位相差信号 F E Oを L P F 2に出力する。 L P F 2は、 位相差 信号 FEOの高周波成分を除去して平滑ィヒした電圧制御信号を VCO 3に出力す る。 VC03は、 電圧制御信号に基づいて発振周波数を調整してクロック CLK を生成して、 生成したクロック C L Kをデータ識別器 4に出力する。 可変遅延器 6 bは、 調整端子から入力される調整信号に基づいて、 入力データ RZ— DAT Aを遅延させた遅延入力データ RZ— DAT A 3をデータ識別器 4 に出力する。 データ識別器 4は、 クロック CLKの立下りで入力データ RZ— D AT Aが "1" であるのか "0" であるのかを識別する。 そして、 識別したデ ータを識別データとして出力する。
このようにこの実施の形態 4では、 可変遅延器は、 外部から入力される調整時 間だけ入力データを遅延させた遅延入力データを生成し、 データ識別器は、 VC 〇で生成したクロックの立下りで遅延入力データを識別するようにしたため、 入 力データのデューティ一比に応じた最適識別点に V C Oが生成するクロックの立 下りを合わせることができる。
実施の形態 5.
第 10図を用いて、 この発明の実施の形態 5を説明する。 実施の形態 2では、 可変遅延器おいて V C Oが生成したクロックを遅延させる遅延量を外部から入力 するようにしていた。 この実施の形態 5では、 可変遅延器に入力する遅延量をク 口ックデータリカバリー回路内で生成するものである。
第 10図は、 この発明における実施の形態 5のクロックデータリカバリー回路 の構成を示すプロック図である。 この発明における実施の形態 5のクロックデー タリカバリー回路は、 実施の形態 3のクロックデータリカバリー回路にデューテ ィ一比検出器 Ίが追加されている。 第 4図に示した実施の形態 3のクロックデ一 タリカバリー回路と同じ機能を持つ構成部分には同一符号を付し、 重複する説明 は省略する。
デューティー比検出器 7は、 入力データ RZ— DAT Aのデューティー比、 す なわち、 ビット幅を検出する。 そして、 可変遅延器 6においてクロック CLKを 遅延させる遅延量を算出して、 算出した遅延量を可変遅延器 6の調整端子に出力 する。
実施の形態 2で説明したように、 入力データ RZ—DAT Aのビット幅を W、 クロック CLKの周期を Tとすると、 可変遅延器 6に与える遅延量は、 「TZ2 +W/ 2」 である。 したがって、 デューティー比検出器 7は、 検出した入力デー タ R Z—D ATAのビット幅に基づいて、 T/ 2 + W/ 2の遅延量を算出して、 可変遅延器 6に出力する。
実施の形態 5のクロックデータリカバリ一回路の動作については、 実施の形態 3において可変遅延器 6に外部から入力されていた調整信号を、 デューティー比 検出器 7が算出する以外同様となるので、 ここではその説明を省略する。
このようにこの実施の形態 5では、 デューティー比検出器が、 入力データのビ ット幅を検出して、 V C Oが生成するクロックの立下りを入力データの最適識別 点に合わせるための遅延量を算出するようにしているため、 外部で遅延量を設定 することなく、 入力データのデューティ一比に応じた最適識別点に V C Oが生成 するクロックの立下りを合わせることができる。
なお、 第 6図に示した実施の形態 3のクロックデータリカバリー回路にデュー ティー比検出器を備え、 デューティー比検出器が、 入力データビット幅を検出し て分周入力データを T/ 2 +W/ 2だけ遅延させる遅延値を算出し、 算出した遅 延値を可変遅延器 6 aの調整端子に出力するようにしても、 外部で遅延量を設定 することなく、 入力データのデューティ一比に応じた最適識別点に V C Oが生成 するクロックの立下りを合わせることができる。
また、 第 8図にしめした実施の形態 4のクロックデータリカバリ一回路にデュ 一ティー比検出器を備え、 デューティー比検出器が、 入力データ R Z— D ATA ビット幅を検出して入力データ R Z— DAT Aを W/ 2だけ遅延させる遅延値を 算出し、 算出した遅延値を可変遅延器 6 bの調整端子に出力するようにしても、 外部で遅延量を設定することなく、 入力データのデューティ一比に応じた最適識 別点に V C Oが生成するクロックの立下りを合わせることができる。
実施の形態 6 .
第 1 1図および第 1 2図を用いて、 この発明の実施の形態 6を説明する。 第 1 1図は、 この発明における実施の形態 6のク口ックデータリカバリー回路の構成 を示すプロック図である。 この発明における実施の形態 6のク口ックデータリ力 バリー回路は、 分周器 85、 位相比較器 81、 LPF 82および VC083を有 する第 1のクロック生成回路 8と、 分周器 95、 位相比較器 91、 L P F 92お よび VCO 93を有する第 2のクロック生成回路 9と、 位相合成器 10と、 デー タ識別器 4とで構成される。
第 1のクロック生成回路 8は、 入力データ RZ—DATAの立ち上がりエッジ と位相が一致するクロック C L K Rを生成する。
分周器 85は、 たとえば、 Tフリップフロップなどを用いて、 入力データ RZ — DAT Aの立ち上がりを検出する毎に分周入力データ RZ— DAT ARを反転 して、 位相比較器 81に出力する。
位相比較器 81は、 分周入力データ RZ— DATARと VC〇83で生成され たクロック CLKRとの位相を比較して、 これら 2つの信号の位相差を検出する。 そして、 検出した位相差をアナ口グ値で示した位相差信号 F EORを LPF82 に出力する。 なお、 位相比較器 91の構成については、 第 2図に示した実施の形 態 1の位相比較器 1と同様となるので、 ここではその説明を省略する。
L P F 82は、 位相差信号 F E〇 Rの高周波成分を除去して平坦化した電圧制 御信号を V C O 83に出力する。 V C〇 83は、 電圧制御信号に基づいて発振周 波数を調整してクロック CLKRを生成し、 生成したクロック C L K Rを位相比 較器 81と位相合成器 10とに出力する。
第 2のクロック生成回路 9は、 入力データ RZ— DATAの立下りエッジと位 相が一致するクロック CLKRを生成する。
分周器 95は、 たとえば、 Tフリップフロップなどを用いて、 入力データ RZ 一 DAT Aの立下りを検出する毎に分周入力データ RZ— DAT AFを反転して、 位相比較器 91に出力する。
位相比較器 91は、 分周入力データ RZ— DATAFと VC〇93で生成され たクロック CLKFとの位相を比較して、 これら 2つの信号の位相差を検出する。 そして、 検出した位相差をアナログ値で示した位相差信号 F EOFを LPF 92 に出力する。 なお、 位相比較器 91の構成については、 第 2図に示した実施の形 態 1の位相比較器 1と同様となるので、 ここではその説明を省略する。
LPF 9 2は、 位相差信号 FEORの高周波成分を除去して平坦化した電圧制 御信号を VCO 9 3に出力する。 VC09 3は、 電圧制御信号に基づいて発振周 波数を調整してクロック C L K Fを生成し、 生成したクロック C L K Rを位相比 較器 9 1と位相合成器 1 0とに出力する。
位相合成器 1 0は、 第 1のクロック生成回路 8で生成したクロック C L KRと 第 2のクロック生成回路 9で生成したクロック CLKFとを合成する。 そして、 合成したク口ックを反転させたク口ック C LKMをデータ識別器 4に出力する。 データ識別器 4は、 位相合成器 1 0で合成されたクロック C L KMに基づレヽて 入力データ RZ— DATAが "0" であるのか "1" であるのかを識別する。 つぎに、 第 1 2図のタイミングチャートを参照して、 この実施の形態 6のクロ ックデータリカバリー回路の動作を説明する。 なお、 第 1のクロック生成回路 8 が入力データ R Z一 DAT Aの立ち上がりと位相の一致するクロック CLKRを 生成する動作、 および第 2のクロック生成回路 9が入力データ RZ— DATAの 立下りと位相の一致するクロック CLKFを生成する動作については、 実施の形 態 1の分周器 5、 位相比較器 1、 LPF 2および VC〇3でクロック CLKを生 成する動作と同様となるので、 ここではその説明を省略する。
ここで、 第 1のクロック生成回路 8と第 2のクロック生成回路 9はロック状態 であるものとする。 すなわち、 位相比較器 8 1に入力される分周器 8 5の出力で ある分周入力データ RZ— DATARの立ち上がりおよぴ立下りと、 VC08 1 で生成されるクロック CLKRの立ち上がりとがー致しており、 位相比較器 9 1 に入力される分周器 95の出力である分周入力データ RZ— DAT AFの立ち上 がりおよび立下りと、 VC〇9 1で生成されるクロック CLKFの立ち上がりと がー致しているものとする。
第 1 2図に示すように、 第 1のクロック生成回路 8の分周器 85は、 入力デー タ RZ— DAT Aの立ち上がりを検出して出力である分周入力データ RZ— D A TARを反転し、 第 2のクロック生成回路 9の分周器 95は、 入力データ RZ— DAT Aの立下りを検出して出力である分周入力データ RZ— DATA Fを反転 する。 すなわち、 第 2のクロック生成回路 9の分周入力データ RZ— DATA F は、 第 1のクロック生成回路 9の分周入力データ RZ— DAT ARに対して、 入 力データ RZ— DAT Aのビット幅分の遅延している。
第 1のクロック生成回路 8と第 2のクロック生成回路 9はともに口ック状態で あるので、 第 2のクロック生成回路 9で生成されたクロック CLKFは、 第 1の クロック生成回路で生成されたクロック CLKRに対して入力データ R Z— D A TAのビット幅分の遅延している。 位相合成器 10は、 これら 2つのクロック C LKRとクロック CLKFを合成する。 そして、 合成したクロックを反転させた クロック C L KMをデータ識別器 4に出力する。 すなわち、 位相合成器 10は、 入力データ RZ— DAT Aの立ち上がりとクロックの立ち上がりが一致している クロック CLKRと、 入力データ RZ— DAT Aの立下りとクロックの立下り力 S 一致しているクロック CLKFとを合成し、 さらに反転することで、'入力データ RZ— DAT Aの最適識別点にクロックの立下りをあわせこんだクロック CLK Mを生成する。
データ識別器 4は、 クロック C L KMの立下りで入力データ R Z— D A T Aが "1" であるのか "0" であるのかを識別する。 そして、 識別したデータを識 別データとして出力する。
このようにこの実施の形態 6では、 第 1のクロック生成回路は、 第 1のクロッ ク生成回路内の分周器が入力データの立ち上がりでデータを反転させて生成した 分周入力データの変化点に位相を合わせた第 1のクロックを生成し、 第 2のクロ ック生成回路は、 第 2のクロック生成回路内の分周器が入力データの立下りでデ ータを反転させて生成した分周入力データの変化点に位相を合わせた第 2のクロ ックを生成し、 位相合成器が、 第 1のクロックと第 2のクロックを合成したクロ ックを反転させデータを識別するためのクロックを生成するようにしているため、 常に入力データのデューティー比に応じた最適識別点でデータを識別することが できる。 産業上の利用可能性
以上のように、 本発明にかかるクロックデータリカバリー回路は、 入力データ を識別するためのクロックを入力データから生成する必要のある通信システムに 有用であり、 特に、 入力データに R Zデータを用いる通信システムに適している

Claims

請 求 の 範 囲
1 . 電圧制御発振器が生成したク口ックに基づいて入力データを識別するデー タ識別器と、
前記入力データを分周する分周器と、 . 前記電圧制御発振器が生成したクロックと前記分周器において分周された入力デ ータとの位相差を検出して、 該検出した位相差を無くすための位相差信号を生成 する位相比較器と、
前記位相差信号に基づいて発振周波数を調整して前記クロックを生成して、 前記 データ識別器と前記位相比較器とに出力する前記電圧制御発振器と、
を備えることを特徴とするクロックデータリカバリ一回路。
2 . 前記電圧制御発振器が生成したクロックを所定の時間だけ遅延させた遅延 クロックを生成する可変遅延器、
を前記電圧制御発振器と前記位相比較器との間にさらに備え、
前記位相比較器は、
前記遅延クロックと前記分周器において分周された入力データとの位相差を検出 して前記位相差信号を生成することを特徴とする請求の範囲第 1項に記載のク口 ックデータリカバリー回路。
3 . 前記電圧制御発振器が生成したクロックを遅延させる所定の時間を外部よ り設定することを特徴とする請求の範囲第 2項に記載のクロックデータリカバリ 一回路。
4 . 前記入力データのデューティー比に基づいて前記電圧制御発振器が生成し たクロックを遅延させる遅延時間を決定して、 該決定した遅延時間を前記可変遅 延器に出力するデューティー比検出器、 をさらに備えたことを特徴とする請求の範囲第 2項に記載のクロックデータリカ バリ一回路。
5 . 前記分周器において分周された入力データを所定の時間だけ遅延させた遅 延分周入力データを生成する可変遅延器、
を前記分周器と前記位相比較器との間にさらに備え、
前記位相比較器は、
前記電圧制御発振器が生成したク口ックと前記遅延分周入力データとの位相差を 検出して前記位相差信号を生成することを特徴とする請求の範囲第 1項に記載の クロックデータリカバリー回路。
6 . 前記分周器において分周された入力データを遅延させる所定の時間を外部 より設定することを特徴とする請求の範囲第 5項に記載のクロックデータリカバ リー回路。
7 . 前記入力データのデューティー比に基づいて前記分周器において分周され た入力データを遅延させる遅延時間を決定して、 該決定した遅延時間を前記可変 遅延器に出力するデューティー比検出器、
をさらに備えたことを特徴とする請求の範囲第 5項に記載のクロックデータリカ バリ一回路。
8 . 前記入力データを所定の時間だけ遅延させた遅延入力データを生成する可 を前記データ識別器の前段にさらに備え、
前記データ識別器は、
前記電圧制御発振器が生成したク口ックに基づいて前記遅延入力データを識別す ることを特徴とする請求の範囲第 1項に記載のク口ックデータリカバリ一回路。
9 . 前記入力データを遅延させる所定の時間を外部より設定することを特徴と する請求の範囲第 8項に記載のクロックデータリカバリ一回路。
1 0 . 前記入力データのデューティー比に基づいて前記入力データを遅延させ る遅延時間を決定して、 該決定した遅延時間を前記可変遅延器に出力するデュー ティー比検出器、
をさらに備えたことを特徴とする請求の範囲第 8項に記載のクロックデータリカ バリー回路。
1 1 . 入力データの立ち上がりに同期した第 1のクロックを生成する第 1のク ロック生成回路と、
前記入力データの立下りに同期した第 2のクロックを生成する第 2のクロック生 成回路と、
前記第 1のク口ックと前記第 2のクロックとを合成して、 該第 1のク口ックと該 第 2のクロックとの中間位相のクロックをデータ識別器に出力する位相合成器と、 前記中間位相のク口ックに基づいて前記入力データを識別するデータ識別器と、 を備えることを特徴とするク口ックデータリカバリ一回路。
1 2 . 前記第 1のクロック生成回路は、
前記入力データの立ち上がりで該入力データを分周する分周器と、
前記第 1のクロックと前記分周器において分周された入力データとの位相差を検 出して、 該検出した位相差を無くすための位相差信号を生成する位相比較器と、 前記位相差信号に基づいて発振周波数を調整して前記前記第 1のクロックを生成 して、 前記位相合成器と前記位相比較器とに出力する前記電圧制御発振器と、 を備え、
前記第 2のクロック生成回路は、 前記入力データの立下りで該入力データを分周する分周器と、 前記第 2のクロックと前記分周器において分周された入力データとの位相差を検 出して、 該検出した位相差を無くすための位相差信号を生成する位相比較器と、 前記位相差信号に基づいて発振周波数を調整して前記第 2のク口ックを生成して、 前記位相合成器と前記位相比較器とに出力する前記電圧制御発振器と、
を備えたことを特徴とする請求の範囲第 1 1項に記载のクロックデータリカバリ 一回路。
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