JP3956062B2 - 再生装置および方法 - Google Patents
再生装置および方法 Download PDFInfo
- Publication number
- JP3956062B2 JP3956062B2 JP20005596A JP20005596A JP3956062B2 JP 3956062 B2 JP3956062 B2 JP 3956062B2 JP 20005596 A JP20005596 A JP 20005596A JP 20005596 A JP20005596 A JP 20005596A JP 3956062 B2 JP3956062 B2 JP 3956062B2
- Authority
- JP
- Japan
- Prior art keywords
- value
- interpolation
- signal
- supplied
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/14—Digital recording or reproducing using self-clocking codes
- G11B20/1403—Digital recording or reproducing using self-clocking codes characterised by the use of two levels
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/10009—Improvement or modification of read or write signals
Description
【０００１】
【発明の属する技術分野】
本発明は、再生装置および方法に関し、特に、所定の信号を第１のクロック信号に同期してサンプリングして生成された第１のデジタル値から、第１のクロック信号におけるサンプリングのタイミングと異なる所定の時刻における第２のデジタル値を、少なくとも２次以上の関数を利用して補間し、第１のデジタル値および第２のデジタル値から、第２のクロック信号の所定の位相における、所定の信号の補間値を、再生信号として算出する再生装置および方法に関する。
【０００２】
【従来の技術】
コンパクトディスクなどに代表されるデジタルデータを保持する記録媒体が広く普及している。
【０００３】
このような記録媒体である光ディスク、光磁気ディスクなどに記録されているデジタルデータを再生する場合、ディスクから検出した信号よりクロック信号を抽出し、そのクロック信号に同期して、検出した信号からデジタルデータを再生する自己同期を利用することが多い。
【０００４】
このような自己同期においては、検出した信号からＰＬＬ（Phase Locked Loop）回路でクロック信号を抽出する。
【０００５】
図１７は、アナログ方式のＰＬＬ回路を有する従来の再生装置の一構成例を示している。
【０００６】
読み取り装置１２１は、コンパクトディスクなどの光ディスク２０１にレーザ光を照射し、光ディスク２０１で反射したレーザ光（戻り光）を受光し、受光した戻り光の光量に対応する電気信号（再生信号）を波形整形器１２２に出力するようになされている。
【０００７】
波形整形器１２２は、読み取り装置１２１より供給された再生信号を２値化し、２値化した信号を、再生信号としてラッチ回路１２３およびアナログＰＬＬ回路１２４に出力するようになされている。
【０００８】
アナログＰＬＬ回路１２４は、波形整形器１２２より供給された再生信号からクロック信号を抽出し、その信号をラッチ回路１２３に出力するようになされている。この再生信号においては、所定のビット間隔Ｔの整数倍の間隔（光ディスク２０１に記録されているデータに対応する）で、その値（０または１）が変化する。従って、アナログＰＬＬ回路１２４は、この間隔から、ビット間隔Ｔを抽出し、このビット間隔Ｔに対応した周期のクロック信号を発生する。
【０００９】
このアナログＰＬＬ回路１２４においては、位相比較器１４１は、波形整形器１２２より供給された再生信号と、電圧制御発振器（ＶＣＯ）１４３により発振されたクロック信号（ＰＬＬクロック信号）との位相誤差を算出し、その位相誤差をループフィルタ１４２に出力し、ループフィルタ１４２は、位相比較器１４１より供給された位相誤差の不要な周波数帯域の成分（高周波成分）を除去した後、処理された位相誤差をＶＣＯ１４３に出力する。
【００１０】
ＶＣＯ１４３は、ループフィルタ１４２より供給された信号の電圧値に応じて、波形整形器１２２より供給された再生信号に対する位相誤差がなくなるように、発振周波数を調整しながらクロック信号を発振し、そのクロック信号を位相比較器１４１およびラッチ回路１２３に出力する。
【００１１】
このようにして、アナログＰＬＬ回路１２４は、再生信号に同期したクロック信号を生成する。
【００１２】
ラッチ回路１２３は、アナログＰＬＬ回路１２４より供給されたクロック信号に同期して、波形整形器１２２より供給された再生信号を、後段の再生回路（図示せず）に出力するようになされている。
【００１３】
アナログ回路である上述のＰＬＬ回路１２４は、環境変化、経時変化、部品のばらつきなどの影響を受けやすいという問題を有している。また、アナログ回路であるため、高集積化が困難であるという問題を有している。
【００１４】
そこで、そのような問題を解決する、デジタル化されたＰＬＬ回路が開発されている。
【００１５】
図１８は、デジタルＰＬＬ回路の一構成例を示している。
【００１６】
デジタルＰＬＬ回路では、デジタル化された位相比較器１６１およびループフィルタ１６２が利用されるとともに、ＶＣＯの代わりに、可変周波数発振器（ＶＦＯ）１６３が利用される。このＶＦＯ１６３は、ループフィルタ１６２を介して供給された位相誤差（デジタル値）に応じて、所定の周波数の発振信号に対して、パルスの付加または除去を行うことにより周波数を調整する。あるいは、ＶＦＯ１６３は、ループフィルタ１６２を介して供給された位相誤差に応じて、発振周波数の異なる２つの内蔵する発振器を切り換えて使用し、発振周波数を調整する。
【００１７】
位相誤差に応じて滑らかに発振周波数を調整する場合、ＶＦＯ１６３は、出力する信号の周波数に対して数倍の周波数の信号を、位相誤差に応じて発振周波数の調整を行いながら出力し、分周器１６４が、その信号を分周した後、出力信号（クロック信号）を位相比較器１６１に供給するとともに、後段の回路（図示せず）に出力している。
【００１８】
しかしながら、データの処理速度が速い装置や高転送速度を有する装置においては、クロック信号の周波数が高く、そのクロック信号の周波数のさらに数倍の周波数の信号を発振するＶＦＯを実現することは困難であり、実現した場合においても、コストが高いという問題を有している。
【００１９】
そこで、本出願人は、先に、図１９に示すように、第１のクロック信号に同期して、再生信号の位相誤差に応じてクロック周波数を調整しながら第２のクロック信号を生成し、再生信号を第１のクロック信号に同期してサンプリングして生成されたサンプル値（第１のデジタル値）から、第２のクロック信号の所定の位相における補間値を算出するようにして、比較的低いクロック周波数で動作する装置を、例えば特願平８−１８４４２８号に開示した。
【００２０】
この装置においては、ＰＬＬの構成要素として補間回路（第２のクロック信号の所定の位相における補間値を算出する回路）が組み込まれているので、ＰＬＬの処理を高速に行うために（即ち、広域において良好なループ特性を確保するために）、線形補間のように簡単な計算方式を利用して再生信号の補間値を算出している。
【００２１】
【発明が解決しようとする課題】
しかしながら、線形補間のように簡単な補間方法では、補間における誤差に起因してデータの誤りが発生するので、データ誤り率を低減させることが困難であるという問題を有している。
【００２２】
本発明は、このような状況に鑑みてなされたもので、再生信号のサンプル値より、少なくとも２次以上の関数を利用して、サンプリングが行われる第１のクロックに同期したタイミングとは異なるタイミングにおける再生信号の補間値を算出し、その補間値と、サンプル値より、第２のクロック信号の所定の位相における補間値を算出するようにして、第２のクロック信号の所定の位相における補間値の誤差を低減し、データ誤り率を低減させるようにするものである。
【００２３】
【課題を解決するための手段】
請求項１に記載の再生装置は、所定の信号を第１のクロック信号に同期してサンプリングして生成された第１のデジタル値から、第１のクロック信号のサンプリングのタイミングと異なる所定の時刻における第２のデジタル値を、少なくとも２次以上の関数を利用して補間する第１の補間手段と、第１のデジタル値および第２のデジタル値から、第２のクロック信号の所定の位相における、所定の信号の補間値を算出する第２の補間手段と、第２の補間手段にて算出された隣接する補間値の間にゼロクロスが発生した場合の隣接する補間値の間に発生したゼロクロスの、第１のクロック信号からのずれである位相誤差を算出する位相誤差算出手段と、位相誤差に応じてクロック周波数を調整しながら第２のクロック信号を生成するクロック信号生成手段とを備えることを特徴とする。
【００２４】
請求項５に記載の再生方法は、所定の信号を第１のクロック信号に同期してサンプリングして生成された第１のデジタル値から、第１のクロック信号のサンプリングのタイミングと異なる所定の時刻における第２のデジタル値を、少なくとも２次以上の関数を利用して補間するステップと、第１のデジタル値および第２のデジタル値から、第２のクロック信号の所定の位相における、所定の信号の補間値を算出するステップと、隣接する補間値の間にゼロクロスが発生した場合の隣接する補間値の間に発生したゼロクロスの、第１のクロック信号からのずれである位相誤差を算出するステップと、位相誤差に応じてクロック周波数を調整しながら第２のクロック信号を生成するステップとを備えることを特徴とする。
【００２５】
請求項１に記載の再生装置においては、第１の補間手段は、所定の信号を第１のクロック信号に同期してサンプリングして生成された第１のデジタル値から、第１のクロック信号のサンプリングのタイミングと異なる所定の時刻における第２のデジタル値を、少なくとも２次以上の関数を利用して補間し、第２の補間手段は、第１のデジタル値および第２のデジタル値から、第２のクロック信号の所定の位相における、所定の信号の補間値を算出し、位相誤差算出手段は、第２の補間手段にて算出された隣接する補間値の間にゼロクロスが発生した場合の隣接する補間値の間に発生したゼロクロスの、第１のクロック信号からのずれである位相誤差を算出し、クロック信号生成手段は、位相誤差に応じてクロック周波数を調整しながら第２のクロック信号を生成する。
【００２６】
請求項５に記載の再生方法においては、所定の信号を第１のクロック信号に同期してサンプリングして生成された第１のデジタル値から、第１のクロック信号のサンプリングのタイミングと異なる所定の時刻における第２のデジタル値を、少なくとも２次以上の関数を利用して補間し、第１のデジタル値および第２のデジタル値から、第２のクロック信号の所定の位相における、所定の信号の補間値を算出し、隣接する補間値の間にゼロクロスが発生した場合の隣接する補間値の間に発生したゼロクロスの、第１のクロック信号からのずれである位相誤差を算出し、位相誤差に応じてクロック周波数を調整しながら第２のクロック信号を生成する。
【００２７】
【発明の実施の形態】
図１は、本発明の再生装置の一実施例の構成例を示している。
【００２８】
読み取り装置１は、コンパクトディスクなどの光ディスク２０１にレーザ光を照射し、光ディスク２０１で反射したレーザ光（戻り光）を受光し、受光した戻り光の光量に対応する電気信号（再生信号）をＡ／Ｄコンバータ２に出力するようになされている。
【００２９】
Ａ／Ｄコンバータ２は、読み取り装置１より供給された再生信号から、システムクロック（第１のクロック信号）に同期してサンプリングした値（サンプル値）（所定のビット数のデジタル値）を第１補間回路３（第１の補間手段）に出力するようになされている。
【００３０】
第１補間回路３は、Ａ／Ｄコンバータ２よりシステムクロックに同期して供給された複数のサンプル値を基点データとして、少なくとも２次以上の関数（例えば３次関数）を利用して補間を行い、それらのサンプル値が生成されたクロックの中間の時刻における再生信号の値（第１の補間値）を算出するようになされている。
【００３１】
第１補間回路３は、２つのサンプル値と、それらのサンプル値が生成された時刻の中間の時刻における再生信号の値として算出された第１の補間値（第２のデジタル値）を、システムクロックに同期して第２補間回路４（第２の補間手段）に出力するようになされている。
【００３２】
第２補間回路４は、システムクロックで動作し、ＰＬＬクロック位相信号発生器８（クロック信号生成手段）よりシステムクロックに同期して供給されたＰＬＬクロック位相信号（第２のクロック信号）の値に応じて、ＰＬＬクロック位相信号の位相がゼロであるときの再生信号の値（第２の補間値）を、第１補間回路３より供給された、２つのサンプル値のうちのいずれか一方と、第１の補間値の２点を基点として線形補間で算出し、その第２の補間値（所定のビット数のデジタル値）を２値化回路５および位相誤差検出回路６（位相誤差算出手段）に出力するようになされている。
【００３３】
２値化回路５は、システムクロックで動作し、ＰＬＬクロック位相信号発生器８より第２補間回路４を介してイネーブル信号が供給されると、第２補間回路４より供給された再生信号の補間値を２値化し（「０」または「１」に変換し）、その２値化後のデータを後段の再生回路（図示せず）に出力するようになされている。
【００３４】
位相誤差検出回路６は、システムクロックで動作し、第２補間回路４より供給された補間値の、正から負、あるいは、負から正への変化（ゼロクロス）を検出し、そのゼロクロスの時刻に応じて位相誤差信号をループフィルタ７に出力するようになされている。
【００３５】
ループフィルタ７は、システムクロックで動作し、位相誤差検出回路６より供給された位相誤差信号の高周波成分を抑制した後、ＰＬＬクロック位相信号発生器８に出力するようになされている。
【００３６】
ＰＬＬクロック位相信号発生器８は、システムクロックで動作し、ループフィルタ７より供給された位相誤差信号（高周波成分を抑制したもの）に対応して、鋸波であるＰＬＬクロック位相信号を生成し、そのＰＬＬクロック位相信号を第２補間回路４に供給するようになされている。
【００３７】
図２は、第１補間回路３の一構成例を示している。この第１補間回路３は、時刻ｔi-1，ｔi，ｔi+1，ｔi+2における４つのサンプル値Ｓi-1，Ｓi，Ｓi+1，Ｓi+2を基点として、３次関数を利用して補間を行い、時刻ｔiと時刻ｔi+1の中間の時刻（（ｔi＋ｔi+1）／２）における再生信号の値（第１の補間値）Ｓi’を算出するようになされている。
【００３８】
なお、第１の補間値Ｓi’は、３次のフィッティング関数
ｙ＝ａ・ｔ3＋ｂ・ｔ2＋ｃ・ｔ＋ｄ
に、各サンプル値に対応して生成される４つの関係
Ｓi+2＝ａ・ｔi+2 3＋ｂ・ｔi+2 2＋ｃ・ｔi+2＋ｄ
Ｓi+1＝ａ・ｔi+1 3＋ｂ・ｔi+1 2＋ｃ・ｔi+1＋ｄ
Ｓi ＝ａ・ｔi 3 ＋ｂ・ｔi 2 ＋ｃ・ｔi ＋ｄ
Ｓi-1＝ａ・ｔi-1 3＋ｂ・ｔi-1 2＋ｃ・ｔi-1＋ｄ
より算出される係数ａ，ｂ，ｃ，ｄを代入して、時刻（（ｔi＋ｔi+1）／２）におけるフィッティング関数の値（即ち、（Ｓi-1−９Ｓi+1−９Ｓi＋Ｓi+2）／１６）として算出される。
【００３９】
遅延素子２１は、Ａ／Ｄコンバータ２より供給されたサンプル値Ｓi+2を、１システムクロックの間だけ保持し、次のクロックで、その値を第２補間回路４、加算器２２、ビットシフタ２３、および、遅延素子２４に出力するようになされている。即ち、Ａ／Ｄコンバータ２よりサンプル値Ｓi+2が供給されるクロックにおいて、遅延素子２１は、１クロック前のサンプル値Ｓi+1を、第２補間回路４、加算器２２、ビットシフタ２３、および、遅延素子２４に出力する。
【００４０】
ビットシフタ２３は、遅延素子２１より供給されたサンプル値Ｓi+1を、３ビットだけＭＳＢ（Most Significant Bit）側にビットシフトした値（即ち、８・Ｓi+1）を加算器２２に出力するようになされている。
【００４１】
加算器２２は、遅延素子２１より供給されたサンプル値Ｓi+1と、ビットシフタ２３より供給された値（８・Ｓi+1）の和を計算し、その計算結果（９・Ｓi+1）を加算器２５および遅延素子２６に出力するようになされている。
【００４２】
遅延素子２６は、加算器２２より供給された値（９・Ｓi+1）を、１システムクロックの間だけ保持し、次のクロックで、その値を加算器２５に出力するようになされている。即ち、加算器２２より値（９・Ｓi+1）が供給されるクロックにおいて、遅延素子２６は、１クロックの間だけ保持されていた値（９・Ｓi）を、加算器２５に出力する。
【００４３】
加算器２５は、遅延素子２６より供給された値（９・Ｓi）と、加算器２２より供給された値（９・Ｓi+1）の和を計算し、その計算結果（９・Ｓi＋９・Ｓi+1）を加算器２７に出力するようになされている。
【００４４】
遅延素子２４は、遅延素子２１より供給されたサンプル値Ｓi+1を、１システムクロックの間だけ保持し、次のクロックで、その値を遅延素子２８および第２補間回路４に出力するようになされている。即ち、遅延素子２１よりサンプル値Ｓi+1が供給されるクロックにおいて、遅延素子２４は、１クロックの間だけ保持していたサンプル値Ｓiを、遅延素子２８および第２補間回路４に出力する。
【００４５】
遅延素子２８は、遅延素子２４より供給されたサンプル値Ｓiを、１システムクロックの間だけ保持し、次のクロックで、その値を加算器２９に出力するようになされている。即ち、遅延素子２４よりサンプル値Ｓiが供給されるクロックにおいて、遅延素子２８は、１クロックの間だけ保持していたサンプル値Ｓi-1を加算器２９に出力する。
【００４６】
加算器２９は、遅延素子２８より供給されたサンプル値Ｓi-1と、Ａ／Ｄコンバータ２より供給されたサンプル値Ｓi+2の和を計算し、その計算結果（Ｓi-1＋Ｓi+2）を加算器２７に出力するようになされている。
【００４７】
加算器（減算器）２７は、加算器２５より供給された値（９Ｓi＋９Ｓi+1）と、加算器２９より供給された値（Ｓi-1＋Ｓi+2）の差を計算し、その計算結果（Ｓi-1−９Ｓi+1−９Ｓi＋Ｓi+2）をビットシフタ３０に出力するようになされている。
【００４８】
ビットシフタ３０は、供給された値を、ＬＳＢ（Least Significant Bit）側に４ビットだけビットシフトした後、その値を第１の補間値Ｓi’として第２補間回路４に出力するようになされている。
【００４９】
図３は、第２補間回路４の一構成例を示している。
【００５０】
ビットシフタ４１は、ＰＬＬクロック位相信号発生器８より供給された定数Ａ（デジタル値）を、ＬＳＢ側に１ビットだけビットシフトした値（即ち、Ａ／２）を、比較器４２、加算器４７、および、加算器４９に出力するようになされている。
【００５１】
比較器４２は、ビットシフタ４１より供給された値（Ａ／２）と、ＰＬＬクロック位相信号発生器８より供給されたＰＬＬクロック位相信号の値Ｐi+1の差（Ｐi+1−Ａ／２）を計算し、その値が正である場合、所定の正の制御信号を、セレクタ４３乃至４６に出力し、その値がゼロまたは負である場合、所定の負の制御信号を、セレクタ４３乃至４６に出力するようになされている。
【００５２】
セレクタ４３は、第１補間回路３から、端子ａを介してサンプル値Ｓi+1を受け取るとともに、端子ｂを介して第１の補間値Ｓi’を受け取り、比較器４２より正の制御信号が供給された場合、端子ｂを介して供給された第１の補間値Ｓi’を乗算器５０に出力し、比較器４２より負の制御信号が供給された場合、端子ａを介して供給されたサンプル値Ｓi+1を乗算器５０に出力するようになされている。
【００５３】
セレクタ４４は、第１補間回路３から、端子ａを介して第１の補間値Ｓi’を受け取るとともに、端子ｂを介してサンプル値Ｓiを受け取り、比較器４２より正の制御信号が供給された場合、端子ｂを介して供給されたサンプル値Ｓiを乗算器５１に出力し、比較器４２より負の制御信号が供給された場合、端子ａを介して供給された第１の補間値Ｓi’を乗算器５１に出力するようになされている。
【００５４】
加算器（減算器）４７は、ビットシフタ４１より供給された値（Ａ／２）と、ＰＬＬクロック位相信号発生器８より供給されたＰＬＬクロック位相信号の値Ｐi+1の差を計算し、その計算結果（Ａ／２−Ｐi+1）をセレクタ４５に端子ａを介して供給するようになされている。
【００５５】
加算器（減算器）４８は、ＰＬＬクロック位相信号発生器８より供給された定数Ａと、ＰＬＬクロック位相信号発生器８より供給されたＰＬＬクロック位相信号の値Ｐi+1の差を計算し、その計算結果（Ａ−Ｐi+1）をセレクタ４５に端子ｂを介して供給するようになされている。
【００５６】
加算器（減算器）４９は、ＰＬＬクロック位相信号発生器８より供給されたＰＬＬクロック位相信号の値Ｐi+1と、ビットシフタ４１より供給された値（Ａ／２）の差を計算し、その計算結果（Ｐi+1−Ａ／２）をセレクタ４６に端子ｂを介して供給するようになされている。
【００５７】
セレクタ４５は、加算器４７から端子ａを介して、値（Ａ／２−Ｐi+1）を受け取るとともに、加算器４８から端子ｂを介して、値（Ａ−Ｐi+1）を受け取り、比較器４２より正の制御信号が供給された場合、端子ｂを介して供給された値（Ａ−Ｐi+1）を乗算器５０に出力し、比較器４２より負の制御信号が供給された場合、端子ａを介して供給された値（Ａ／２−Ｐi+1）を乗算器５０に出力するようになされている。
【００５８】
セレクタ４６は、ＰＬＬクロック位相信号発生器８から端子ａを介して、値Ｐi+1を受け取るとともに、加算器４９から端子ｂを介して、値（Ｐi+1−Ａ／２）を受け取り、比較器４２より正の制御信号が供給された場合、端子ｂを介して供給された値（Ｐi+1−Ａ／２）を乗算器５１に出力し、比較器４２より負の制御信号が供給された場合、端子ａを介して供給された値Ｐi+1を乗算器５１に出力するようになされている。
【００５９】
乗算器５０は、ＰＬＬクロック位相信号発生器８よりイネーブル信号が供給されると、セレクタ４３より供給された値（Ｓi+1またはＳi’）と、セレクタ４５より供給された値（（Ａ／２−Ｐi+1）または（Ａ−Ｐi+1））の積を計算し、その計算結果（Ｓi+1・（Ａ／２−Ｐi+1）またはＳi’・（Ａ−Ｐi+1））を加算器５２に出力するようになされている。
【００６０】
乗算器５１は、ＰＬＬクロック位相信号発生器８よりイネーブル信号が供給されると、セレクタ４４より供給された値（Ｓi’またはＳi）と、セレクタ４６より供給された値（Ｐi+1または（Ｐi+1−Ａ／２））の積を計算し、その計算結果（Ｓi’・Ｐi+1またはＳi・（Ｐi+1−Ａ／２））を加算器５２に出力するようになされている。
【００６１】
加算器５２は、乗算器５０より供給された値（Ｓi+1・（Ａ／２−Ｐi+1）またはＳi’・（Ａ−Ｐi+1））と、乗算器５１より供給された値（Ｓi’・Ｐi+1またはＳi・（Ｐi+1−Ａ／２））の和を計算し、その計算結果（（Ｓi+1・（Ａ／２−Ｐi+1）＋Ｓi’・Ｐi+1）または（Ｓi’・（Ａ−Ｐi+1）＋Ｓi・（Ｐi+1−Ａ／２）））をラッチ回路５３に出力するようになされている。
【００６２】
ラッチ回路５３は、内蔵するメモリの値を第２の補間値Ｌiとして２値化回路５および位相誤差検出回路６に出力するとともに、ＰＬＬクロック位相信号発生器８よりイネーブル信号が供給されると、加算器５２より供給された値で、そのメモリの値を更新するようになされている。
【００６３】
図４は、位相誤差検出回路６の一構成例を示している。遅延素子６１は、第２補間回路４より供給された第２の補間値Ｌiを、１システムクロックの期間だけ保持し、次のシステムクロックで位相誤差算出回路６２およびゼロクロス検出回路６３に出力するようになされている。即ち、第２の補間値Ｌiが供給されたクロックにおいて、遅延素子６１は、１クロック前に供給された第２の補間値Ｌi-1を位相誤差算出回路６２およびゼロクロス検出回路６３に出力する。
【００６４】
ゼロクロス検出回路６３は、遅延素子６１より供給された１システムクロック前の第２の補間値Ｌi-1と、第２補間回路４より供給された第２の補間値Ｌiから、再生信号の補間値にゼロクロスが発生したか否かを判断するようになされている。
【００６５】
ゼロクロス検出回路６３は、Ｌi-1が正であり、かつ、Ｌiが負であるか否かを判断し、Ｌi-1が正であり、かつ、Ｌiが負であると判断した場合、補間値に立ち下がりのゼロクロスが発生したと判断し、それに対応する信号を位相誤差算出回路６２に供給するとともに、Ｌi-1が負であり、かつ、Ｌiが正であるか否かを判断し、Ｌi-1が負であり、かつ、Ｌiが正である場合、補間値に立ち上がりのゼロクロスが発生したと判断し、それに対応する信号を位相誤差算出回路６２に供給するようになされている。
【００６６】
位相誤差算出回路６２は、ゼロクロス検出回路６３より供給される信号に応じて、遅延素子６１より供給された１システムクロック前の補間値Ｌi-1と、第２補間回路４より供給された補間値Ｌiから、位相誤差信号を算出し、ループフィルタ７に出力するようになされている。
【００６７】
位相誤差算出回路６２は、立ち上がりのゼロクロスに対応する信号が供給された場合、補間値Ｌi-1と補間値Ｌiの和（Ｌi-1＋Ｌi）を計算し、その和を位相誤差信号として、ループフィルタ７に出力するようになされている。
【００６８】
位相誤差算出回路６２は、立ち下がりのゼロクロスに対応する信号が供給された場合、補間値Ｌi-1と補間値Ｌiの和に−１を乗じた値（−（Ｌi-1＋Ｌi））を計算し、その値を位相誤差信号として、ループフィルタ７に出力するようになされている。
【００６９】
図５は、ＰＬＬクロック位相信号発生器８の一構成例を示している。位相レジスタ上限値算出回路８１は、システムクロックに従って動作し、ループフィルタ７を介して供給された位相誤差信号の値に応じて、ＰＬＬクロック位相レジスタ８７に保持される値の上限値Ｘを算出し、その上限値Ｘを加算器（減算器）８２および比較器８３に出力するようになされている。
【００７０】
定数発生回路８４は、所定の定数Ａ（デジタル値）を発生し、その信号を加算器８５および第２補間回路４に出力するようになされている。
【００７１】
加算器８５は、定数発生回路８４より供給された定数Ａと、ＰＬＬクロック位相レジスタ８７より供給されたＰＬＬクロック位相信号Ｐiの和（Ｐi＋Ａ）を計算し、その計算結果を加算器８２、比較器８３、および、切替回路８６に出力するようになされている。
【００７２】
加算器（減算器）８２は、加算器８５より供給された値（Ｐi＋Ａ）と、位相レジスタ上限値算出回路８１より供給された上限値Ｘの差を計算し、その計算結果（Ｐi＋Ａ−Ｘ）を切替回路８６に出力するようになされている。
【００７３】
比較器８３は、加算器８５より供給された値（Ｐi＋Ａ）と、位相レジスタ上限値算出回路８１より供給された上限値Ｘの差を計算し、その計算結果（Ｐi＋Ａ−Ｘ）が正であるか否かを判断するようになされている。
【００７４】
比較器８３は、計算された値（Ｐi＋Ａ−Ｘ）が正であると判断した場合（即ち、（Ｐi＋Ａ）＞Ｘである場合）、第１の制御信号を切替回路８６および遅延素子８８に供給し、計算結果（Ｐi＋Ａ−Ｘ）がゼロ以下であると判断した場合（即ち、（Ｐi＋Ａ）≦Ｘである場合）、第２の制御信号を切替回路８６および遅延素子８８に供給するようになされている。
【００７５】
切替回路８６は、第１の制御信号が供給された場合（即ち、（Ｐi＋Ａ）＞Ｘである場合）、加算器８２より供給された値（Ｐi＋Ａ−Ｘ）をＰＬＬクロック位相レジスタ８７に出力し、第２の制御信号が供給された場合（即ち、（Ｐi＋Ａ）≦Ｘである場合）、加算器８５より供給された値（Ｐi＋Ａ）をＰＬＬクロック位相レジスタ８７に出力するようになされている。
【００７６】
ＰＬＬクロック位相レジスタ８７は、システムクロックに従って動作し、切替回路８６より供給された値（（Ｐi＋Ａ）または（Ｐi＋Ａ−Ｘ））を、内蔵する記憶素子で記憶し、その値をＰＬＬクロック位相信号の値Ｐiとして、加算器８５および第２補間回路４に出力するようになされている。
【００７７】
遅延素子８８は、比較器８３からの出力を１システムクロックの期間だけ保持した後、その値をイネーブル信号として第２補間回路４および２値化回路５に出力するようになされている。
【００７８】
このように、比較器８３の出力を、イネーブル信号として第２補間回路４および２値化回路５に出力し、時刻ｔi-1乃至時刻ｔiにおいてＰＬＬクロック位相信号Ｐにゼロクロスが発生した場合（即ち、比較器８３により時刻ｔiにおいて演算されたＰi＋Ａの値が上限値Ｘを超える場合）だけ、ＰＬＬクロック位相信号Ｐのゼロクロスに対応して、第２の補間値の更新および処理（２値化処理など）が行われるようにしている。
【００７９】
以上のように、このＰＬＬクロック位相信号発生器８は、システムクロックに従って動作し、ＰＬＬクロック位相信号の値Ｐiを、１システムクロック毎に定数Ａだけ増加していき、増加した値（Ｐi＋Ａ）が上限値Ｘを超える場合、その増加した値（Ｐi＋Ａ）から上限値Ｘを減算する（Ｐi＋Ａ−Ｘ）。即ち、ＰＬＬクロック位相信号発生器８は、図６に示すように、最大振幅がＸであり、傾きがＡ／Δｔ（Δｔはシステムクロックの周期）である鋸波のＰＬＬクロック位相信号Ｐの、各システムクロックにおける値Ｐiを算出する。
【００８０】
次に、本実施例におけるサンプル値から、第１の補間値を算出する動作について説明する。
【００８１】
図２の第１補間回路３において、遅延素子２１，２４，２５により３クロック分遅延させた、サンプル値Ｓi-1が、加算器２９に出力される。
【００８２】
遅延素子２１で１クロック分遅延させたサンプル値を加算器２２およびビットシフタ２３によって９倍にした値（９・Ｓi+1）が、加算器２５に出力されるとともに、その値を遅延素子２６により１クロック分だけ遅延させた値（９・Ｓi）が、加算器２５に出力される。
【００８３】
加算器２５は、値（９・Ｓi+1）と値（９・Ｓi）の和を計算し、その計算結果（９Ｓi+1＋９Ｓi）を加算器２７に出力する。
【００８４】
一方、加算器２９は、３クロック前のサンプル値Ｓi-1とＡ／Ｄコンバータ２より供給されたサンプル値Ｓi+2の和を計算し、その計算結果（Ｓi+2＋Ｓi-1）を加算器２７に出力する。
【００８５】
そして、加算器２７は、値（９Ｓi+1＋９Ｓi）と、値（Ｓi+2＋Ｓi-1）の差を計算し、その計算結果（Ｓi+2−９Ｓi+1−９Ｓi＋Ｓi-1）をビットシフタ３０に出力する。
【００８６】
ビットシフタ３０は、その値を、４ビットだけＬＳＢ側にビットシフトした後、第１の補間値Ｓi’（＝（Ｓi+2−９Ｓi+1−９Ｓi＋Ｓi-1）／１６）として第２補間回路４に出力する。なお、ビットシフタ３０は、ビットシフトを行うだけであるので、端数は切り捨てられる。
【００８７】
さらに、第１の補間値Ｓi’が第２補間回路４に出力されるとき、遅延素子２１は、１クロック前のサンプル値Ｓi+1を第２補間回路４に出力し、遅延素子２４は、２クロック前のサンプル値Ｓiを第２補間回路４に出力する。
【００８８】
以上のようにして、第１補間回路３は、図７に示すように、４つのサンプル値Ｓi-1乃至Ｓi+2を基点として、３次関数による補間で、第１の補間値Ｓi’を算出し、その第１の補間値Ｓi’、および、２つのサンプル値Ｓi，Ｓi+1を、第２補間回路４に出力する。
【００８９】
なお、ビットシフタ２３，３０は、入力されたデータの各ビットが、そのビットに対応する、ビットシフト後のビットとして出力されるように配線されているだけであるので、データが入力されたクロックと同一のクロックで、ビットシフト後のデータを出力する。
【００９０】
また、第１補間回路３の加算器２２，２５，２７，２９においては、ゲートの伝播遅延が生じるが、回路を非常に高速（ゲートの伝播遅延と同程度の速さ）で動作させない限り、特に問題にはならない。なお、回路をゲートの伝播遅延と同程度の速さで動作させる場合においては、そのゲートの伝播遅延に対応して、各部のタイミングを調整するために、遅延素子を設けるようにする。
【００９１】
なお、本実施例においては、第１補間回路３はＰＬＬの構成要素ではないので、第１の補間値の算出に要する時間が、ＰＬＬの処理速度に影響を与えることはない。
【００９２】
次に、本実施例におけるＰＬＬ動作について説明する。
【００９３】
最初に、位相誤差検出回路６において、ゼロクロス検出回路６３は、１システムクロック前の再生信号の補間値Ｌi-1と、補間値Ｌiを受け取り、Ｌi-1が負であり、かつ、Ｌiが正であるか否かを判断し、Ｌi-1が負であり、かつ、Ｌiが正である場合、補間値に立ち上がりのゼロクロスが発生したと判断し、それに対応する信号を位相誤差算出回路６２に供給する。
【００９４】
立ち上がりのゼロクロスに対応する信号が供給されると、位相誤差算出回路６２は、１システムクロック前の補間値Ｌi-1と補間値Ｌiの和（Ｌi-1＋Ｌi）を計算し、その和を位相誤差信号として、ループフィルタ７に出力する。
【００９５】
図８（ａ）は、立ち上がりのゼロクロスが検出されたときの補間値Ｌi-1，Ｌiの値と位相誤差信号Δθの値の関係を示している。補間値Ｌiの絶対値が、補間値Ｌi-1の絶対値より大きい場合、Δθの値は、正となる。これに対して、補間値Ｌiの絶対値が、補間値Ｌi-1の絶対値より小さい場合、Δθの値は、負となる。
【００９６】
一方、ゼロクロス検出回路６３は、Ｌi-1が正であり、かつ、Ｌiが負であるか否かを判断し、Ｌi-1が正であり、かつ、Ｌiが負であると判断した場合、補間値に立ち下がりのゼロクロスが発生したと判断し、それに対応する信号を位相誤差算出回路６２に供給する。
【００９７】
立ち下がりのゼロクロスに対応する信号が供給されると、位相誤差算出回路６２は、１システムクロック前の補間値Ｌi-1と補間値Ｌiの和に−１を乗じた値（−（Ｌi-1＋Ｌi））を計算し、その値を位相誤差信号として、ループフィルタ７に出力する。
【００９８】
図８（ｂ）は、立ち下がりのゼロクロスが検出されたときの補間値Ｌi-1，Ｌiの値と位相誤差信号Δθの値の関係を示している。補間値Ｌiの絶対値が、補間値Ｌi-1の絶対値より大きい場合、Δθの値は、正となる。一方、補間値Ｌiの絶対値が、補間値Ｌi-1の絶対値より小さい場合、Δθの値は、負となる。
【００９９】
なお、補間値Ｌi-1および補間値Ｌiが同符号である場合、ゼロクロスは発生していないので、ゼロクロス検出回路６３は、位相誤差算出回路６２に、特に何も出力しない。そして、位相誤差算出回路６２は、ゼロクロス検出回路６３によりゼロクロスに対応する信号が供給されなかった場合、位相誤差信号として、ゼロをループフィルタ７に出力する。
【０１００】
図８に示すように、立ち上がりのゼロクロスおよび立ち下がりのゼロクロスのいずれの場合においても、時刻ｔi-1の補間値Ｌi-1と時刻ｔiの補間値Ｌiで線形補間した値Ｌが０になる時刻が、時刻ｔi-1と時刻ｔiの中点より小さい場合、ループフィルタ７に正の位相誤差信号が供給され、値Ｌが０になる時刻が、時刻ｔi-1と時刻ｔiの中点より大きい場合、ループフィルタ７に負の位相誤差信号が供給される。
【０１０１】
なお、位相誤差検出回路６には、ＰＬＬクロック位相信号発生器８により生成されたＰＬＬクロック位相信号は直接供給されないが、ＰＬＬクロック位相信号にゼロクロスが発生しないときは、位相誤差検出回路６に供給される再生信号の補間値が更新されないので、位相誤差検出回路６は、位相誤差信号としてゼロをループフィルタに出力することになり、間接的に、ＰＬＬクロック位相信号を反映するように動作している。
【０１０２】
次に、ループフィルタ７は、位相誤差信号の高周波成分を抑制し、ＰＬＬクロック位相信号発生器８に出力する。このようにして、ループフィルタ７は、ＰＬＬにおいて高域で位相が大きく遅れて正帰還がかからないようにするとともに、再生信号に含まれている符号間干渉の成分や雑音を低減させている。
【０１０３】
そして、ＰＬＬクロック位相信号発生器８において、位相レジスタ上限値算出回路８１は、ループフィルタ７を介して供給された位相誤差信号の値に応じて、ＰＬＬクロック位相レジスタ８７に保持される値の上限値Ｘを算出し、その上限値Ｘを加算器（減算器）６２および比較器８３に出力する。
【０１０４】
比較器８３は、加算器８５より供給された値（Ｐi＋Ａ）と、位相レジスタ上限値算出回路８１より供給された上限値Ｘとの差（Ｐi＋Ａ−Ｘ）を計算し、値（Ｐi＋Ａ−Ｘ）が正であるか否かを判断し、値（Ｐi＋Ａ−Ｘ）が正であると判断した場合（即ち、（Ｐi＋Ａ）＞Ｘである場合）、切替回路８６を制御し、加算器８２により算出された値（Ｐi＋Ａ−Ｘ）をＰＬＬクロック位相レジスタ８７に記憶させる。
【０１０５】
一方、計算された値（Ｐi＋Ａ−Ｘ）がゼロ以下であると判断した場合（即ち、（Ｐi＋Ａ）≦Ｘである場合）、比較器８３は、切替回路８６を制御し、加算器８５により算出された値（Ｐi＋Ａ）をＰＬＬクロック位相レジスタ８７に記憶させる。
【０１０６】
ＰＬＬクロック位相レジスタ８７は、切替回路８６からの値を、内蔵する記憶素子において保持するとともに、その値をＰＬＬクロック位相信号の値Ｐiとして第２補間回路４に出力する。
【０１０７】
このようにして、ＰＬＬクロック位相信号発生器８は、図６に示すような鋸波であるＰＬＬクロック位相信号Ｐの、各システムクロックにおける値Ｐiを算出し、第２補間回路４に出力する。そして、ＰＬＬクロック位相信号発生器８は、上限値Ｘを位相誤差信号に応じて調整することにより、仮想的な鋸波であるＰＬＬクロック位相信号Ｐの周波数を調整している。
【０１０８】
次に、第２補間回路４は、時刻ｔiおよび時刻ｔi+1における、２つの連続するＰＬＬクロック位相信号の値Ｐi，Ｐi+1から、仮想的なＰＬＬクロック位相信号Ｐの位相がゼロである（即ち、ＰＬＬクロック位相信号の値が０である、ゼロクロスが発生した）時刻を算出し、ゼロクロスが発生した時刻における再生信号の値（第２の補間値）を、第１補間回路３からのサンプル値Ｓi+1，Ｓiおよび第１の補間値Ｓi’のうちの２つの値（Ｓi+1とＳi’、または、Ｓi’とＳi）から線形補間で算出する。
【０１０９】
なお、ＰＬＬクロック位相信号Ｐのゼロクロスが区間（（ｔi＋ｔi+1）／２，ｔi+1］で発生した場合においては、第２の補間値を、第１の補間値Ｓi’およびサンプル値Ｓi+1から線形補間で算出し、ゼロクロスが区間［ｔi，（ｔi＋ｔi+1）／２］で発生した場合においては、第２の補間値を、サンプル値Ｓiおよび第１の補間値Ｓi’から線形補間で算出する。
【０１１０】
ゼロクロスが区間（（ｔi＋ｔi+1）／２，ｔi+1］で発生した場合においては、仮想的なＰＬＬクロック位相信号Ｐにゼロクロスが発生した時刻をｔzとすると、図９に示すように、ＰＬＬクロック位相信号Ｐ（鋸波）の傾きが一定であるので、（ｔz−（ｔi＋ｔi+1）／２）と（ｔi+1−ｔz）の比（（ｔz−（ｔi＋ｔi+1）／２）：（ｔi+1−ｔz））と、（Ａ／２−Ｐi+1）とＰi+1の比（（Ａ／２−Ｐi+1）：Ｐi+1）は同一である。
【０１１１】
また、サンプル値Ｓi+1と第１の補間値Ｓi’から補間値Ｌi+1’を線形補間で算出するので、（ｔz−（ｔi＋ｔi+1）／２）と（ｔi+1−ｔz）の比（（ｔz−（ｔi＋ｔi+1）／２）：（ｔi+1−ｔz））と、（Ｌi+1’−Ｓi’）と（Ｓi+1−Ｌi+1’）の比（（Ｌi+1’−Ｓi’）：（Ｓi+1−Ｌi+1’））は同一である。
【０１１２】
従って、（Ａ／２−Ｐi+1）とＰi+1の比（（Ａ／２−Ｐi+1）：Ｐi+1）と、（Ｌi+1’−Ｓi’）と（Ｓi+1−Ｓi’）の比（（Ｌi+1’−Ｓi’）：（Ｓi+1−Ｌi+1’））は、同一であり、次式で表すことができる。
（Ａ／２−Ｐi+1）：Ｐi+1＝（Ｌi+1’−Ｓi’）：（Ｓi+1−Ｌi+1’）
【０１１３】
この式を書き直すと、再生信号の補間値Ｌi+1’は、次のようになる。
Ｌi+1’＝（Ｓi+1・（Ａ／２−Ｐi+1）＋Ｓi’・Ｐi+1）／（Ａ／２）
【０１１４】
一方、ゼロクロスが区間［ｔi，（ｔi＋ｔi+1）／２］で発生した場合においては、図１０に示すように、ＰＬＬクロック位相信号Ｐ（鋸波）の傾きが一定であるので、（ｔz−ｔi）と（（ｔi＋ｔi+1）／２−ｔz）との比（（ｔz−ｔi）：（（ｔi＋ｔi+1）／２−ｔz））と、（Ａ−Ｐi+1）と（Ｐi+1−Ａ／２）の比（（Ａ−Ｐi+1）：（Ｐi+1−Ａ／２））は同一である。
【０１１５】
また、サンプル値Ｓiと第１の補間値Ｓi’から補間値Ｌi+1’を線形補間で算出するので、（ｔz−ｔi）と（（ｔi＋ｔi+1）／２−ｔz）との比（（ｔz−ｔi）：（（ｔi＋ｔi+1）／２−ｔz））と、（Ｓi−Ｌi+1’）と（Ｌi+1’−Ｓi’）の比（（Ｓi−Ｌi+1’）：（Ｌi+1’−Ｓi’））は同一である。
【０１１６】
従って、（Ａ−Ｐi+1）と（Ｐi+1−Ａ／２）の比（（Ａ−Ｐi+1）：（Ｐi+1−Ａ／２））と、（Ｓi−Ｌi+1’）と（Ｌi+1’−Ｓi’）の比（（Ｓi−Ｌi+1’）：（Ｌi+1’−Ｓi’））は、同一であり、次式で表すことができる。
（Ａ−Ｐi+1）：（Ｐi+1−Ａ／２）＝（Ｓi−Ｌi+1’）：（Ｌi+1’−Ｓi’）
【０１１７】
この式を書き直すと、再生信号の補間値Ｌi+1’は、次のようになる。
Ｌi+1’＝（Ｓi’・（Ａ−Ｐi+1）＋Ｓi・（Ｐi+1−Ａ／２））／（Ａ／２）
【０１１８】
以上のように、ゼロクロスが区間（（ｔi＋ｔi+1）／２，ｔi+1］で発生した場合においては、補間値は、
Ｌi+1’＝（Ｓi+1・（Ａ／２−Ｐi+1）＋Ｓi’・Ｐi+1）／（Ａ／２）
となり、ゼロクロスが区間［ｔi，（ｔi＋ｔi+1）／２］で発生した場合においては、補間値は、
Ｌi+1’＝（Ｓi’・（Ａ−Ｐi+1）＋Ｓi・（Ｐi+1−Ａ／２））／（Ａ／２）
となるが、この第２補間回路４は、それぞれの場合において、各式の分子（（Ｓi+1・（Ａ／２−Ｐi+1）＋Ｓi’・Ｐi+1）または（Ｓi’・（Ａ−Ｐi+1）＋Ｓi・（Ｐi+1−Ａ／２）））を、第２の補間値Ｌi+1として算出する。
【０１１９】
まず、ビットシフタ４１は、ＰＬＬクロック位相信号発生器８より供給された定数Ａを１／２にし、比較器４２に出力する。
【０１２０】
比較器４２は、ビットシフタ４１より供給された値（Ａ／２）と、ＰＬＬクロック位相信号の値Ｐi+1の比較を行い、Ｐi+1がＡ／２より大きいと判断した場合（即ち、ＰＬＬクロック位相信号Ｐのゼロクロスが区間［ｔi，（ｔi＋ｔi+1）／２］で発生した場合）、正の制御信号をセレクタ４３乃至４６に出力し、Ｐi+1がＡ／２以下であると判断した場合（即ち、ＰＬＬクロック位相信号Ｐのゼロクロスが区間（（ｔi＋ｔi+1）／２，ｔi+1］で発生した場合）、負の制御信号をセレクタ４３乃至４６に出力する。
【０１２１】
ＰＬＬクロック位相信号Ｐのゼロクロスが区間（（ｔi＋ｔi+1）／２，ｔi+1］で発生した場合、セレクタ４３は、値Ｓi+1を乗算器５０に出力し、セレクタ４５は、加算器４７により算出された値（Ａ／２−Ｐi+1）を乗算器５０に出力する。そして、乗算器５０は、ＰＬＬクロック位相信号発生器８よりイネーブル信号が供給されたときだけ、それらの値の積を算出し、その計算結果（Ｓi+1・（Ａ／２−Ｐi+1））を加算器５２に出力する。
【０１２２】
このとき、セレクタ４４は、値Ｓi’を乗算器５１に出力し、セレクタ４６は、値Ｐi+1を乗算器５１に出力する。そして、乗算器５１は、ＰＬＬクロック位相信号発生器８よりイネーブル信号が供給されたときだけ、それらの値の積を算出し、その計算結果（Ｓi’・Ｐi+1）を加算器５２に出力する。
【０１２３】
そして、加算器５２は、乗算器５０，５１より供給された値の和を計算し、その計算結果（Ｓi+1・（Ａ／２−Ｐi+1）＋Ｓi’・Ｐi+1）をラッチ回路５３に出力する。
【０１２４】
ラッチ回路５３は、内蔵するメモリの値を補間値Ｌiとして２値化回路５および位相誤差検出回路６に出力するとともに、ＰＬＬクロック位相信号発生器８よりイネーブル信号が供給されると、加算器５２より供給された値（Ｓi+1・（Ａ／２−Ｐi+1）＋Ｓi’・Ｐi+1）で、内蔵するメモリの値を更新する。
【０１２５】
一方、ＰＬＬクロック位相信号Ｐのゼロクロスが区間［ｔi，（ｔi＋ｔi+1）／２］で発生した場合、セレクタ４３は、値Ｓi’を乗算器５０に出力し、セレクタ４５は、加算器４８により算出された値（Ａ−Ｐi+1）を乗算器５０に出力する。そして、乗算器５０は、ＰＬＬクロック位相信号発生器８よりイネーブル信号が供給されたときだけ、それらの値の積を算出し、その計算結果（Ｓi’・（Ａ−Ｐi+1））を加算器５２に出力する。
【０１２６】
このとき、セレクタ４４は、値Ｓiを乗算器５１に出力し、セレクタ４６は、加算器４９により算出された値（Ｐi+1−Ａ／２）を乗算器５１に出力する。そして、乗算器５１は、ＰＬＬクロック位相信号発生器８よりイネーブル信号が供給されたときだけ、それらの値の積を算出し、その計算結果（Ｓi・（Ｐi+1−Ａ／２））を加算器５２に出力する。
【０１２７】
加算器５２は、乗算器５０，５１より供給された値の和を計算し、その計算結果（Ｓi’・（Ａ−Ｐi+1）＋Ｓi・（Ｐi+1−Ａ／２））をラッチ回路５３に出力する。
【０１２８】
ラッチ回路５３は、内蔵するメモリの値を補間値Ｌiとして２値化回路５および位相誤差検出回路６に出力するとともに、ＰＬＬクロック位相信号発生器８よりイネーブル信号が供給されると、加算器５２より供給された値（Ｓi’・（Ａ−Ｐi+1）＋Ｓi・（Ｐi+1−Ａ／２））で、内蔵するメモリの値を更新する。
【０１２９】
図１１は、ラッチ回路５３より出力される補間値Ｌiの一例を示している。時刻ｔi乃至時刻ｔi+1においてＰＬＬクロック位相信号Ｐにゼロクロスが発生した場合、第２補間回路４は、時刻ｔi+1においてＰＬＬクロック位相信号発生器８から供給されたＰＬＬクロック位相信号Ｐの値Ｐi+1（図中の×印）と時刻ｔiに供給された値Ｐiに応じて、ラッチ回路５３に記憶されている補間値を更新する。なお、時刻ｔi乃至時刻ｔi+1においてＰＬＬクロック位相信号Ｐにゼロクロスが発生しなかった場合（例えば、図１１の時刻ｔi）は、補間値を更新しない。
【０１３０】
このように、第２補間回路４は、値（（Ｓi+1・（Ａ／２−Ｐi+1）＋Ｓi’・Ｐi+1）または（Ｓi’・（Ａ−Ｐi+1）＋Ｓi・（Ｐi+1−Ａ／２）））を補間値Ｌi+1として算出し、後段の２値化回路５および位相誤差検出回路６に出力する。そして、２値化回路５は、（Ａ／２）に対応するビット数だけ補間値Ｌiをビットシフトさせることにより、本来の補間値Ｌi’（＝Ｌi／（Ａ／２））を算出し、その値に対して２値化処理を行うようにしている。
【０１３１】
このようにすることにより、（Ａ／２）の割算を行う演算回路を設ける必要がなくなり、コストを低減することができる。
【０１３２】
なお、ＰＬＬクロック位相信号にゼロクロスが発生しなかったと判断した場合、ＰＬＬクロック位相信号発生器８は、第２補間回路４にイネーブル信号を出力しないので、ラッチ回路５３は、１クロック前の補間値をそのまま出力する。２値化回路５は、ＰＬＬクロック位相信号発生器８からのイネーブル信号に同期して処理を行うので、ラッチ回路５３が１クロック前の補間値をそのまま出力しても（即ち、２クロックの間、同じ値を出力しても）、同じ補間値を２度処理することはない。
【０１３３】
以上のようにして、本実施例においては、位相誤差検出回路６は、再生信号の補間値のゼロクロスの、システムクロックの中点からのずれ（位相誤差）を検出し、ＰＬＬクロック位相信号発生器８は、そのずれに対応して、仮想的なＰＬＬクロック位相信号Ｐの周波数を調整することで、補間値を算出するタイミング（Ｐの位相がゼロであるとき）を調整して、再生信号の補間値のゼロクロスを、システムクロックの中点に近づける。
【０１３４】
このように再生信号の補間値のゼロクロスをシステムクロックの中点に近づけることにより、符号間干渉や雑音などに起因して再生信号の補間値のゼロクロスが多少ずれていても、２値化回路５により正確に２値化処理を行うことができる。
【０１３５】
なお、上記実施例においては、第２補間回路４などのＰＬＬを構成する各回路は、すべて、システムクロックに同期して動作するので、高速な処理を行う場合においても、システムクロックより高いクロック周波数で動作する回路を必要とせず、安価で装置を実現することができる。
【０１３６】
図１２は、第１補間回路３の他の構成例を示している。この第１補間回路３は、２次関数を利用して補間を行い、第１の補間値Ｓi’を算出するようになされている。
【０１３７】
この第１補間回路３は、時刻ｔi-1，ｔi，ｔi+1における３つのサンプル値Ｓi-1，Ｓi，Ｓi+1を基点とし、２次関数を利用して、時刻ｔiと時刻ｔi+1の中間の時刻（（ｔi＋ｔi+1）／２）における再生信号の値（第１の補間値Ｓi’）を補間するようになされている。
【０１３８】
なお、第１の補間値Ｓi’は、２次のフィッティング関数
ｙ＝ａ・ｔ2＋ｂ・ｔ＋ｃ
に、各サンプル値に対応して生成される３つの関係
Ｓi+1＝ａ・ｔi+1 2＋ｂ・ｔi+1＋ｃ
Ｓi ＝ａ・ｔi 2 ＋ｂ・ｔi ＋ｃ
Ｓi-1＝ａ・ｔi-1 2＋ｂ・ｔi-1＋ｃ
より算出される係数ａ，ｂ，ｃを代入して、時刻（（ｔi＋ｔi+1）／２）におけるフィッティング関数の値（即ち、（３Ｓi+1＋６Ｓi−Ｓi-1）／８）として算出される。
【０１３９】
ビットシフタ９１は、Ａ／Ｄコンバータ２より供給されたサンプル値Ｓi+1を、１ビットだけＭＳＢ側にビットシフトした値（２・Ｓi+1）を加算器９２に出力するようになされている。
【０１４０】
加算器９２は、Ａ／Ｄコンバータ２より供給されたサンプル値Ｓi+1と、ビットシフタ９１より供給された値（２・Ｓi+1）の和を計算し、その計算結果（３・Ｓi+1）を遅延素子９３および加算器９４に出力するようになされている。
【０１４１】
遅延素子９３は、加算器９２より供給された値（３・Ｓi）を、１システムクロックの間だけ保持し、次のクロックで、その値をビットシフタ９５に出力するようになされている。即ち、加算器９２より値（３・Ｓi+1）が供給されるクロックにおいて、遅延素子９３は、１クロックの間だけ保持していた値（３・Ｓi）を、ビットシフタ９５に出力する。
【０１４２】
ビットシフタ９５は、遅延素子９３より供給された値（３Ｓi）を、１ビットだけＭＳＢ側にビットシフトした値（６・Ｓi）を加算器９４に出力するようになされている。
【０１４３】
加算器９４は、加算器９２より供給された値（３・Ｓi+1）と、ビットシフタ９５より供給された値（６・Ｓi）の和を計算し、その和（３・Ｓi+1＋６・Ｓi）を加算器９６に出力するようになされている。
【０１４４】
遅延素子９７は、Ａ／Ｄコンバータ２より供給されたサンプル値Ｓi+1を、１システムクロックの間だけ保持し、次のクロックで、その値を遅延素子９８および第２補間回路４に出力するようになされている。即ち、サンプル値Ｓi+1が供給されるクロックにおいて、遅延素子９７は、１クロックの間保持していたサンプル値Ｓiを、遅延素子９８および第２補間回路４に出力する。
【０１４５】
遅延素子９８は、遅延素子９７より供給されたサンプル値Ｓiを、１システムクロックの間だけ保持し、次のクロックで、その値を加算器９６に出力するようになされている。即ち、遅延素子９７よりサンプル値Ｓiが供給されるクロックにおいて、遅延素子９８は、１クロックの間保持していたサンプル値Ｓi-1を、加算器９６に出力する。
【０１４６】
加算器（減算器）９６は、遅延素子９８より供給されたサンプル値Ｓi-1と、加算器９４より供給された値（３Ｓi+1＋６Ｓi）の差を計算し、その計算結果（３Ｓi+1＋６Ｓi−Ｓi-1）をビットシフタ９９に出力するようになされている。
【０１４７】
ビットシフタ９９は、供給された値を、ＬＳＢ側に３ビットだけビットシフトした後、第１の補間値Ｓi’として第２補間回路４に出力するようになされている。
【０１４８】
このように、この第１補間回路３は、図１３に示すように、３つのサンプル値Ｓi-1乃至Ｓi+1を基点として、２次関数による補間で、第１の補間値Ｓi’（＝（３Ｓi+1＋６Ｓi−Ｓi-1）／８）を算出し、その第１の補間値Ｓi’、および、２つのサンプル値Ｓi，Ｓi+1を、第２補間回路４に出力する。
【０１４９】
なお、この第１補間回路３においては、ビットシフタ９１，９５，９９は、入力されたデータの各ビットが、そのビットに対応する、ビットシフト後のビットとして出力されるように配線されているだけであるので、データが入力されたクロックと同一のクロックで、ビットシフト後のデータを出力する。
【０１５０】
また、この第１補間回路３の加算器９２，９４，９６においては、ゲートの伝播遅延が生じるが、回路を非常に高速（ゲートの伝播遅延と同程度の速さ）で動作させない限り、特に問題にはならない。なお、回路をゲートの伝播遅延と同程度の速さで動作させる場合においては、そのゲートの伝播遅延に対応して、各部に遅延素子を設けることにより、各部のタイミングを調整する。
【０１５１】
図１４は、第２補間回路４の他の構成例を示している。この第２補間回路４は、定数Ａが２n−２である場合（今の場合、Ａ＝２8−２（＝２５４））のものである。
【０１５２】
比較器１０１は、ＰＬＬクロック位相信号発生器８より供給されたＰＬＬクロック位相信号の値Ｐi+1と、値１２７（＝Ａ／２）の差（Ｐi+1−１２７）を計算し、その値が正である場合、所定の正の制御信号を、セレクタ１０２，１０３に出力し、その値がゼロまたは負である場合、所定の負の制御信号を、セレクタ１０２，１０３に出力するようになされている。
【０１５３】
セレクタ１０２は、第１補間回路３から、端子ａを介してサンプル値Ｓi+1を受け取るとともに、端子ｂを介して第１の補間値Ｓi’を受け取り、比較器１０１より正の制御信号が供給された場合、端子ｂを介して供給された第１の補間値Ｓi’を乗算器１０４に出力し、比較器１０１より負の制御信号が供給された場合、端子ａを介して供給されたサンプル値Ｓi+1を乗算器１０４に出力するようになされている。
【０１５４】
セレクタ１０３は、第１補間回路３から、端子ａを介して第１の補間値Ｓi’を受け取るとともに、端子ｂを介してサンプル値Ｓiを受け取り、比較器１０１より正の制御信号が供給された場合、端子ｂを介して供給されたサンプル値Ｓiを乗算器１０５に出力し、比較器１０１より負の制御信号が供給された場合、端子ａを介して供給された第１の補間値Ｓi’を乗算器１０５に出力するようになされている。
【０１５５】
加算器（減算器）１０７は、定数発生回路１０６より発生された定数（デジタル値）１２７（＝Ａ／２）と、ＰＬＬクロック位相信号発生器８より供給された、８ビットのＰＬＬクロック位相信号の値Ｐi+1の下位７ビットの値Ｐi+1’との差を計算し、その計算結果を乗算器１０４に出力するようになされている。なお、８ビットのＰＬＬクロック位相信号の値Ｐi+1の下位７ビットの値Ｐi+1’は、Ｐi+1が１２８より小さい場合、Ｐi+1の値と同一であり、Ｐi+1が１２８以上である場合、（Ｐi+1−１２８）と同一である。
【０１５６】
乗算器１０４は、ＰＬＬクロック位相信号発生器８よりイネーブル信号が供給されると、セレクタ１０２より供給された値（Ｓi+1またはＳi’）と、加算器１０７より供給された値（１２７−Ｐi+1’）の積を計算し、その計算結果（Ｓi+1・（１２７−Ｐi+1）またはＳi’・（２５５−Ｐi+1））を加算器１０８に出力するようになされている。
【０１５７】
乗算器１０５は、ＰＬＬクロック位相信号発生器８よりイネーブル信号が供給されると、セレクタ１０３より供給された値（Ｓi’またはＳi）と、ＰＬＬクロック位相信号発生器８より供給された８ビットのＰＬＬクロック位相信号Ｐi+1のうちの下位７ビットの値Ｐi+1’の積を計算し、その計算結果（Ｓi’・Ｐi+1またはＳi・（Ｐi+1−１２８））を加算器１０８に出力するようになされている。
【０１５８】
加算器１０８は、乗算器１０４より供給された値（Ｓi+1・（１２７−Ｐi+1）またはＳi’・（２５５−Ｐi+1））と、乗算器１０５より供給された値（Ｓi’・Ｐi+1またはＳi・（Ｐi+1−１２８））の和を計算し、その計算結果（（Ｓi+1・（１２７−Ｐi+1）＋Ｓi’・Ｐi+1）または（Ｓi’・（２５５−Ｐi+1）＋Ｓi・（Ｐi+1−１２８）））をラッチ回路１０９に出力するようになされている。
【０１５９】
ラッチ回路１０９は、ＰＬＬクロック位相信号発生器８よりイネーブル信号が供給されると、加算器１０８より供給された値で、内蔵するメモリの値を更新するとともに、メモリの値を第２の補間値Ｌiとして２値化回路５および位相誤差検出回路６に出力するようになされている。
【０１６０】
次に、この第２補間回路４の動作について説明する。
【０１６１】
この第２補間回路４においては、ＰＬＬクロック位相信号発生器８より供給されたＰi+1の値が１２８より小さい場合、セレクタ１０２によりサンプル値Ｓi+1が乗算器１０４に供給されるとともに、加算器１０７より値（１２７−Ｐi+1）が乗算器１０４に供給され、乗算器１０４は、それらの値の積を計算し、その計算結果（Ｓi+1・（１２７−Ｐi+1））を加算器１０８に出力する。
【０１６２】
また、Ｐi+1が１２８より小さい場合、セレクタ１０３によりサンプル値Ｓi’が乗算器１０５に供給されるとともに、ＰＬＬ位相信号発生信号の８ビットの値Ｐi+1の下位７ビットの値Ｐi+1’（この場合は、Ｐi+1と同一である）が乗算器１０５に供給され、乗算器１０５は、それらの値の積（Ｓi’・Ｐi+1）を計算し、その計算結果を加算器１０８に出力する。
【０１６３】
そして、加算器１０８は、乗算器１０４より供給された値（Ｓi+1・（１２７−Ｐi+1））と、乗算器１０５より供給された値（Ｓi’・Ｐi+1）の和を計算し、その計算結果（Ｓi+1・（１２７−Ｐi+1）＋Ｓi’・Ｐi+1）をラッチ回路１０９に出力する。
【０１６４】
一方、ＰＬＬクロック位相信号発生器８より供給されたＰi+1の値が１２８以上である場合、セレクタ１０２によりサンプル値Ｓi’が乗算器１０４に供給されるとともに、加算器１０７より値（２５５−Ｐi+1（＝１２７−（Ｐi+1−１２８）））が乗算器１０４に供給され、乗算器１０４は、それらの値の積を計算し、その計算結果（Ｓi’・（２５５−Ｐi+1））を加算器１０８に出力する。
【０１６５】
また、Ｐi+1が１２８以上である場合、セレクタ１０３によりサンプル値Ｓiが乗算器１０５に供給されるとともに、ＰＬＬ位相信号発生信号の８ビットの値Ｐi+1の下位７ビットの値Ｐi+1’（この場合は、（Ｐi+1−１２８）と同一である）が乗算器１０５に供給され、乗算器１０５は、それらの値の積（Ｓi・（Ｐi+1−１２８））を計算し、その計算結果を加算器１０８に出力する。
【０１６６】
そして、加算器１０８は、乗算器１０４より供給された値（Ｓi’・（２５５−Ｐi+1））と、乗算器１０５より供給された値（Ｓi・（Ｐi+1−１２８））の和を計算し、その計算結果（Ｓi’・（２５５−Ｐi+1）＋Ｓi・（Ｐi+1−１２８））をラッチ回路１０９に出力する。
【０１６７】
以上のように、この第２補間回路４は、Ｐi+1が１２８より小さい場合、補間値として、値（Ｓi+1・（１２７−Ｐi+1）＋Ｓi’・Ｐi+1）を算出し、Ｐi+1が１２８以上である場合、補間値として、値（Ｓi’・（２５５−Ｐi+1）＋Ｓi・（Ｐi+1−１２８））を算出する。
【０１６８】
なお、Ｐi+1が１２８以上である場合、この第２補間回路４により算出される補間値（Ｓi’・（２５５−Ｐi+1）＋Ｓi・（Ｐi+1−１２８））は、Ａ＝２５４である場合に図３の第２補間回路４により算出される補間値（Ｓi’・（２５４−Ｐi+1）＋Ｓi・（Ｐi+1−１２７））とは若干異なるが、両者の差（Ｓi’−Ｓi）は小さいので、実用上、特に問題とはならない。
【０１６９】
また、２値化回路５は、この第２補間回路より供給された補間値を、７ビットだけＬＳＢ側にビットシフトした後、２値化処理を行う。このとき、７ビットだけＬＳＢ側にビットシフトすることにより、１２８（即ち、Ａ／２＋１）で割算したことになるが、１２７（＝Ａ／２）で割算した場合と、その計算結果は、ほとんど変わらないので、実用上、特に問題とはならない。勿論、ビットシフトする代わりに、除算回路を利用して、供給された補間値を１２７（＝Ａ／２）で割算するようにしてもよい。
【０１７０】
このように、定数Ａを２n−２に設定することにより、第２の補間回路４の構成を簡略化することができる。
【０１７１】
図１５は、第２補間回路４のさらに他の構成例を示している。この第２補間回路４は、定数Ａが２５６である場合のものである。
【０１７２】
セレクタ１１１は、第１補間回路３から、端子ａを介してサンプル値Ｓi+1を受け取るとともに、端子ｂを介して第１の補間値Ｓi’を受け取り、ＰＬＬクロック位相信号発生器８より供給されたＰＬＬクロック位相信号の値Ｐi+1（８ビット）の最上位ビット（ＭＳＢ）の値が１である場合（即ち、Ｐi+1≧１２８である場合）、端子ｂを介して供給された第１の補間値Ｓi’を乗算器１１２に出力し、ＰＬＬクロック位相信号の値Ｐi+1の最上位ビットの値が０である場合（即ち、Ｐi+1＜１２８である場合）、端子ａを介して供給されたサンプル値Ｓi+1を乗算器１１２に出力するようになされている。
【０１７３】
セレクタ１１３は、第１補間回路３から、端子ａを介して第１の補間値Ｓi’を受け取るとともに、端子ｂを介してサンプル値Ｓiを受け取り、ＰＬＬクロック位相信号の値Ｐi+1の最上位ビットの値が１である場合（即ち、Ｐi+1≧１２８である場合）、端子ｂを介して供給されたサンプル値Ｓiを乗算器１１４に出力し、ＰＬＬクロック位相信号の値Ｐi+1の最上位ビットの値が０である場合（即ち、Ｐi+1＜１２８である場合）、端子ａを介して供給された第１の補間値Ｓi’を乗算器１１４に出力するようになされている。
【０１７４】
演算回路１１５は、ＰＬＬクロック位相信号発生器８より供給された、８ビットのＰＬＬクロック位相信号の値Ｐi+1の下位７ビットの値Ｐi+1’の２の補数を計算し、その計算結果（７ビット）を演算回路１１６に出力するようになされている。なお、Ｐi+1’＞０である場合、Ｐi+1’の２の補数は１２８−Ｐi+1’となり、Ｐi+1’＝０である場合、Ｐi+1’の２の補数は０となる。
【０１７５】
演算回路１１６は、演算回路１１５より供給された７ビットの値がゼロである場合、８ビットの値１２８を乗算器１１２に出力し、７ビットの値がゼロではない場合、供給された値を乗算器１１２に出力するようになされている。即ち、演算回路１１５および演算回路１１６により、値（１２８−Ｐi+1’）が乗算器１１２に出力される。
【０１７６】
図１６は、演算回路１１６の一構成例を示している。この演算回路１１６においては、入力された７ビットのデータの値を、出力する８ビットのデータの下位７ビットの値としている。そして、ＡＮＤ回路１２０は、７ビットの入力データをビット毎に入力（反転入力）され、供給された各ビットの値がすべて０である場合だけ、値１を、８ビットの出力データの最上位ビットの値として出力する。
【０１７７】
乗算器１１２は、ＰＬＬクロック位相信号発生器８よりイネーブル信号が供給されると、セレクタ１１１より供給された値（Ｓi+1またはＳi’）と、演算回路１１６より供給された値（１２８−Ｐi+1’）の積を計算し、その計算結果（Ｓi+1・（１２８−Ｐi+1）またはＳi’・（２５６−Ｐi+1））を加算器１１７に出力するようになされている。
【０１７８】
乗算器１１４は、ＰＬＬクロック位相信号発生器８よりイネーブル信号が供給されると、セレクタ１１３より供給された値（Ｓi’またはＳi）と、ＰＬＬクロック位相信号発生器８より供給された８ビットのＰＬＬクロック位相信号Ｐi+1のうちの下位７ビットの値Ｐi+1’の積を計算し、その計算結果（Ｓi’・Ｐi+1またはＳi・（Ｐi+1−１２８））を加算器１１７に出力するようになされている。
【０１７９】
加算器１１７は、乗算器１１２より供給された値（Ｓi+1・（１２８−Ｐi+1）またはＳi’・（２５６−Ｐi+1））と、乗算器１１４より供給された値（Ｓi’・Ｐi+1またはＳi・（Ｐi+1−１２８））の和を計算し、その計算結果（（Ｓi+1・（１２８−Ｐi+1）＋Ｓi’・Ｐi+1）または（Ｓi’・（２５６−Ｐi+1）＋Ｓi・（Ｐi+1−１２８）））をラッチ回路１１８に出力するようになされている。
【０１８０】
ラッチ回路１１８は、ＰＬＬクロック位相信号発生器８よりイネーブル信号が供給されると、加算器１１７より供給された値で、内蔵するメモリの値を更新するとともに、メモリの値を第２の補間値Ｌiとして２値化回路５および位相誤差検出回路６に出力するようになされている。
【０１８１】
次に、この第２補間回路４の動作について説明する。
【０１８２】
この第２補間回路４においては、ＰＬＬクロック位相信号発生器８より供給されたＰi+1の値が１２８より小さい場合、セレクタ１１１によりサンプル値Ｓi+1が乗算器１１２に供給されるとともに、演算回路１１６より値（１２８−Ｐi+1）が乗算器１１２に供給され、乗算器１１２は、それらの値の積を計算し、その計算結果（Ｓi+1・（１２８−Ｐi+1））を加算器１０８に出力する。
【０１８３】
また、Ｐi+1が１２８より小さい場合、セレクタ１１３によりサンプル値Ｓi’が乗算器１１４に供給されるとともに、ＰＬＬ位相信号発生信号の８ビットの値Ｐi+1の下位７ビットの値Ｐi+1’（この場合は、Ｐi+1と同一である）が乗算器１１４に供給され、乗算器１１７は、それらの値の積（Ｓi’・Ｐi+1）を計算し、その計算結果を加算器１１７に出力する。
【０１８４】
そして、加算器１１７は、乗算器１１２より供給された値（Ｓi+1・（１２８−Ｐi+1））と、乗算器１１４より供給された値（Ｓi’・Ｐi+1）の和を計算し、その計算結果（Ｓi+1・（１２８−Ｐi+1）＋Ｓi’・Ｐi+1）をラッチ回路１１８に出力する。
【０１８５】
一方、ＰＬＬクロック位相信号発生器８より供給されたＰi+1の値が１２８以上である場合、セレクタ１１１によりサンプル値Ｓi’が乗算器１１２に供給されるとともに、演算回路１１６より値（２５６−Ｐi+1（＝１２８−（Ｐi+1−１２８）））が乗算器１１２に供給され、乗算器１１２は、それらの値の積を計算し、その計算結果（Ｓi’・（２５６−Ｐi+1））を加算器１１７に出力する。
【０１８６】
また、Ｐi+1が１２８以上である場合、セレクタ１１３によりサンプル値Ｓiが乗算器１１４に供給されるとともに、ＰＬＬ位相信号発生信号の８ビットの値Ｐi+1の下位７ビットの値Ｐi+1’（この場合は、（Ｐi+1−１２８）と同一である）が乗算器１１４に供給され、乗算器１１４は、それらの値の積（Ｓi・（Ｐi+1−１２８））を計算し、その計算結果を加算器１１７に出力する。
【０１８７】
そして、加算器１１７は、乗算器１１２より供給された値（Ｓi’・（２５６−Ｐi+1））と、乗算器１１４より供給された値（Ｓi・（Ｐi+1−１２８））の和を計算し、その計算結果（Ｓi’・（２５６−Ｐi+1）＋Ｓi・（Ｐi+1−１２８））をラッチ回路１１８に出力する。
【０１８８】
以上のように、この第２補間回路４は、Ｐi+1が１２８より小さい場合、補間値として、値（Ｓi+1・（１２８−Ｐi+1）＋Ｓi’・Ｐi+1）を算出し、Ｐi+1が１２８以上である場合、補間値として、値（Ｓi’・（２５６−Ｐi+1）＋Ｓi・（Ｐi+1−１２８））を算出する。
【０１８９】
この場合においては、Ａが２５６に設定されているので、仮想的なＰＬＬクロック位相信号Ｐの上限値Ｘは、２５６より大きい所定の値に設定される。従って、ＰＬＬクロック位相信号Ｐの値Ｐiが２５６より大きくなることもあるが、ＰＬＬクロック位相信号Ｐにゼロクロスが発生したとき（即ち、補間値が計算されるとき）におけるＰＬＬクロック位相信号Ｐの値Ｐiは、２５５以下となるので、８ビットで表現されている。
【０１９０】
なお、上記実施例においては、システムクロックの中間の時刻の再生信号の値として、第１の補間値を算出し、サンプル値の数を擬似的に２倍にしているが、システムクロックの間をｎ（ｎ＞２）分割する時刻の再生信号の値として、（ｎ−１）個の第１の補間値を算出して、それらの第１の補間値およびサンプル値を利用して第２の補間値を算出するようにしてもよい。
【０１９１】
また、上記実施例の第１補間回路３においては、２次関数または３次関数を利用して再生信号のオーバサンプリングを行っているが、さらに高次の急峻な遮断特性を有する線形フィルタを利用して再生信号のオーバサンプリングを行い、サンプル値の数を増加させるようにしてもよい。
【０１９２】
【発明の効果】
以上のごとく、請求項１に記載の再生装置および請求項５に記載の再生方法によれば、所定の信号を第１のクロック信号に同期してサンプリングして生成された第１のデジタル値から、第１のクロック信号のサンプリングのタイミングと異なる所定の時刻における第２のデジタル値を、少なくとも２次以上の関数を利用して補間し、第１のデジタル値および第２のデジタル値から、第２のクロック信号の所定の位相における、所定の信号の補間値を算出し、隣接する補間値の間にゼロクロスが発生した場合の隣接する補間値の間に発生したゼロクロスの、第１のクロック信号からのずれである位相誤差を算出し、位相誤差に応じてクロック周波数を調整しながら第２のクロック信号を生成するので、第２のクロック信号の所定の位相における補間値の誤差を低減し、簡単な回路でデータ誤り率を低減させることができる。
【図面の簡単な説明】
【図１】本発明の再生装置の一実施例の構成を示すブロック図である。
【図２】図１の第１補間回路３の構成例を示すブロック図である。
【図３】図１の第２補間回路４の構成例を示すブロック図である。
【図４】図１の位相誤差検出回路６の構成例を示すブロック図である。
【図５】図１のＰＬＬクロック位相信号発生器８の構成例を示すブロック図である。
【図６】ＰＬＬクロック位相信号Ｐの一例を示す図である。
【図７】３次関数による補間で算出される補間値の一例を示す図である。
【図８】再生信号の補間値Ｌi-1，Ｌiと位相誤差Δθの関係を例を示す図である。
【図９】再生信号の補間値（第２の補間値）の算出について説明する図である。
【図１０】再生信号の補間値（第２の補間値）の算出について説明する図である。
【図１１】再生信号および補間値の一例を示す図である。
【図１２】図１の第１補間回路３の他の構成例を示すブロック図である。
【図１３】２次関数による補間で算出される補間値の一例を示す図である。
【図１４】図１の第２補間回路４の他の構成例を示すブロック図である。
【図１５】図１の第２補間回路４のさらに他の構成例を示すブロック図である。
【図１６】図１５の演算回路１１６の構成例を示す回路図である。
【図１７】従来の再生装置の一構成例を示すブロック図である。
【図１８】デジタルＰＬＬ回路の一構成例を示すブロック図である。
【図１９】従来の方法により算出される補間値の一例を示す図である。
【符号の説明】
１ 読み取り装置， ２ Ａ／Ｄコンバータ， ３ 第１補間回路， ４ 第２補間回路， ５ ２値化回路， ６ 位相誤差検出回路， ７ ループフィルタ， ８ ＰＬＬクロック位相信号発生器， ２１ 遅延素子， ２２ 加算器， ２３ ビットシフタ， ２４ 遅延素子， ２５ 加算器， ２６ 遅延素子， ２７ 加算器， ２８ 遅延素子， ２９ 加算器， ３０ ビットシフタ， ４１ ビットシフタ， ４２ 比較器， ４３乃至４６ セレクタ， ４７乃至４９ 加算器（減算器）， ５０，５１ 乗算器， ５２ 加算器， ５３ ラッチ回路， ６１ 遅延素子， ６２ 位相誤差算出回路， ６３ ゼロクロス検出回路， ８１ 位相レジスタ上限値算出回路， ８２ 加算器（減算器）， ８３ 比較器， ８４ 定数発生回路， ８５ 加算器， ８６ 切替回路， ８７ ＰＬＬクロックレジスタ， ８８ 遅延素子
【発明の属する技術分野】
本発明は、再生装置および方法に関し、特に、所定の信号を第１のクロック信号に同期してサンプリングして生成された第１のデジタル値から、第１のクロック信号におけるサンプリングのタイミングと異なる所定の時刻における第２のデジタル値を、少なくとも２次以上の関数を利用して補間し、第１のデジタル値および第２のデジタル値から、第２のクロック信号の所定の位相における、所定の信号の補間値を、再生信号として算出する再生装置および方法に関する。
【０００２】
【従来の技術】
コンパクトディスクなどに代表されるデジタルデータを保持する記録媒体が広く普及している。
【０００３】
このような記録媒体である光ディスク、光磁気ディスクなどに記録されているデジタルデータを再生する場合、ディスクから検出した信号よりクロック信号を抽出し、そのクロック信号に同期して、検出した信号からデジタルデータを再生する自己同期を利用することが多い。
【０００４】
このような自己同期においては、検出した信号からＰＬＬ（Phase Locked Loop）回路でクロック信号を抽出する。
【０００５】
図１７は、アナログ方式のＰＬＬ回路を有する従来の再生装置の一構成例を示している。
【０００６】
読み取り装置１２１は、コンパクトディスクなどの光ディスク２０１にレーザ光を照射し、光ディスク２０１で反射したレーザ光（戻り光）を受光し、受光した戻り光の光量に対応する電気信号（再生信号）を波形整形器１２２に出力するようになされている。
【０００７】
波形整形器１２２は、読み取り装置１２１より供給された再生信号を２値化し、２値化した信号を、再生信号としてラッチ回路１２３およびアナログＰＬＬ回路１２４に出力するようになされている。
【０００８】
アナログＰＬＬ回路１２４は、波形整形器１２２より供給された再生信号からクロック信号を抽出し、その信号をラッチ回路１２３に出力するようになされている。この再生信号においては、所定のビット間隔Ｔの整数倍の間隔（光ディスク２０１に記録されているデータに対応する）で、その値（０または１）が変化する。従って、アナログＰＬＬ回路１２４は、この間隔から、ビット間隔Ｔを抽出し、このビット間隔Ｔに対応した周期のクロック信号を発生する。
【０００９】
このアナログＰＬＬ回路１２４においては、位相比較器１４１は、波形整形器１２２より供給された再生信号と、電圧制御発振器（ＶＣＯ）１４３により発振されたクロック信号（ＰＬＬクロック信号）との位相誤差を算出し、その位相誤差をループフィルタ１４２に出力し、ループフィルタ１４２は、位相比較器１４１より供給された位相誤差の不要な周波数帯域の成分（高周波成分）を除去した後、処理された位相誤差をＶＣＯ１４３に出力する。
【００１０】
ＶＣＯ１４３は、ループフィルタ１４２より供給された信号の電圧値に応じて、波形整形器１２２より供給された再生信号に対する位相誤差がなくなるように、発振周波数を調整しながらクロック信号を発振し、そのクロック信号を位相比較器１４１およびラッチ回路１２３に出力する。
【００１１】
このようにして、アナログＰＬＬ回路１２４は、再生信号に同期したクロック信号を生成する。
【００１２】
ラッチ回路１２３は、アナログＰＬＬ回路１２４より供給されたクロック信号に同期して、波形整形器１２２より供給された再生信号を、後段の再生回路（図示せず）に出力するようになされている。
【００１３】
アナログ回路である上述のＰＬＬ回路１２４は、環境変化、経時変化、部品のばらつきなどの影響を受けやすいという問題を有している。また、アナログ回路であるため、高集積化が困難であるという問題を有している。
【００１４】
そこで、そのような問題を解決する、デジタル化されたＰＬＬ回路が開発されている。
【００１５】
図１８は、デジタルＰＬＬ回路の一構成例を示している。
【００１６】
デジタルＰＬＬ回路では、デジタル化された位相比較器１６１およびループフィルタ１６２が利用されるとともに、ＶＣＯの代わりに、可変周波数発振器（ＶＦＯ）１６３が利用される。このＶＦＯ１６３は、ループフィルタ１６２を介して供給された位相誤差（デジタル値）に応じて、所定の周波数の発振信号に対して、パルスの付加または除去を行うことにより周波数を調整する。あるいは、ＶＦＯ１６３は、ループフィルタ１６２を介して供給された位相誤差に応じて、発振周波数の異なる２つの内蔵する発振器を切り換えて使用し、発振周波数を調整する。
【００１７】
位相誤差に応じて滑らかに発振周波数を調整する場合、ＶＦＯ１６３は、出力する信号の周波数に対して数倍の周波数の信号を、位相誤差に応じて発振周波数の調整を行いながら出力し、分周器１６４が、その信号を分周した後、出力信号（クロック信号）を位相比較器１６１に供給するとともに、後段の回路（図示せず）に出力している。
【００１８】
しかしながら、データの処理速度が速い装置や高転送速度を有する装置においては、クロック信号の周波数が高く、そのクロック信号の周波数のさらに数倍の周波数の信号を発振するＶＦＯを実現することは困難であり、実現した場合においても、コストが高いという問題を有している。
【００１９】
そこで、本出願人は、先に、図１９に示すように、第１のクロック信号に同期して、再生信号の位相誤差に応じてクロック周波数を調整しながら第２のクロック信号を生成し、再生信号を第１のクロック信号に同期してサンプリングして生成されたサンプル値（第１のデジタル値）から、第２のクロック信号の所定の位相における補間値を算出するようにして、比較的低いクロック周波数で動作する装置を、例えば特願平８−１８４４２８号に開示した。
【００２０】
この装置においては、ＰＬＬの構成要素として補間回路（第２のクロック信号の所定の位相における補間値を算出する回路）が組み込まれているので、ＰＬＬの処理を高速に行うために（即ち、広域において良好なループ特性を確保するために）、線形補間のように簡単な計算方式を利用して再生信号の補間値を算出している。
【００２１】
【発明が解決しようとする課題】
しかしながら、線形補間のように簡単な補間方法では、補間における誤差に起因してデータの誤りが発生するので、データ誤り率を低減させることが困難であるという問題を有している。
【００２２】
本発明は、このような状況に鑑みてなされたもので、再生信号のサンプル値より、少なくとも２次以上の関数を利用して、サンプリングが行われる第１のクロックに同期したタイミングとは異なるタイミングにおける再生信号の補間値を算出し、その補間値と、サンプル値より、第２のクロック信号の所定の位相における補間値を算出するようにして、第２のクロック信号の所定の位相における補間値の誤差を低減し、データ誤り率を低減させるようにするものである。
【００２３】
【課題を解決するための手段】
請求項１に記載の再生装置は、所定の信号を第１のクロック信号に同期してサンプリングして生成された第１のデジタル値から、第１のクロック信号のサンプリングのタイミングと異なる所定の時刻における第２のデジタル値を、少なくとも２次以上の関数を利用して補間する第１の補間手段と、第１のデジタル値および第２のデジタル値から、第２のクロック信号の所定の位相における、所定の信号の補間値を算出する第２の補間手段と、第２の補間手段にて算出された隣接する補間値の間にゼロクロスが発生した場合の隣接する補間値の間に発生したゼロクロスの、第１のクロック信号からのずれである位相誤差を算出する位相誤差算出手段と、位相誤差に応じてクロック周波数を調整しながら第２のクロック信号を生成するクロック信号生成手段とを備えることを特徴とする。
【００２４】
請求項５に記載の再生方法は、所定の信号を第１のクロック信号に同期してサンプリングして生成された第１のデジタル値から、第１のクロック信号のサンプリングのタイミングと異なる所定の時刻における第２のデジタル値を、少なくとも２次以上の関数を利用して補間するステップと、第１のデジタル値および第２のデジタル値から、第２のクロック信号の所定の位相における、所定の信号の補間値を算出するステップと、隣接する補間値の間にゼロクロスが発生した場合の隣接する補間値の間に発生したゼロクロスの、第１のクロック信号からのずれである位相誤差を算出するステップと、位相誤差に応じてクロック周波数を調整しながら第２のクロック信号を生成するステップとを備えることを特徴とする。
【００２５】
請求項１に記載の再生装置においては、第１の補間手段は、所定の信号を第１のクロック信号に同期してサンプリングして生成された第１のデジタル値から、第１のクロック信号のサンプリングのタイミングと異なる所定の時刻における第２のデジタル値を、少なくとも２次以上の関数を利用して補間し、第２の補間手段は、第１のデジタル値および第２のデジタル値から、第２のクロック信号の所定の位相における、所定の信号の補間値を算出し、位相誤差算出手段は、第２の補間手段にて算出された隣接する補間値の間にゼロクロスが発生した場合の隣接する補間値の間に発生したゼロクロスの、第１のクロック信号からのずれである位相誤差を算出し、クロック信号生成手段は、位相誤差に応じてクロック周波数を調整しながら第２のクロック信号を生成する。
【００２６】
請求項５に記載の再生方法においては、所定の信号を第１のクロック信号に同期してサンプリングして生成された第１のデジタル値から、第１のクロック信号のサンプリングのタイミングと異なる所定の時刻における第２のデジタル値を、少なくとも２次以上の関数を利用して補間し、第１のデジタル値および第２のデジタル値から、第２のクロック信号の所定の位相における、所定の信号の補間値を算出し、隣接する補間値の間にゼロクロスが発生した場合の隣接する補間値の間に発生したゼロクロスの、第１のクロック信号からのずれである位相誤差を算出し、位相誤差に応じてクロック周波数を調整しながら第２のクロック信号を生成する。
【００２７】
【発明の実施の形態】
図１は、本発明の再生装置の一実施例の構成例を示している。
【００２８】
読み取り装置１は、コンパクトディスクなどの光ディスク２０１にレーザ光を照射し、光ディスク２０１で反射したレーザ光（戻り光）を受光し、受光した戻り光の光量に対応する電気信号（再生信号）をＡ／Ｄコンバータ２に出力するようになされている。
【００２９】
Ａ／Ｄコンバータ２は、読み取り装置１より供給された再生信号から、システムクロック（第１のクロック信号）に同期してサンプリングした値（サンプル値）（所定のビット数のデジタル値）を第１補間回路３（第１の補間手段）に出力するようになされている。
【００３０】
第１補間回路３は、Ａ／Ｄコンバータ２よりシステムクロックに同期して供給された複数のサンプル値を基点データとして、少なくとも２次以上の関数（例えば３次関数）を利用して補間を行い、それらのサンプル値が生成されたクロックの中間の時刻における再生信号の値（第１の補間値）を算出するようになされている。
【００３１】
第１補間回路３は、２つのサンプル値と、それらのサンプル値が生成された時刻の中間の時刻における再生信号の値として算出された第１の補間値（第２のデジタル値）を、システムクロックに同期して第２補間回路４（第２の補間手段）に出力するようになされている。
【００３２】
第２補間回路４は、システムクロックで動作し、ＰＬＬクロック位相信号発生器８（クロック信号生成手段）よりシステムクロックに同期して供給されたＰＬＬクロック位相信号（第２のクロック信号）の値に応じて、ＰＬＬクロック位相信号の位相がゼロであるときの再生信号の値（第２の補間値）を、第１補間回路３より供給された、２つのサンプル値のうちのいずれか一方と、第１の補間値の２点を基点として線形補間で算出し、その第２の補間値（所定のビット数のデジタル値）を２値化回路５および位相誤差検出回路６（位相誤差算出手段）に出力するようになされている。
【００３３】
２値化回路５は、システムクロックで動作し、ＰＬＬクロック位相信号発生器８より第２補間回路４を介してイネーブル信号が供給されると、第２補間回路４より供給された再生信号の補間値を２値化し（「０」または「１」に変換し）、その２値化後のデータを後段の再生回路（図示せず）に出力するようになされている。
【００３４】
位相誤差検出回路６は、システムクロックで動作し、第２補間回路４より供給された補間値の、正から負、あるいは、負から正への変化（ゼロクロス）を検出し、そのゼロクロスの時刻に応じて位相誤差信号をループフィルタ７に出力するようになされている。
【００３５】
ループフィルタ７は、システムクロックで動作し、位相誤差検出回路６より供給された位相誤差信号の高周波成分を抑制した後、ＰＬＬクロック位相信号発生器８に出力するようになされている。
【００３６】
ＰＬＬクロック位相信号発生器８は、システムクロックで動作し、ループフィルタ７より供給された位相誤差信号（高周波成分を抑制したもの）に対応して、鋸波であるＰＬＬクロック位相信号を生成し、そのＰＬＬクロック位相信号を第２補間回路４に供給するようになされている。
【００３７】
図２は、第１補間回路３の一構成例を示している。この第１補間回路３は、時刻ｔi-1，ｔi，ｔi+1，ｔi+2における４つのサンプル値Ｓi-1，Ｓi，Ｓi+1，Ｓi+2を基点として、３次関数を利用して補間を行い、時刻ｔiと時刻ｔi+1の中間の時刻（（ｔi＋ｔi+1）／２）における再生信号の値（第１の補間値）Ｓi’を算出するようになされている。
【００３８】
なお、第１の補間値Ｓi’は、３次のフィッティング関数
ｙ＝ａ・ｔ3＋ｂ・ｔ2＋ｃ・ｔ＋ｄ
に、各サンプル値に対応して生成される４つの関係
Ｓi+2＝ａ・ｔi+2 3＋ｂ・ｔi+2 2＋ｃ・ｔi+2＋ｄ
Ｓi+1＝ａ・ｔi+1 3＋ｂ・ｔi+1 2＋ｃ・ｔi+1＋ｄ
Ｓi ＝ａ・ｔi 3 ＋ｂ・ｔi 2 ＋ｃ・ｔi ＋ｄ
Ｓi-1＝ａ・ｔi-1 3＋ｂ・ｔi-1 2＋ｃ・ｔi-1＋ｄ
より算出される係数ａ，ｂ，ｃ，ｄを代入して、時刻（（ｔi＋ｔi+1）／２）におけるフィッティング関数の値（即ち、（Ｓi-1−９Ｓi+1−９Ｓi＋Ｓi+2）／１６）として算出される。
【００３９】
遅延素子２１は、Ａ／Ｄコンバータ２より供給されたサンプル値Ｓi+2を、１システムクロックの間だけ保持し、次のクロックで、その値を第２補間回路４、加算器２２、ビットシフタ２３、および、遅延素子２４に出力するようになされている。即ち、Ａ／Ｄコンバータ２よりサンプル値Ｓi+2が供給されるクロックにおいて、遅延素子２１は、１クロック前のサンプル値Ｓi+1を、第２補間回路４、加算器２２、ビットシフタ２３、および、遅延素子２４に出力する。
【００４０】
ビットシフタ２３は、遅延素子２１より供給されたサンプル値Ｓi+1を、３ビットだけＭＳＢ（Most Significant Bit）側にビットシフトした値（即ち、８・Ｓi+1）を加算器２２に出力するようになされている。
【００４１】
加算器２２は、遅延素子２１より供給されたサンプル値Ｓi+1と、ビットシフタ２３より供給された値（８・Ｓi+1）の和を計算し、その計算結果（９・Ｓi+1）を加算器２５および遅延素子２６に出力するようになされている。
【００４２】
遅延素子２６は、加算器２２より供給された値（９・Ｓi+1）を、１システムクロックの間だけ保持し、次のクロックで、その値を加算器２５に出力するようになされている。即ち、加算器２２より値（９・Ｓi+1）が供給されるクロックにおいて、遅延素子２６は、１クロックの間だけ保持されていた値（９・Ｓi）を、加算器２５に出力する。
【００４３】
加算器２５は、遅延素子２６より供給された値（９・Ｓi）と、加算器２２より供給された値（９・Ｓi+1）の和を計算し、その計算結果（９・Ｓi＋９・Ｓi+1）を加算器２７に出力するようになされている。
【００４４】
遅延素子２４は、遅延素子２１より供給されたサンプル値Ｓi+1を、１システムクロックの間だけ保持し、次のクロックで、その値を遅延素子２８および第２補間回路４に出力するようになされている。即ち、遅延素子２１よりサンプル値Ｓi+1が供給されるクロックにおいて、遅延素子２４は、１クロックの間だけ保持していたサンプル値Ｓiを、遅延素子２８および第２補間回路４に出力する。
【００４５】
遅延素子２８は、遅延素子２４より供給されたサンプル値Ｓiを、１システムクロックの間だけ保持し、次のクロックで、その値を加算器２９に出力するようになされている。即ち、遅延素子２４よりサンプル値Ｓiが供給されるクロックにおいて、遅延素子２８は、１クロックの間だけ保持していたサンプル値Ｓi-1を加算器２９に出力する。
【００４６】
加算器２９は、遅延素子２８より供給されたサンプル値Ｓi-1と、Ａ／Ｄコンバータ２より供給されたサンプル値Ｓi+2の和を計算し、その計算結果（Ｓi-1＋Ｓi+2）を加算器２７に出力するようになされている。
【００４７】
加算器（減算器）２７は、加算器２５より供給された値（９Ｓi＋９Ｓi+1）と、加算器２９より供給された値（Ｓi-1＋Ｓi+2）の差を計算し、その計算結果（Ｓi-1−９Ｓi+1−９Ｓi＋Ｓi+2）をビットシフタ３０に出力するようになされている。
【００４８】
ビットシフタ３０は、供給された値を、ＬＳＢ（Least Significant Bit）側に４ビットだけビットシフトした後、その値を第１の補間値Ｓi’として第２補間回路４に出力するようになされている。
【００４９】
図３は、第２補間回路４の一構成例を示している。
【００５０】
ビットシフタ４１は、ＰＬＬクロック位相信号発生器８より供給された定数Ａ（デジタル値）を、ＬＳＢ側に１ビットだけビットシフトした値（即ち、Ａ／２）を、比較器４２、加算器４７、および、加算器４９に出力するようになされている。
【００５１】
比較器４２は、ビットシフタ４１より供給された値（Ａ／２）と、ＰＬＬクロック位相信号発生器８より供給されたＰＬＬクロック位相信号の値Ｐi+1の差（Ｐi+1−Ａ／２）を計算し、その値が正である場合、所定の正の制御信号を、セレクタ４３乃至４６に出力し、その値がゼロまたは負である場合、所定の負の制御信号を、セレクタ４３乃至４６に出力するようになされている。
【００５２】
セレクタ４３は、第１補間回路３から、端子ａを介してサンプル値Ｓi+1を受け取るとともに、端子ｂを介して第１の補間値Ｓi’を受け取り、比較器４２より正の制御信号が供給された場合、端子ｂを介して供給された第１の補間値Ｓi’を乗算器５０に出力し、比較器４２より負の制御信号が供給された場合、端子ａを介して供給されたサンプル値Ｓi+1を乗算器５０に出力するようになされている。
【００５３】
セレクタ４４は、第１補間回路３から、端子ａを介して第１の補間値Ｓi’を受け取るとともに、端子ｂを介してサンプル値Ｓiを受け取り、比較器４２より正の制御信号が供給された場合、端子ｂを介して供給されたサンプル値Ｓiを乗算器５１に出力し、比較器４２より負の制御信号が供給された場合、端子ａを介して供給された第１の補間値Ｓi’を乗算器５１に出力するようになされている。
【００５４】
加算器（減算器）４７は、ビットシフタ４１より供給された値（Ａ／２）と、ＰＬＬクロック位相信号発生器８より供給されたＰＬＬクロック位相信号の値Ｐi+1の差を計算し、その計算結果（Ａ／２−Ｐi+1）をセレクタ４５に端子ａを介して供給するようになされている。
【００５５】
加算器（減算器）４８は、ＰＬＬクロック位相信号発生器８より供給された定数Ａと、ＰＬＬクロック位相信号発生器８より供給されたＰＬＬクロック位相信号の値Ｐi+1の差を計算し、その計算結果（Ａ−Ｐi+1）をセレクタ４５に端子ｂを介して供給するようになされている。
【００５６】
加算器（減算器）４９は、ＰＬＬクロック位相信号発生器８より供給されたＰＬＬクロック位相信号の値Ｐi+1と、ビットシフタ４１より供給された値（Ａ／２）の差を計算し、その計算結果（Ｐi+1−Ａ／２）をセレクタ４６に端子ｂを介して供給するようになされている。
【００５７】
セレクタ４５は、加算器４７から端子ａを介して、値（Ａ／２−Ｐi+1）を受け取るとともに、加算器４８から端子ｂを介して、値（Ａ−Ｐi+1）を受け取り、比較器４２より正の制御信号が供給された場合、端子ｂを介して供給された値（Ａ−Ｐi+1）を乗算器５０に出力し、比較器４２より負の制御信号が供給された場合、端子ａを介して供給された値（Ａ／２−Ｐi+1）を乗算器５０に出力するようになされている。
【００５８】
セレクタ４６は、ＰＬＬクロック位相信号発生器８から端子ａを介して、値Ｐi+1を受け取るとともに、加算器４９から端子ｂを介して、値（Ｐi+1−Ａ／２）を受け取り、比較器４２より正の制御信号が供給された場合、端子ｂを介して供給された値（Ｐi+1−Ａ／２）を乗算器５１に出力し、比較器４２より負の制御信号が供給された場合、端子ａを介して供給された値Ｐi+1を乗算器５１に出力するようになされている。
【００５９】
乗算器５０は、ＰＬＬクロック位相信号発生器８よりイネーブル信号が供給されると、セレクタ４３より供給された値（Ｓi+1またはＳi’）と、セレクタ４５より供給された値（（Ａ／２−Ｐi+1）または（Ａ−Ｐi+1））の積を計算し、その計算結果（Ｓi+1・（Ａ／２−Ｐi+1）またはＳi’・（Ａ−Ｐi+1））を加算器５２に出力するようになされている。
【００６０】
乗算器５１は、ＰＬＬクロック位相信号発生器８よりイネーブル信号が供給されると、セレクタ４４より供給された値（Ｓi’またはＳi）と、セレクタ４６より供給された値（Ｐi+1または（Ｐi+1−Ａ／２））の積を計算し、その計算結果（Ｓi’・Ｐi+1またはＳi・（Ｐi+1−Ａ／２））を加算器５２に出力するようになされている。
【００６１】
加算器５２は、乗算器５０より供給された値（Ｓi+1・（Ａ／２−Ｐi+1）またはＳi’・（Ａ−Ｐi+1））と、乗算器５１より供給された値（Ｓi’・Ｐi+1またはＳi・（Ｐi+1−Ａ／２））の和を計算し、その計算結果（（Ｓi+1・（Ａ／２−Ｐi+1）＋Ｓi’・Ｐi+1）または（Ｓi’・（Ａ−Ｐi+1）＋Ｓi・（Ｐi+1−Ａ／２）））をラッチ回路５３に出力するようになされている。
【００６２】
ラッチ回路５３は、内蔵するメモリの値を第２の補間値Ｌiとして２値化回路５および位相誤差検出回路６に出力するとともに、ＰＬＬクロック位相信号発生器８よりイネーブル信号が供給されると、加算器５２より供給された値で、そのメモリの値を更新するようになされている。
【００６３】
図４は、位相誤差検出回路６の一構成例を示している。遅延素子６１は、第２補間回路４より供給された第２の補間値Ｌiを、１システムクロックの期間だけ保持し、次のシステムクロックで位相誤差算出回路６２およびゼロクロス検出回路６３に出力するようになされている。即ち、第２の補間値Ｌiが供給されたクロックにおいて、遅延素子６１は、１クロック前に供給された第２の補間値Ｌi-1を位相誤差算出回路６２およびゼロクロス検出回路６３に出力する。
【００６４】
ゼロクロス検出回路６３は、遅延素子６１より供給された１システムクロック前の第２の補間値Ｌi-1と、第２補間回路４より供給された第２の補間値Ｌiから、再生信号の補間値にゼロクロスが発生したか否かを判断するようになされている。
【００６５】
ゼロクロス検出回路６３は、Ｌi-1が正であり、かつ、Ｌiが負であるか否かを判断し、Ｌi-1が正であり、かつ、Ｌiが負であると判断した場合、補間値に立ち下がりのゼロクロスが発生したと判断し、それに対応する信号を位相誤差算出回路６２に供給するとともに、Ｌi-1が負であり、かつ、Ｌiが正であるか否かを判断し、Ｌi-1が負であり、かつ、Ｌiが正である場合、補間値に立ち上がりのゼロクロスが発生したと判断し、それに対応する信号を位相誤差算出回路６２に供給するようになされている。
【００６６】
位相誤差算出回路６２は、ゼロクロス検出回路６３より供給される信号に応じて、遅延素子６１より供給された１システムクロック前の補間値Ｌi-1と、第２補間回路４より供給された補間値Ｌiから、位相誤差信号を算出し、ループフィルタ７に出力するようになされている。
【００６７】
位相誤差算出回路６２は、立ち上がりのゼロクロスに対応する信号が供給された場合、補間値Ｌi-1と補間値Ｌiの和（Ｌi-1＋Ｌi）を計算し、その和を位相誤差信号として、ループフィルタ７に出力するようになされている。
【００６８】
位相誤差算出回路６２は、立ち下がりのゼロクロスに対応する信号が供給された場合、補間値Ｌi-1と補間値Ｌiの和に−１を乗じた値（−（Ｌi-1＋Ｌi））を計算し、その値を位相誤差信号として、ループフィルタ７に出力するようになされている。
【００６９】
図５は、ＰＬＬクロック位相信号発生器８の一構成例を示している。位相レジスタ上限値算出回路８１は、システムクロックに従って動作し、ループフィルタ７を介して供給された位相誤差信号の値に応じて、ＰＬＬクロック位相レジスタ８７に保持される値の上限値Ｘを算出し、その上限値Ｘを加算器（減算器）８２および比較器８３に出力するようになされている。
【００７０】
定数発生回路８４は、所定の定数Ａ（デジタル値）を発生し、その信号を加算器８５および第２補間回路４に出力するようになされている。
【００７１】
加算器８５は、定数発生回路８４より供給された定数Ａと、ＰＬＬクロック位相レジスタ８７より供給されたＰＬＬクロック位相信号Ｐiの和（Ｐi＋Ａ）を計算し、その計算結果を加算器８２、比較器８３、および、切替回路８６に出力するようになされている。
【００７２】
加算器（減算器）８２は、加算器８５より供給された値（Ｐi＋Ａ）と、位相レジスタ上限値算出回路８１より供給された上限値Ｘの差を計算し、その計算結果（Ｐi＋Ａ−Ｘ）を切替回路８６に出力するようになされている。
【００７３】
比較器８３は、加算器８５より供給された値（Ｐi＋Ａ）と、位相レジスタ上限値算出回路８１より供給された上限値Ｘの差を計算し、その計算結果（Ｐi＋Ａ−Ｘ）が正であるか否かを判断するようになされている。
【００７４】
比較器８３は、計算された値（Ｐi＋Ａ−Ｘ）が正であると判断した場合（即ち、（Ｐi＋Ａ）＞Ｘである場合）、第１の制御信号を切替回路８６および遅延素子８８に供給し、計算結果（Ｐi＋Ａ−Ｘ）がゼロ以下であると判断した場合（即ち、（Ｐi＋Ａ）≦Ｘである場合）、第２の制御信号を切替回路８６および遅延素子８８に供給するようになされている。
【００７５】
切替回路８６は、第１の制御信号が供給された場合（即ち、（Ｐi＋Ａ）＞Ｘである場合）、加算器８２より供給された値（Ｐi＋Ａ−Ｘ）をＰＬＬクロック位相レジスタ８７に出力し、第２の制御信号が供給された場合（即ち、（Ｐi＋Ａ）≦Ｘである場合）、加算器８５より供給された値（Ｐi＋Ａ）をＰＬＬクロック位相レジスタ８７に出力するようになされている。
【００７６】
ＰＬＬクロック位相レジスタ８７は、システムクロックに従って動作し、切替回路８６より供給された値（（Ｐi＋Ａ）または（Ｐi＋Ａ−Ｘ））を、内蔵する記憶素子で記憶し、その値をＰＬＬクロック位相信号の値Ｐiとして、加算器８５および第２補間回路４に出力するようになされている。
【００７７】
遅延素子８８は、比較器８３からの出力を１システムクロックの期間だけ保持した後、その値をイネーブル信号として第２補間回路４および２値化回路５に出力するようになされている。
【００７８】
このように、比較器８３の出力を、イネーブル信号として第２補間回路４および２値化回路５に出力し、時刻ｔi-1乃至時刻ｔiにおいてＰＬＬクロック位相信号Ｐにゼロクロスが発生した場合（即ち、比較器８３により時刻ｔiにおいて演算されたＰi＋Ａの値が上限値Ｘを超える場合）だけ、ＰＬＬクロック位相信号Ｐのゼロクロスに対応して、第２の補間値の更新および処理（２値化処理など）が行われるようにしている。
【００７９】
以上のように、このＰＬＬクロック位相信号発生器８は、システムクロックに従って動作し、ＰＬＬクロック位相信号の値Ｐiを、１システムクロック毎に定数Ａだけ増加していき、増加した値（Ｐi＋Ａ）が上限値Ｘを超える場合、その増加した値（Ｐi＋Ａ）から上限値Ｘを減算する（Ｐi＋Ａ−Ｘ）。即ち、ＰＬＬクロック位相信号発生器８は、図６に示すように、最大振幅がＸであり、傾きがＡ／Δｔ（Δｔはシステムクロックの周期）である鋸波のＰＬＬクロック位相信号Ｐの、各システムクロックにおける値Ｐiを算出する。
【００８０】
次に、本実施例におけるサンプル値から、第１の補間値を算出する動作について説明する。
【００８１】
図２の第１補間回路３において、遅延素子２１，２４，２５により３クロック分遅延させた、サンプル値Ｓi-1が、加算器２９に出力される。
【００８２】
遅延素子２１で１クロック分遅延させたサンプル値を加算器２２およびビットシフタ２３によって９倍にした値（９・Ｓi+1）が、加算器２５に出力されるとともに、その値を遅延素子２６により１クロック分だけ遅延させた値（９・Ｓi）が、加算器２５に出力される。
【００８３】
加算器２５は、値（９・Ｓi+1）と値（９・Ｓi）の和を計算し、その計算結果（９Ｓi+1＋９Ｓi）を加算器２７に出力する。
【００８４】
一方、加算器２９は、３クロック前のサンプル値Ｓi-1とＡ／Ｄコンバータ２より供給されたサンプル値Ｓi+2の和を計算し、その計算結果（Ｓi+2＋Ｓi-1）を加算器２７に出力する。
【００８５】
そして、加算器２７は、値（９Ｓi+1＋９Ｓi）と、値（Ｓi+2＋Ｓi-1）の差を計算し、その計算結果（Ｓi+2−９Ｓi+1−９Ｓi＋Ｓi-1）をビットシフタ３０に出力する。
【００８６】
ビットシフタ３０は、その値を、４ビットだけＬＳＢ側にビットシフトした後、第１の補間値Ｓi’（＝（Ｓi+2−９Ｓi+1−９Ｓi＋Ｓi-1）／１６）として第２補間回路４に出力する。なお、ビットシフタ３０は、ビットシフトを行うだけであるので、端数は切り捨てられる。
【００８７】
さらに、第１の補間値Ｓi’が第２補間回路４に出力されるとき、遅延素子２１は、１クロック前のサンプル値Ｓi+1を第２補間回路４に出力し、遅延素子２４は、２クロック前のサンプル値Ｓiを第２補間回路４に出力する。
【００８８】
以上のようにして、第１補間回路３は、図７に示すように、４つのサンプル値Ｓi-1乃至Ｓi+2を基点として、３次関数による補間で、第１の補間値Ｓi’を算出し、その第１の補間値Ｓi’、および、２つのサンプル値Ｓi，Ｓi+1を、第２補間回路４に出力する。
【００８９】
なお、ビットシフタ２３，３０は、入力されたデータの各ビットが、そのビットに対応する、ビットシフト後のビットとして出力されるように配線されているだけであるので、データが入力されたクロックと同一のクロックで、ビットシフト後のデータを出力する。
【００９０】
また、第１補間回路３の加算器２２，２５，２７，２９においては、ゲートの伝播遅延が生じるが、回路を非常に高速（ゲートの伝播遅延と同程度の速さ）で動作させない限り、特に問題にはならない。なお、回路をゲートの伝播遅延と同程度の速さで動作させる場合においては、そのゲートの伝播遅延に対応して、各部のタイミングを調整するために、遅延素子を設けるようにする。
【００９１】
なお、本実施例においては、第１補間回路３はＰＬＬの構成要素ではないので、第１の補間値の算出に要する時間が、ＰＬＬの処理速度に影響を与えることはない。
【００９２】
次に、本実施例におけるＰＬＬ動作について説明する。
【００９３】
最初に、位相誤差検出回路６において、ゼロクロス検出回路６３は、１システムクロック前の再生信号の補間値Ｌi-1と、補間値Ｌiを受け取り、Ｌi-1が負であり、かつ、Ｌiが正であるか否かを判断し、Ｌi-1が負であり、かつ、Ｌiが正である場合、補間値に立ち上がりのゼロクロスが発生したと判断し、それに対応する信号を位相誤差算出回路６２に供給する。
【００９４】
立ち上がりのゼロクロスに対応する信号が供給されると、位相誤差算出回路６２は、１システムクロック前の補間値Ｌi-1と補間値Ｌiの和（Ｌi-1＋Ｌi）を計算し、その和を位相誤差信号として、ループフィルタ７に出力する。
【００９５】
図８（ａ）は、立ち上がりのゼロクロスが検出されたときの補間値Ｌi-1，Ｌiの値と位相誤差信号Δθの値の関係を示している。補間値Ｌiの絶対値が、補間値Ｌi-1の絶対値より大きい場合、Δθの値は、正となる。これに対して、補間値Ｌiの絶対値が、補間値Ｌi-1の絶対値より小さい場合、Δθの値は、負となる。
【００９６】
一方、ゼロクロス検出回路６３は、Ｌi-1が正であり、かつ、Ｌiが負であるか否かを判断し、Ｌi-1が正であり、かつ、Ｌiが負であると判断した場合、補間値に立ち下がりのゼロクロスが発生したと判断し、それに対応する信号を位相誤差算出回路６２に供給する。
【００９７】
立ち下がりのゼロクロスに対応する信号が供給されると、位相誤差算出回路６２は、１システムクロック前の補間値Ｌi-1と補間値Ｌiの和に−１を乗じた値（−（Ｌi-1＋Ｌi））を計算し、その値を位相誤差信号として、ループフィルタ７に出力する。
【００９８】
図８（ｂ）は、立ち下がりのゼロクロスが検出されたときの補間値Ｌi-1，Ｌiの値と位相誤差信号Δθの値の関係を示している。補間値Ｌiの絶対値が、補間値Ｌi-1の絶対値より大きい場合、Δθの値は、正となる。一方、補間値Ｌiの絶対値が、補間値Ｌi-1の絶対値より小さい場合、Δθの値は、負となる。
【００９９】
なお、補間値Ｌi-1および補間値Ｌiが同符号である場合、ゼロクロスは発生していないので、ゼロクロス検出回路６３は、位相誤差算出回路６２に、特に何も出力しない。そして、位相誤差算出回路６２は、ゼロクロス検出回路６３によりゼロクロスに対応する信号が供給されなかった場合、位相誤差信号として、ゼロをループフィルタ７に出力する。
【０１００】
図８に示すように、立ち上がりのゼロクロスおよび立ち下がりのゼロクロスのいずれの場合においても、時刻ｔi-1の補間値Ｌi-1と時刻ｔiの補間値Ｌiで線形補間した値Ｌが０になる時刻が、時刻ｔi-1と時刻ｔiの中点より小さい場合、ループフィルタ７に正の位相誤差信号が供給され、値Ｌが０になる時刻が、時刻ｔi-1と時刻ｔiの中点より大きい場合、ループフィルタ７に負の位相誤差信号が供給される。
【０１０１】
なお、位相誤差検出回路６には、ＰＬＬクロック位相信号発生器８により生成されたＰＬＬクロック位相信号は直接供給されないが、ＰＬＬクロック位相信号にゼロクロスが発生しないときは、位相誤差検出回路６に供給される再生信号の補間値が更新されないので、位相誤差検出回路６は、位相誤差信号としてゼロをループフィルタに出力することになり、間接的に、ＰＬＬクロック位相信号を反映するように動作している。
【０１０２】
次に、ループフィルタ７は、位相誤差信号の高周波成分を抑制し、ＰＬＬクロック位相信号発生器８に出力する。このようにして、ループフィルタ７は、ＰＬＬにおいて高域で位相が大きく遅れて正帰還がかからないようにするとともに、再生信号に含まれている符号間干渉の成分や雑音を低減させている。
【０１０３】
そして、ＰＬＬクロック位相信号発生器８において、位相レジスタ上限値算出回路８１は、ループフィルタ７を介して供給された位相誤差信号の値に応じて、ＰＬＬクロック位相レジスタ８７に保持される値の上限値Ｘを算出し、その上限値Ｘを加算器（減算器）６２および比較器８３に出力する。
【０１０４】
比較器８３は、加算器８５より供給された値（Ｐi＋Ａ）と、位相レジスタ上限値算出回路８１より供給された上限値Ｘとの差（Ｐi＋Ａ−Ｘ）を計算し、値（Ｐi＋Ａ−Ｘ）が正であるか否かを判断し、値（Ｐi＋Ａ−Ｘ）が正であると判断した場合（即ち、（Ｐi＋Ａ）＞Ｘである場合）、切替回路８６を制御し、加算器８２により算出された値（Ｐi＋Ａ−Ｘ）をＰＬＬクロック位相レジスタ８７に記憶させる。
【０１０５】
一方、計算された値（Ｐi＋Ａ−Ｘ）がゼロ以下であると判断した場合（即ち、（Ｐi＋Ａ）≦Ｘである場合）、比較器８３は、切替回路８６を制御し、加算器８５により算出された値（Ｐi＋Ａ）をＰＬＬクロック位相レジスタ８７に記憶させる。
【０１０６】
ＰＬＬクロック位相レジスタ８７は、切替回路８６からの値を、内蔵する記憶素子において保持するとともに、その値をＰＬＬクロック位相信号の値Ｐiとして第２補間回路４に出力する。
【０１０７】
このようにして、ＰＬＬクロック位相信号発生器８は、図６に示すような鋸波であるＰＬＬクロック位相信号Ｐの、各システムクロックにおける値Ｐiを算出し、第２補間回路４に出力する。そして、ＰＬＬクロック位相信号発生器８は、上限値Ｘを位相誤差信号に応じて調整することにより、仮想的な鋸波であるＰＬＬクロック位相信号Ｐの周波数を調整している。
【０１０８】
次に、第２補間回路４は、時刻ｔiおよび時刻ｔi+1における、２つの連続するＰＬＬクロック位相信号の値Ｐi，Ｐi+1から、仮想的なＰＬＬクロック位相信号Ｐの位相がゼロである（即ち、ＰＬＬクロック位相信号の値が０である、ゼロクロスが発生した）時刻を算出し、ゼロクロスが発生した時刻における再生信号の値（第２の補間値）を、第１補間回路３からのサンプル値Ｓi+1，Ｓiおよび第１の補間値Ｓi’のうちの２つの値（Ｓi+1とＳi’、または、Ｓi’とＳi）から線形補間で算出する。
【０１０９】
なお、ＰＬＬクロック位相信号Ｐのゼロクロスが区間（（ｔi＋ｔi+1）／２，ｔi+1］で発生した場合においては、第２の補間値を、第１の補間値Ｓi’およびサンプル値Ｓi+1から線形補間で算出し、ゼロクロスが区間［ｔi，（ｔi＋ｔi+1）／２］で発生した場合においては、第２の補間値を、サンプル値Ｓiおよび第１の補間値Ｓi’から線形補間で算出する。
【０１１０】
ゼロクロスが区間（（ｔi＋ｔi+1）／２，ｔi+1］で発生した場合においては、仮想的なＰＬＬクロック位相信号Ｐにゼロクロスが発生した時刻をｔzとすると、図９に示すように、ＰＬＬクロック位相信号Ｐ（鋸波）の傾きが一定であるので、（ｔz−（ｔi＋ｔi+1）／２）と（ｔi+1−ｔz）の比（（ｔz−（ｔi＋ｔi+1）／２）：（ｔi+1−ｔz））と、（Ａ／２−Ｐi+1）とＰi+1の比（（Ａ／２−Ｐi+1）：Ｐi+1）は同一である。
【０１１１】
また、サンプル値Ｓi+1と第１の補間値Ｓi’から補間値Ｌi+1’を線形補間で算出するので、（ｔz−（ｔi＋ｔi+1）／２）と（ｔi+1−ｔz）の比（（ｔz−（ｔi＋ｔi+1）／２）：（ｔi+1−ｔz））と、（Ｌi+1’−Ｓi’）と（Ｓi+1−Ｌi+1’）の比（（Ｌi+1’−Ｓi’）：（Ｓi+1−Ｌi+1’））は同一である。
【０１１２】
従って、（Ａ／２−Ｐi+1）とＰi+1の比（（Ａ／２−Ｐi+1）：Ｐi+1）と、（Ｌi+1’−Ｓi’）と（Ｓi+1−Ｓi’）の比（（Ｌi+1’−Ｓi’）：（Ｓi+1−Ｌi+1’））は、同一であり、次式で表すことができる。
（Ａ／２−Ｐi+1）：Ｐi+1＝（Ｌi+1’−Ｓi’）：（Ｓi+1−Ｌi+1’）
【０１１３】
この式を書き直すと、再生信号の補間値Ｌi+1’は、次のようになる。
Ｌi+1’＝（Ｓi+1・（Ａ／２−Ｐi+1）＋Ｓi’・Ｐi+1）／（Ａ／２）
【０１１４】
一方、ゼロクロスが区間［ｔi，（ｔi＋ｔi+1）／２］で発生した場合においては、図１０に示すように、ＰＬＬクロック位相信号Ｐ（鋸波）の傾きが一定であるので、（ｔz−ｔi）と（（ｔi＋ｔi+1）／２−ｔz）との比（（ｔz−ｔi）：（（ｔi＋ｔi+1）／２−ｔz））と、（Ａ−Ｐi+1）と（Ｐi+1−Ａ／２）の比（（Ａ−Ｐi+1）：（Ｐi+1−Ａ／２））は同一である。
【０１１５】
また、サンプル値Ｓiと第１の補間値Ｓi’から補間値Ｌi+1’を線形補間で算出するので、（ｔz−ｔi）と（（ｔi＋ｔi+1）／２−ｔz）との比（（ｔz−ｔi）：（（ｔi＋ｔi+1）／２−ｔz））と、（Ｓi−Ｌi+1’）と（Ｌi+1’−Ｓi’）の比（（Ｓi−Ｌi+1’）：（Ｌi+1’−Ｓi’））は同一である。
【０１１６】
従って、（Ａ−Ｐi+1）と（Ｐi+1−Ａ／２）の比（（Ａ−Ｐi+1）：（Ｐi+1−Ａ／２））と、（Ｓi−Ｌi+1’）と（Ｌi+1’−Ｓi’）の比（（Ｓi−Ｌi+1’）：（Ｌi+1’−Ｓi’））は、同一であり、次式で表すことができる。
（Ａ−Ｐi+1）：（Ｐi+1−Ａ／２）＝（Ｓi−Ｌi+1’）：（Ｌi+1’−Ｓi’）
【０１１７】
この式を書き直すと、再生信号の補間値Ｌi+1’は、次のようになる。
Ｌi+1’＝（Ｓi’・（Ａ−Ｐi+1）＋Ｓi・（Ｐi+1−Ａ／２））／（Ａ／２）
【０１１８】
以上のように、ゼロクロスが区間（（ｔi＋ｔi+1）／２，ｔi+1］で発生した場合においては、補間値は、
Ｌi+1’＝（Ｓi+1・（Ａ／２−Ｐi+1）＋Ｓi’・Ｐi+1）／（Ａ／２）
となり、ゼロクロスが区間［ｔi，（ｔi＋ｔi+1）／２］で発生した場合においては、補間値は、
Ｌi+1’＝（Ｓi’・（Ａ−Ｐi+1）＋Ｓi・（Ｐi+1−Ａ／２））／（Ａ／２）
となるが、この第２補間回路４は、それぞれの場合において、各式の分子（（Ｓi+1・（Ａ／２−Ｐi+1）＋Ｓi’・Ｐi+1）または（Ｓi’・（Ａ−Ｐi+1）＋Ｓi・（Ｐi+1−Ａ／２）））を、第２の補間値Ｌi+1として算出する。
【０１１９】
まず、ビットシフタ４１は、ＰＬＬクロック位相信号発生器８より供給された定数Ａを１／２にし、比較器４２に出力する。
【０１２０】
比較器４２は、ビットシフタ４１より供給された値（Ａ／２）と、ＰＬＬクロック位相信号の値Ｐi+1の比較を行い、Ｐi+1がＡ／２より大きいと判断した場合（即ち、ＰＬＬクロック位相信号Ｐのゼロクロスが区間［ｔi，（ｔi＋ｔi+1）／２］で発生した場合）、正の制御信号をセレクタ４３乃至４６に出力し、Ｐi+1がＡ／２以下であると判断した場合（即ち、ＰＬＬクロック位相信号Ｐのゼロクロスが区間（（ｔi＋ｔi+1）／２，ｔi+1］で発生した場合）、負の制御信号をセレクタ４３乃至４６に出力する。
【０１２１】
ＰＬＬクロック位相信号Ｐのゼロクロスが区間（（ｔi＋ｔi+1）／２，ｔi+1］で発生した場合、セレクタ４３は、値Ｓi+1を乗算器５０に出力し、セレクタ４５は、加算器４７により算出された値（Ａ／２−Ｐi+1）を乗算器５０に出力する。そして、乗算器５０は、ＰＬＬクロック位相信号発生器８よりイネーブル信号が供給されたときだけ、それらの値の積を算出し、その計算結果（Ｓi+1・（Ａ／２−Ｐi+1））を加算器５２に出力する。
【０１２２】
このとき、セレクタ４４は、値Ｓi’を乗算器５１に出力し、セレクタ４６は、値Ｐi+1を乗算器５１に出力する。そして、乗算器５１は、ＰＬＬクロック位相信号発生器８よりイネーブル信号が供給されたときだけ、それらの値の積を算出し、その計算結果（Ｓi’・Ｐi+1）を加算器５２に出力する。
【０１２３】
そして、加算器５２は、乗算器５０，５１より供給された値の和を計算し、その計算結果（Ｓi+1・（Ａ／２−Ｐi+1）＋Ｓi’・Ｐi+1）をラッチ回路５３に出力する。
【０１２４】
ラッチ回路５３は、内蔵するメモリの値を補間値Ｌiとして２値化回路５および位相誤差検出回路６に出力するとともに、ＰＬＬクロック位相信号発生器８よりイネーブル信号が供給されると、加算器５２より供給された値（Ｓi+1・（Ａ／２−Ｐi+1）＋Ｓi’・Ｐi+1）で、内蔵するメモリの値を更新する。
【０１２５】
一方、ＰＬＬクロック位相信号Ｐのゼロクロスが区間［ｔi，（ｔi＋ｔi+1）／２］で発生した場合、セレクタ４３は、値Ｓi’を乗算器５０に出力し、セレクタ４５は、加算器４８により算出された値（Ａ−Ｐi+1）を乗算器５０に出力する。そして、乗算器５０は、ＰＬＬクロック位相信号発生器８よりイネーブル信号が供給されたときだけ、それらの値の積を算出し、その計算結果（Ｓi’・（Ａ−Ｐi+1））を加算器５２に出力する。
【０１２６】
このとき、セレクタ４４は、値Ｓiを乗算器５１に出力し、セレクタ４６は、加算器４９により算出された値（Ｐi+1−Ａ／２）を乗算器５１に出力する。そして、乗算器５１は、ＰＬＬクロック位相信号発生器８よりイネーブル信号が供給されたときだけ、それらの値の積を算出し、その計算結果（Ｓi・（Ｐi+1−Ａ／２））を加算器５２に出力する。
【０１２７】
加算器５２は、乗算器５０，５１より供給された値の和を計算し、その計算結果（Ｓi’・（Ａ−Ｐi+1）＋Ｓi・（Ｐi+1−Ａ／２））をラッチ回路５３に出力する。
【０１２８】
ラッチ回路５３は、内蔵するメモリの値を補間値Ｌiとして２値化回路５および位相誤差検出回路６に出力するとともに、ＰＬＬクロック位相信号発生器８よりイネーブル信号が供給されると、加算器５２より供給された値（Ｓi’・（Ａ−Ｐi+1）＋Ｓi・（Ｐi+1−Ａ／２））で、内蔵するメモリの値を更新する。
【０１２９】
図１１は、ラッチ回路５３より出力される補間値Ｌiの一例を示している。時刻ｔi乃至時刻ｔi+1においてＰＬＬクロック位相信号Ｐにゼロクロスが発生した場合、第２補間回路４は、時刻ｔi+1においてＰＬＬクロック位相信号発生器８から供給されたＰＬＬクロック位相信号Ｐの値Ｐi+1（図中の×印）と時刻ｔiに供給された値Ｐiに応じて、ラッチ回路５３に記憶されている補間値を更新する。なお、時刻ｔi乃至時刻ｔi+1においてＰＬＬクロック位相信号Ｐにゼロクロスが発生しなかった場合（例えば、図１１の時刻ｔi）は、補間値を更新しない。
【０１３０】
このように、第２補間回路４は、値（（Ｓi+1・（Ａ／２−Ｐi+1）＋Ｓi’・Ｐi+1）または（Ｓi’・（Ａ−Ｐi+1）＋Ｓi・（Ｐi+1−Ａ／２）））を補間値Ｌi+1として算出し、後段の２値化回路５および位相誤差検出回路６に出力する。そして、２値化回路５は、（Ａ／２）に対応するビット数だけ補間値Ｌiをビットシフトさせることにより、本来の補間値Ｌi’（＝Ｌi／（Ａ／２））を算出し、その値に対して２値化処理を行うようにしている。
【０１３１】
このようにすることにより、（Ａ／２）の割算を行う演算回路を設ける必要がなくなり、コストを低減することができる。
【０１３２】
なお、ＰＬＬクロック位相信号にゼロクロスが発生しなかったと判断した場合、ＰＬＬクロック位相信号発生器８は、第２補間回路４にイネーブル信号を出力しないので、ラッチ回路５３は、１クロック前の補間値をそのまま出力する。２値化回路５は、ＰＬＬクロック位相信号発生器８からのイネーブル信号に同期して処理を行うので、ラッチ回路５３が１クロック前の補間値をそのまま出力しても（即ち、２クロックの間、同じ値を出力しても）、同じ補間値を２度処理することはない。
【０１３３】
以上のようにして、本実施例においては、位相誤差検出回路６は、再生信号の補間値のゼロクロスの、システムクロックの中点からのずれ（位相誤差）を検出し、ＰＬＬクロック位相信号発生器８は、そのずれに対応して、仮想的なＰＬＬクロック位相信号Ｐの周波数を調整することで、補間値を算出するタイミング（Ｐの位相がゼロであるとき）を調整して、再生信号の補間値のゼロクロスを、システムクロックの中点に近づける。
【０１３４】
このように再生信号の補間値のゼロクロスをシステムクロックの中点に近づけることにより、符号間干渉や雑音などに起因して再生信号の補間値のゼロクロスが多少ずれていても、２値化回路５により正確に２値化処理を行うことができる。
【０１３５】
なお、上記実施例においては、第２補間回路４などのＰＬＬを構成する各回路は、すべて、システムクロックに同期して動作するので、高速な処理を行う場合においても、システムクロックより高いクロック周波数で動作する回路を必要とせず、安価で装置を実現することができる。
【０１３６】
図１２は、第１補間回路３の他の構成例を示している。この第１補間回路３は、２次関数を利用して補間を行い、第１の補間値Ｓi’を算出するようになされている。
【０１３７】
この第１補間回路３は、時刻ｔi-1，ｔi，ｔi+1における３つのサンプル値Ｓi-1，Ｓi，Ｓi+1を基点とし、２次関数を利用して、時刻ｔiと時刻ｔi+1の中間の時刻（（ｔi＋ｔi+1）／２）における再生信号の値（第１の補間値Ｓi’）を補間するようになされている。
【０１３８】
なお、第１の補間値Ｓi’は、２次のフィッティング関数
ｙ＝ａ・ｔ2＋ｂ・ｔ＋ｃ
に、各サンプル値に対応して生成される３つの関係
Ｓi+1＝ａ・ｔi+1 2＋ｂ・ｔi+1＋ｃ
Ｓi ＝ａ・ｔi 2 ＋ｂ・ｔi ＋ｃ
Ｓi-1＝ａ・ｔi-1 2＋ｂ・ｔi-1＋ｃ
より算出される係数ａ，ｂ，ｃを代入して、時刻（（ｔi＋ｔi+1）／２）におけるフィッティング関数の値（即ち、（３Ｓi+1＋６Ｓi−Ｓi-1）／８）として算出される。
【０１３９】
ビットシフタ９１は、Ａ／Ｄコンバータ２より供給されたサンプル値Ｓi+1を、１ビットだけＭＳＢ側にビットシフトした値（２・Ｓi+1）を加算器９２に出力するようになされている。
【０１４０】
加算器９２は、Ａ／Ｄコンバータ２より供給されたサンプル値Ｓi+1と、ビットシフタ９１より供給された値（２・Ｓi+1）の和を計算し、その計算結果（３・Ｓi+1）を遅延素子９３および加算器９４に出力するようになされている。
【０１４１】
遅延素子９３は、加算器９２より供給された値（３・Ｓi）を、１システムクロックの間だけ保持し、次のクロックで、その値をビットシフタ９５に出力するようになされている。即ち、加算器９２より値（３・Ｓi+1）が供給されるクロックにおいて、遅延素子９３は、１クロックの間だけ保持していた値（３・Ｓi）を、ビットシフタ９５に出力する。
【０１４２】
ビットシフタ９５は、遅延素子９３より供給された値（３Ｓi）を、１ビットだけＭＳＢ側にビットシフトした値（６・Ｓi）を加算器９４に出力するようになされている。
【０１４３】
加算器９４は、加算器９２より供給された値（３・Ｓi+1）と、ビットシフタ９５より供給された値（６・Ｓi）の和を計算し、その和（３・Ｓi+1＋６・Ｓi）を加算器９６に出力するようになされている。
【０１４４】
遅延素子９７は、Ａ／Ｄコンバータ２より供給されたサンプル値Ｓi+1を、１システムクロックの間だけ保持し、次のクロックで、その値を遅延素子９８および第２補間回路４に出力するようになされている。即ち、サンプル値Ｓi+1が供給されるクロックにおいて、遅延素子９７は、１クロックの間保持していたサンプル値Ｓiを、遅延素子９８および第２補間回路４に出力する。
【０１４５】
遅延素子９８は、遅延素子９７より供給されたサンプル値Ｓiを、１システムクロックの間だけ保持し、次のクロックで、その値を加算器９６に出力するようになされている。即ち、遅延素子９７よりサンプル値Ｓiが供給されるクロックにおいて、遅延素子９８は、１クロックの間保持していたサンプル値Ｓi-1を、加算器９６に出力する。
【０１４６】
加算器（減算器）９６は、遅延素子９８より供給されたサンプル値Ｓi-1と、加算器９４より供給された値（３Ｓi+1＋６Ｓi）の差を計算し、その計算結果（３Ｓi+1＋６Ｓi−Ｓi-1）をビットシフタ９９に出力するようになされている。
【０１４７】
ビットシフタ９９は、供給された値を、ＬＳＢ側に３ビットだけビットシフトした後、第１の補間値Ｓi’として第２補間回路４に出力するようになされている。
【０１４８】
このように、この第１補間回路３は、図１３に示すように、３つのサンプル値Ｓi-1乃至Ｓi+1を基点として、２次関数による補間で、第１の補間値Ｓi’（＝（３Ｓi+1＋６Ｓi−Ｓi-1）／８）を算出し、その第１の補間値Ｓi’、および、２つのサンプル値Ｓi，Ｓi+1を、第２補間回路４に出力する。
【０１４９】
なお、この第１補間回路３においては、ビットシフタ９１，９５，９９は、入力されたデータの各ビットが、そのビットに対応する、ビットシフト後のビットとして出力されるように配線されているだけであるので、データが入力されたクロックと同一のクロックで、ビットシフト後のデータを出力する。
【０１５０】
また、この第１補間回路３の加算器９２，９４，９６においては、ゲートの伝播遅延が生じるが、回路を非常に高速（ゲートの伝播遅延と同程度の速さ）で動作させない限り、特に問題にはならない。なお、回路をゲートの伝播遅延と同程度の速さで動作させる場合においては、そのゲートの伝播遅延に対応して、各部に遅延素子を設けることにより、各部のタイミングを調整する。
【０１５１】
図１４は、第２補間回路４の他の構成例を示している。この第２補間回路４は、定数Ａが２n−２である場合（今の場合、Ａ＝２8−２（＝２５４））のものである。
【０１５２】
比較器１０１は、ＰＬＬクロック位相信号発生器８より供給されたＰＬＬクロック位相信号の値Ｐi+1と、値１２７（＝Ａ／２）の差（Ｐi+1−１２７）を計算し、その値が正である場合、所定の正の制御信号を、セレクタ１０２，１０３に出力し、その値がゼロまたは負である場合、所定の負の制御信号を、セレクタ１０２，１０３に出力するようになされている。
【０１５３】
セレクタ１０２は、第１補間回路３から、端子ａを介してサンプル値Ｓi+1を受け取るとともに、端子ｂを介して第１の補間値Ｓi’を受け取り、比較器１０１より正の制御信号が供給された場合、端子ｂを介して供給された第１の補間値Ｓi’を乗算器１０４に出力し、比較器１０１より負の制御信号が供給された場合、端子ａを介して供給されたサンプル値Ｓi+1を乗算器１０４に出力するようになされている。
【０１５４】
セレクタ１０３は、第１補間回路３から、端子ａを介して第１の補間値Ｓi’を受け取るとともに、端子ｂを介してサンプル値Ｓiを受け取り、比較器１０１より正の制御信号が供給された場合、端子ｂを介して供給されたサンプル値Ｓiを乗算器１０５に出力し、比較器１０１より負の制御信号が供給された場合、端子ａを介して供給された第１の補間値Ｓi’を乗算器１０５に出力するようになされている。
【０１５５】
加算器（減算器）１０７は、定数発生回路１０６より発生された定数（デジタル値）１２７（＝Ａ／２）と、ＰＬＬクロック位相信号発生器８より供給された、８ビットのＰＬＬクロック位相信号の値Ｐi+1の下位７ビットの値Ｐi+1’との差を計算し、その計算結果を乗算器１０４に出力するようになされている。なお、８ビットのＰＬＬクロック位相信号の値Ｐi+1の下位７ビットの値Ｐi+1’は、Ｐi+1が１２８より小さい場合、Ｐi+1の値と同一であり、Ｐi+1が１２８以上である場合、（Ｐi+1−１２８）と同一である。
【０１５６】
乗算器１０４は、ＰＬＬクロック位相信号発生器８よりイネーブル信号が供給されると、セレクタ１０２より供給された値（Ｓi+1またはＳi’）と、加算器１０７より供給された値（１２７−Ｐi+1’）の積を計算し、その計算結果（Ｓi+1・（１２７−Ｐi+1）またはＳi’・（２５５−Ｐi+1））を加算器１０８に出力するようになされている。
【０１５７】
乗算器１０５は、ＰＬＬクロック位相信号発生器８よりイネーブル信号が供給されると、セレクタ１０３より供給された値（Ｓi’またはＳi）と、ＰＬＬクロック位相信号発生器８より供給された８ビットのＰＬＬクロック位相信号Ｐi+1のうちの下位７ビットの値Ｐi+1’の積を計算し、その計算結果（Ｓi’・Ｐi+1またはＳi・（Ｐi+1−１２８））を加算器１０８に出力するようになされている。
【０１５８】
加算器１０８は、乗算器１０４より供給された値（Ｓi+1・（１２７−Ｐi+1）またはＳi’・（２５５−Ｐi+1））と、乗算器１０５より供給された値（Ｓi’・Ｐi+1またはＳi・（Ｐi+1−１２８））の和を計算し、その計算結果（（Ｓi+1・（１２７−Ｐi+1）＋Ｓi’・Ｐi+1）または（Ｓi’・（２５５−Ｐi+1）＋Ｓi・（Ｐi+1−１２８）））をラッチ回路１０９に出力するようになされている。
【０１５９】
ラッチ回路１０９は、ＰＬＬクロック位相信号発生器８よりイネーブル信号が供給されると、加算器１０８より供給された値で、内蔵するメモリの値を更新するとともに、メモリの値を第２の補間値Ｌiとして２値化回路５および位相誤差検出回路６に出力するようになされている。
【０１６０】
次に、この第２補間回路４の動作について説明する。
【０１６１】
この第２補間回路４においては、ＰＬＬクロック位相信号発生器８より供給されたＰi+1の値が１２８より小さい場合、セレクタ１０２によりサンプル値Ｓi+1が乗算器１０４に供給されるとともに、加算器１０７より値（１２７−Ｐi+1）が乗算器１０４に供給され、乗算器１０４は、それらの値の積を計算し、その計算結果（Ｓi+1・（１２７−Ｐi+1））を加算器１０８に出力する。
【０１６２】
また、Ｐi+1が１２８より小さい場合、セレクタ１０３によりサンプル値Ｓi’が乗算器１０５に供給されるとともに、ＰＬＬ位相信号発生信号の８ビットの値Ｐi+1の下位７ビットの値Ｐi+1’（この場合は、Ｐi+1と同一である）が乗算器１０５に供給され、乗算器１０５は、それらの値の積（Ｓi’・Ｐi+1）を計算し、その計算結果を加算器１０８に出力する。
【０１６３】
そして、加算器１０８は、乗算器１０４より供給された値（Ｓi+1・（１２７−Ｐi+1））と、乗算器１０５より供給された値（Ｓi’・Ｐi+1）の和を計算し、その計算結果（Ｓi+1・（１２７−Ｐi+1）＋Ｓi’・Ｐi+1）をラッチ回路１０９に出力する。
【０１６４】
一方、ＰＬＬクロック位相信号発生器８より供給されたＰi+1の値が１２８以上である場合、セレクタ１０２によりサンプル値Ｓi’が乗算器１０４に供給されるとともに、加算器１０７より値（２５５−Ｐi+1（＝１２７−（Ｐi+1−１２８）））が乗算器１０４に供給され、乗算器１０４は、それらの値の積を計算し、その計算結果（Ｓi’・（２５５−Ｐi+1））を加算器１０８に出力する。
【０１６５】
また、Ｐi+1が１２８以上である場合、セレクタ１０３によりサンプル値Ｓiが乗算器１０５に供給されるとともに、ＰＬＬ位相信号発生信号の８ビットの値Ｐi+1の下位７ビットの値Ｐi+1’（この場合は、（Ｐi+1−１２８）と同一である）が乗算器１０５に供給され、乗算器１０５は、それらの値の積（Ｓi・（Ｐi+1−１２８））を計算し、その計算結果を加算器１０８に出力する。
【０１６６】
そして、加算器１０８は、乗算器１０４より供給された値（Ｓi’・（２５５−Ｐi+1））と、乗算器１０５より供給された値（Ｓi・（Ｐi+1−１２８））の和を計算し、その計算結果（Ｓi’・（２５５−Ｐi+1）＋Ｓi・（Ｐi+1−１２８））をラッチ回路１０９に出力する。
【０１６７】
以上のように、この第２補間回路４は、Ｐi+1が１２８より小さい場合、補間値として、値（Ｓi+1・（１２７−Ｐi+1）＋Ｓi’・Ｐi+1）を算出し、Ｐi+1が１２８以上である場合、補間値として、値（Ｓi’・（２５５−Ｐi+1）＋Ｓi・（Ｐi+1−１２８））を算出する。
【０１６８】
なお、Ｐi+1が１２８以上である場合、この第２補間回路４により算出される補間値（Ｓi’・（２５５−Ｐi+1）＋Ｓi・（Ｐi+1−１２８））は、Ａ＝２５４である場合に図３の第２補間回路４により算出される補間値（Ｓi’・（２５４−Ｐi+1）＋Ｓi・（Ｐi+1−１２７））とは若干異なるが、両者の差（Ｓi’−Ｓi）は小さいので、実用上、特に問題とはならない。
【０１６９】
また、２値化回路５は、この第２補間回路より供給された補間値を、７ビットだけＬＳＢ側にビットシフトした後、２値化処理を行う。このとき、７ビットだけＬＳＢ側にビットシフトすることにより、１２８（即ち、Ａ／２＋１）で割算したことになるが、１２７（＝Ａ／２）で割算した場合と、その計算結果は、ほとんど変わらないので、実用上、特に問題とはならない。勿論、ビットシフトする代わりに、除算回路を利用して、供給された補間値を１２７（＝Ａ／２）で割算するようにしてもよい。
【０１７０】
このように、定数Ａを２n−２に設定することにより、第２の補間回路４の構成を簡略化することができる。
【０１７１】
図１５は、第２補間回路４のさらに他の構成例を示している。この第２補間回路４は、定数Ａが２５６である場合のものである。
【０１７２】
セレクタ１１１は、第１補間回路３から、端子ａを介してサンプル値Ｓi+1を受け取るとともに、端子ｂを介して第１の補間値Ｓi’を受け取り、ＰＬＬクロック位相信号発生器８より供給されたＰＬＬクロック位相信号の値Ｐi+1（８ビット）の最上位ビット（ＭＳＢ）の値が１である場合（即ち、Ｐi+1≧１２８である場合）、端子ｂを介して供給された第１の補間値Ｓi’を乗算器１１２に出力し、ＰＬＬクロック位相信号の値Ｐi+1の最上位ビットの値が０である場合（即ち、Ｐi+1＜１２８である場合）、端子ａを介して供給されたサンプル値Ｓi+1を乗算器１１２に出力するようになされている。
【０１７３】
セレクタ１１３は、第１補間回路３から、端子ａを介して第１の補間値Ｓi’を受け取るとともに、端子ｂを介してサンプル値Ｓiを受け取り、ＰＬＬクロック位相信号の値Ｐi+1の最上位ビットの値が１である場合（即ち、Ｐi+1≧１２８である場合）、端子ｂを介して供給されたサンプル値Ｓiを乗算器１１４に出力し、ＰＬＬクロック位相信号の値Ｐi+1の最上位ビットの値が０である場合（即ち、Ｐi+1＜１２８である場合）、端子ａを介して供給された第１の補間値Ｓi’を乗算器１１４に出力するようになされている。
【０１７４】
演算回路１１５は、ＰＬＬクロック位相信号発生器８より供給された、８ビットのＰＬＬクロック位相信号の値Ｐi+1の下位７ビットの値Ｐi+1’の２の補数を計算し、その計算結果（７ビット）を演算回路１１６に出力するようになされている。なお、Ｐi+1’＞０である場合、Ｐi+1’の２の補数は１２８−Ｐi+1’となり、Ｐi+1’＝０である場合、Ｐi+1’の２の補数は０となる。
【０１７５】
演算回路１１６は、演算回路１１５より供給された７ビットの値がゼロである場合、８ビットの値１２８を乗算器１１２に出力し、７ビットの値がゼロではない場合、供給された値を乗算器１１２に出力するようになされている。即ち、演算回路１１５および演算回路１１６により、値（１２８−Ｐi+1’）が乗算器１１２に出力される。
【０１７６】
図１６は、演算回路１１６の一構成例を示している。この演算回路１１６においては、入力された７ビットのデータの値を、出力する８ビットのデータの下位７ビットの値としている。そして、ＡＮＤ回路１２０は、７ビットの入力データをビット毎に入力（反転入力）され、供給された各ビットの値がすべて０である場合だけ、値１を、８ビットの出力データの最上位ビットの値として出力する。
【０１７７】
乗算器１１２は、ＰＬＬクロック位相信号発生器８よりイネーブル信号が供給されると、セレクタ１１１より供給された値（Ｓi+1またはＳi’）と、演算回路１１６より供給された値（１２８−Ｐi+1’）の積を計算し、その計算結果（Ｓi+1・（１２８−Ｐi+1）またはＳi’・（２５６−Ｐi+1））を加算器１１７に出力するようになされている。
【０１７８】
乗算器１１４は、ＰＬＬクロック位相信号発生器８よりイネーブル信号が供給されると、セレクタ１１３より供給された値（Ｓi’またはＳi）と、ＰＬＬクロック位相信号発生器８より供給された８ビットのＰＬＬクロック位相信号Ｐi+1のうちの下位７ビットの値Ｐi+1’の積を計算し、その計算結果（Ｓi’・Ｐi+1またはＳi・（Ｐi+1−１２８））を加算器１１７に出力するようになされている。
【０１７９】
加算器１１７は、乗算器１１２より供給された値（Ｓi+1・（１２８−Ｐi+1）またはＳi’・（２５６−Ｐi+1））と、乗算器１１４より供給された値（Ｓi’・Ｐi+1またはＳi・（Ｐi+1−１２８））の和を計算し、その計算結果（（Ｓi+1・（１２８−Ｐi+1）＋Ｓi’・Ｐi+1）または（Ｓi’・（２５６−Ｐi+1）＋Ｓi・（Ｐi+1−１２８）））をラッチ回路１１８に出力するようになされている。
【０１８０】
ラッチ回路１１８は、ＰＬＬクロック位相信号発生器８よりイネーブル信号が供給されると、加算器１１７より供給された値で、内蔵するメモリの値を更新するとともに、メモリの値を第２の補間値Ｌiとして２値化回路５および位相誤差検出回路６に出力するようになされている。
【０１８１】
次に、この第２補間回路４の動作について説明する。
【０１８２】
この第２補間回路４においては、ＰＬＬクロック位相信号発生器８より供給されたＰi+1の値が１２８より小さい場合、セレクタ１１１によりサンプル値Ｓi+1が乗算器１１２に供給されるとともに、演算回路１１６より値（１２８−Ｐi+1）が乗算器１１２に供給され、乗算器１１２は、それらの値の積を計算し、その計算結果（Ｓi+1・（１２８−Ｐi+1））を加算器１０８に出力する。
【０１８３】
また、Ｐi+1が１２８より小さい場合、セレクタ１１３によりサンプル値Ｓi’が乗算器１１４に供給されるとともに、ＰＬＬ位相信号発生信号の８ビットの値Ｐi+1の下位７ビットの値Ｐi+1’（この場合は、Ｐi+1と同一である）が乗算器１１４に供給され、乗算器１１７は、それらの値の積（Ｓi’・Ｐi+1）を計算し、その計算結果を加算器１１７に出力する。
【０１８４】
そして、加算器１１７は、乗算器１１２より供給された値（Ｓi+1・（１２８−Ｐi+1））と、乗算器１１４より供給された値（Ｓi’・Ｐi+1）の和を計算し、その計算結果（Ｓi+1・（１２８−Ｐi+1）＋Ｓi’・Ｐi+1）をラッチ回路１１８に出力する。
【０１８５】
一方、ＰＬＬクロック位相信号発生器８より供給されたＰi+1の値が１２８以上である場合、セレクタ１１１によりサンプル値Ｓi’が乗算器１１２に供給されるとともに、演算回路１１６より値（２５６−Ｐi+1（＝１２８−（Ｐi+1−１２８）））が乗算器１１２に供給され、乗算器１１２は、それらの値の積を計算し、その計算結果（Ｓi’・（２５６−Ｐi+1））を加算器１１７に出力する。
【０１８６】
また、Ｐi+1が１２８以上である場合、セレクタ１１３によりサンプル値Ｓiが乗算器１１４に供給されるとともに、ＰＬＬ位相信号発生信号の８ビットの値Ｐi+1の下位７ビットの値Ｐi+1’（この場合は、（Ｐi+1−１２８）と同一である）が乗算器１１４に供給され、乗算器１１４は、それらの値の積（Ｓi・（Ｐi+1−１２８））を計算し、その計算結果を加算器１１７に出力する。
【０１８７】
そして、加算器１１７は、乗算器１１２より供給された値（Ｓi’・（２５６−Ｐi+1））と、乗算器１１４より供給された値（Ｓi・（Ｐi+1−１２８））の和を計算し、その計算結果（Ｓi’・（２５６−Ｐi+1）＋Ｓi・（Ｐi+1−１２８））をラッチ回路１１８に出力する。
【０１８８】
以上のように、この第２補間回路４は、Ｐi+1が１２８より小さい場合、補間値として、値（Ｓi+1・（１２８−Ｐi+1）＋Ｓi’・Ｐi+1）を算出し、Ｐi+1が１２８以上である場合、補間値として、値（Ｓi’・（２５６−Ｐi+1）＋Ｓi・（Ｐi+1−１２８））を算出する。
【０１８９】
この場合においては、Ａが２５６に設定されているので、仮想的なＰＬＬクロック位相信号Ｐの上限値Ｘは、２５６より大きい所定の値に設定される。従って、ＰＬＬクロック位相信号Ｐの値Ｐiが２５６より大きくなることもあるが、ＰＬＬクロック位相信号Ｐにゼロクロスが発生したとき（即ち、補間値が計算されるとき）におけるＰＬＬクロック位相信号Ｐの値Ｐiは、２５５以下となるので、８ビットで表現されている。
【０１９０】
なお、上記実施例においては、システムクロックの中間の時刻の再生信号の値として、第１の補間値を算出し、サンプル値の数を擬似的に２倍にしているが、システムクロックの間をｎ（ｎ＞２）分割する時刻の再生信号の値として、（ｎ−１）個の第１の補間値を算出して、それらの第１の補間値およびサンプル値を利用して第２の補間値を算出するようにしてもよい。
【０１９１】
また、上記実施例の第１補間回路３においては、２次関数または３次関数を利用して再生信号のオーバサンプリングを行っているが、さらに高次の急峻な遮断特性を有する線形フィルタを利用して再生信号のオーバサンプリングを行い、サンプル値の数を増加させるようにしてもよい。
【０１９２】
【発明の効果】
以上のごとく、請求項１に記載の再生装置および請求項５に記載の再生方法によれば、所定の信号を第１のクロック信号に同期してサンプリングして生成された第１のデジタル値から、第１のクロック信号のサンプリングのタイミングと異なる所定の時刻における第２のデジタル値を、少なくとも２次以上の関数を利用して補間し、第１のデジタル値および第２のデジタル値から、第２のクロック信号の所定の位相における、所定の信号の補間値を算出し、隣接する補間値の間にゼロクロスが発生した場合の隣接する補間値の間に発生したゼロクロスの、第１のクロック信号からのずれである位相誤差を算出し、位相誤差に応じてクロック周波数を調整しながら第２のクロック信号を生成するので、第２のクロック信号の所定の位相における補間値の誤差を低減し、簡単な回路でデータ誤り率を低減させることができる。
【図面の簡単な説明】
【図１】本発明の再生装置の一実施例の構成を示すブロック図である。
【図２】図１の第１補間回路３の構成例を示すブロック図である。
【図３】図１の第２補間回路４の構成例を示すブロック図である。
【図４】図１の位相誤差検出回路６の構成例を示すブロック図である。
【図５】図１のＰＬＬクロック位相信号発生器８の構成例を示すブロック図である。
【図６】ＰＬＬクロック位相信号Ｐの一例を示す図である。
【図７】３次関数による補間で算出される補間値の一例を示す図である。
【図８】再生信号の補間値Ｌi-1，Ｌiと位相誤差Δθの関係を例を示す図である。
【図９】再生信号の補間値（第２の補間値）の算出について説明する図である。
【図１０】再生信号の補間値（第２の補間値）の算出について説明する図である。
【図１１】再生信号および補間値の一例を示す図である。
【図１２】図１の第１補間回路３の他の構成例を示すブロック図である。
【図１３】２次関数による補間で算出される補間値の一例を示す図である。
【図１４】図１の第２補間回路４の他の構成例を示すブロック図である。
【図１５】図１の第２補間回路４のさらに他の構成例を示すブロック図である。
【図１６】図１５の演算回路１１６の構成例を示す回路図である。
【図１７】従来の再生装置の一構成例を示すブロック図である。
【図１８】デジタルＰＬＬ回路の一構成例を示すブロック図である。
【図１９】従来の方法により算出される補間値の一例を示す図である。
【符号の説明】
１ 読み取り装置， ２ Ａ／Ｄコンバータ， ３ 第１補間回路， ４ 第２補間回路， ５ ２値化回路， ６ 位相誤差検出回路， ７ ループフィルタ， ８ ＰＬＬクロック位相信号発生器， ２１ 遅延素子， ２２ 加算器， ２３ ビットシフタ， ２４ 遅延素子， ２５ 加算器， ２６ 遅延素子， ２７ 加算器， ２８ 遅延素子， ２９ 加算器， ３０ ビットシフタ， ４１ ビットシフタ， ４２ 比較器， ４３乃至４６ セレクタ， ４７乃至４９ 加算器（減算器）， ５０，５１ 乗算器， ５２ 加算器， ５３ ラッチ回路， ６１ 遅延素子， ６２ 位相誤差算出回路， ６３ ゼロクロス検出回路， ８１ 位相レジスタ上限値算出回路， ８２ 加算器（減算器）， ８３ 比較器， ８４ 定数発生回路， ８５ 加算器， ８６ 切替回路， ８７ ＰＬＬクロックレジスタ， ８８ 遅延素子
Claims (5)
- 所定の信号を第１のクロック信号に同期してサンプリングして生成された第１のデジタル値から、前記第１のクロック信号のサンプリングのタイミングと異なる所定の時刻における第２のデジタル値を、少なくとも２次以上の関数を利用して補間する第１の補間手段と、
前記第１のデジタル値および前記第２のデジタル値から、第２のクロック信号の所定の位相における、前記所定の信号の補間値を算出する第２の補間手段と、
前記第２の補間手段にて算出された隣接する補間値の間にゼロクロスが発生した場合の前記隣接する補間値の間に発生したゼロクロスの、前記第１のクロック信号からのずれである位相誤差を算出する位相誤差算出手段と、
前記位相誤差に応じてクロック周波数を調整しながら前記第２のクロック信号を生成するクロック信号生成手段と
を備えることを特徴とする再生装置。 - 前記第１の補間手段は、前記第１のデジタル値から、前記第１のクロック信号の２つのサンプリングのタイミングの中間の時刻における前記第２のデジタル値を、少なくとも２次以上の関数を利用して補間する
ことを特徴とする請求項１に記載の再生装置。 - 前記第１の補間手段は、３つの前記第１のデジタル値から、前記第２のデジタル値を、２次関数を利用して補間する
ことを特徴とする請求項２に記載の再生装置。 - 前記第１の補間手段は、４つの前記第１のデジタル値から、前記第２のデジタル値を、３次関数を利用して補間する
ことを特徴とする請求項２に記載の再生装置。 - 所定の信号を第１のクロック信号に同期してサンプリングして生成された第１のデジタル値から、前記第１のクロック信号のサンプリングのタイミングと異なる所定の時刻における第２のデジタル値を、少なくとも２次以上の関数を利用して補間するステップと、
前記第１のデジタル値および前記第２のデジタル値から、第２のクロック信号の所定の位相における、前記所定の信号の補間値を算出するステップと、
前記所定の信号の補間値を算出するステップにおいて算出された隣接する補間値の間にゼロクロスが発生した場合の前記隣接する補間値の間に発生したゼロクロスの、前記第１のクロック信号からのずれである位相誤差を算出するステップと、
前記位相誤差に応じてクロック周波数を調整しながら前記第２のクロック信号を生成するステップと
を備えることを特徴とする再生方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20005596A JP3956062B2 (ja) | 1996-07-30 | 1996-07-30 | 再生装置および方法 |
| US08/889,743 US5987082A (en) | 1996-07-30 | 1997-07-10 | Playback apparatus and playback method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20005596A JP3956062B2 (ja) | 1996-07-30 | 1996-07-30 | 再生装置および方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1050001A JPH1050001A (ja) | 1998-02-20 |
| JP3956062B2 true JP3956062B2 (ja) | 2007-08-08 |
Family
ID=16418091
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20005596A Expired - Fee Related JP3956062B2 (ja) | 1996-07-30 | 1996-07-30 | 再生装置および方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5987082A (ja) |
| JP (1) | JP3956062B2 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001084708A (ja) * | 1999-09-10 | 2001-03-30 | Victor Co Of Japan Ltd | ディジタル信号再生装置 |
| JP3597433B2 (ja) * | 1999-12-20 | 2004-12-08 | 富士通株式会社 | データ再生システムにおけるクロック調整装置及び光ディスク装置 |
| JP4497708B2 (ja) * | 2000-12-08 | 2010-07-07 | 三菱電機株式会社 | 半導体装置 |
| US7489757B2 (en) * | 2003-05-01 | 2009-02-10 | Mitsubishi Denki Kabushiki Kaisha | Clock data recovery circuit |
| US7196859B2 (en) * | 2004-07-09 | 2007-03-27 | Imation Corp. | Processing techniques for time-based servo patterns |
| JP2006344255A (ja) * | 2005-06-07 | 2006-12-21 | Hitachi Ltd | 位相誤差検出回路、位相同期ループ回路及び情報再生装置 |
| JP2007312321A (ja) * | 2006-05-22 | 2007-11-29 | Sharp Corp | シリアル・パラレル変換用の半導体集積回路 |
| JP2008011173A (ja) * | 2006-06-29 | 2008-01-17 | Nippon Telegr & Teleph Corp <Ntt> | Ｃｄｒ回路 |
| US8433000B2 (en) * | 2006-11-29 | 2013-04-30 | Nxp B.V. | Method and circuit for receiving data |
| WO2008114509A1 (ja) * | 2007-03-20 | 2008-09-25 | Advantest Corporation | クロックデータリカバリ回路、方法ならびにそれらを利用した試験装置 |
| JP2010176837A (ja) * | 2010-03-25 | 2010-08-12 | Sony Corp | 信号処理回路 |
| TWI566241B (zh) * | 2015-01-23 | 2017-01-11 | 宏碁股份有限公司 | 語音信號處理裝置及語音信號處理方法 |
| CN106157978B (zh) * | 2015-04-15 | 2020-04-07 | 宏碁股份有限公司 | 语音信号处理装置及语音信号处理方法 |
| US10581421B2 (en) * | 2017-11-06 | 2020-03-03 | Qorvo Us, Inc. | Phase detector |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2523348A1 (fr) * | 1982-03-12 | 1983-09-16 | Thomson Csf | Procede et dispositif de regeneration de phase de signaux de synchronisation dans un appareil optique d'ecriture-lecture de support d'information |
| JPS5977633A (ja) * | 1982-10-26 | 1984-05-04 | Nippon Gakki Seizo Kk | デイスク再生装置におけるクロツク再生回路 |
| JP3431030B2 (ja) * | 1992-11-12 | 2003-07-28 | ソニー株式会社 | 再生装置および再生方法 |
| JPH06309809A (ja) * | 1993-04-27 | 1994-11-04 | Pioneer Electron Corp | ディジタル信号再生装置 |
| DE4326427A1 (de) * | 1993-08-06 | 1995-02-09 | Thomson Brandt Gmbh | Digitaler Abtastratenumsetzer |
| JPH07334978A (ja) * | 1994-06-03 | 1995-12-22 | Yamaha Corp | 情報記録装置、情報再生装置および情報記録媒体 |
| US5579004A (en) * | 1994-11-02 | 1996-11-26 | Advanced Micro Devices, Inc. | Digital interpolation circuit for a digital-to-analog converter circuit |
| US5589830A (en) * | 1994-11-02 | 1996-12-31 | Advanced Micro Devices, Inc. | Stereo audio codec |
| JPH1027435A (ja) * | 1996-07-15 | 1998-01-27 | Sony Corp | 再生装置および方法 |
-
1996
- 1996-07-30 JP JP20005596A patent/JP3956062B2/ja not_active Expired - Fee Related
-
1997
- 1997-07-10 US US08/889,743 patent/US5987082A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5987082A (en) | 1999-11-16 |
| JPH1050001A (ja) | 1998-02-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3956062B2 (ja) | 再生装置および方法 | |
| JPH1027435A (ja) | 再生装置および方法 | |
| KR100490498B1 (ko) | 디지털 기록 데이터 재생 장치 | |
| KR100373378B1 (ko) | 클럭 발생 회로 | |
| JP3767238B2 (ja) | 信号処理装置 | |
| KR100419598B1 (ko) | 적응 등화 회로 | |
| JP2001357633A (ja) | 情報再生装置および情報再生方法 | |
| US5638070A (en) | Signal processing method and apparatus for transforming N-bit codes to M-bit codes wherein M is greater than N | |
| KR100230545B1 (ko) | 광디스크 재생기용 디지탈 비트 재생장치 | |
| KR0186138B1 (ko) | 디지탈 디스크의 데이타 재생장치 | |
| KR100416289B1 (ko) | 디지털 아날로그변환기 및 그 방법과 데이터 보간장치 및그 방법 | |
| JPH0773186B2 (ja) | ディジタルアナログ変換装置 | |
| US7072264B2 (en) | VCO with phase modulated output | |
| JP2004032095A (ja) | パルス幅変調器 | |
| US5920533A (en) | Clock signal extraction system for high density recording apparatus | |
| US6700521B2 (en) | Interpolating function generating apparatus and method, digital-analog converter, data interpolator, program, and record medium | |
| JP3289462B2 (ja) | 標本化周波数変換装置 | |
| JP3420528B2 (ja) | シグマデルタ方式ｄ／ａ変換器 | |
| JP2783177B2 (ja) | 光ディスク装置 | |
| JP3559914B2 (ja) | クロック発生回路 | |
| JPH0766726A (ja) | Ｄ／ａ変換装置 | |
| JPH0963206A (ja) | データ再生装置における識別用クロックの同期方法およびデータ再生装置 | |
| JP2003242718A (ja) | 波形等化装置 | |
| JPH07115620A (ja) | 時間軸補正装置 | |
| JPH08195679A (ja) | Ｄ／ａ変換システム |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20051017 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060529 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060727 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070411 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070424 |
|
| LAPS | Cancellation because of no payment of annual fees |