JPH1027435A - 再生装置および方法 - Google Patents

再生装置および方法

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JPH1027435A
JPH1027435A JP8184428A JP18442896A JPH1027435A JP H1027435 A JPH1027435 A JP H1027435A JP 8184428 A JP8184428 A JP 8184428A JP 18442896 A JP18442896 A JP 18442896A JP H1027435 A JPH1027435 A JP H1027435A
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signal
clock signal
phase
interpolation
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Kensuke Fujimoto
健介 藤本
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Original Assignee
Sony Corp
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Abstract

(57)【要約】 【課題】 システムクロックで、デジタルＰＬＬを動作
させる。 【解決手段】 Ａ／Ｄコンバータ２は、読み取り装置１
で光ディスク１１１より読み出された再生信号から、シ
ステムクロックに同期してサンプリングされた値を補間
回路３に出力する。補間回路３は、ＰＬＬクロック位相
信号発生器７からのＰＬＬクロック位相信号の位相がゼ
ロであるときの再生信号の値（補間値）を、サンプリン
グ値より線形補間で算出し、出力する。２値化回路４
は、その補間値を２値化し、後段の再生回路に出力す
る。位相誤差検出回路５は、その補間値のゼロクロスを
検出し、その時刻に応じて位相誤差信号を算出し、ルー
プフィルタ６を介してＰＬＬクロック位相信号発生器７
に出力する。ＰＬＬクロック位相信号発生器７は、位相
誤差信号に対応したＰＬＬクロック位相信号を生成し、
補間回路３に供給する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、再生装置および方
法に関し、特に、第１のクロック信号に同期して、位相
誤差に応じてクロック周波数を調整しながら第２のクロ
ック信号を生成し、所定の信号を第１のクロック信号に
同期してサンプリングして生成された値から、第２のク
ロック信号の所定の位相における補間値を算出する再生
装置および方法に関する。
【０００２】
【従来の技術】コンパクトディスクなどに代表されるデ
ジタルデータを保持する記録媒体が広く普及している。
【０００３】このような記録媒体である光ディスク、光
磁気ディスクなどに記録されているデジタルデータを再
生する場合、ディスクから検出した信号よりクロック信
号を抽出し、そのクロック信号に同期して、検出した信
号からデジタルデータを再生する自己同期を利用するこ
とが多い。
【０００４】このような自己同期においては、検出した
信号からＰＬＬ（Phase Locked Loop）回路でクロック
信号を抽出する。
【０００５】図１１は、アナログ方式のＰＬＬ回路を有
する従来の再生装置の一構成例を示している。
【０００６】読み取り装置１０１は、コンパクトディス
クなどの光ディスク１１１にレーザ光を照射し、光ディ
スク１１１で反射したレーザ光（戻り光）を受光し、受
光した戻り光の光量に対応する電気信号（再生信号）を
波形整形器１０２に出力するようになされている。
【０００７】波形整形器１０２は、読み取り装置１０１
より供給された再生信号を２値化し、２値化した信号
を、再生信号としてラッチ回路１０３およびアナログＰ
ＬＬ回路１０４に出力するようになされている。
【０００８】アナログＰＬＬ回路１０４は、波形整形器
１０２より供給された再生信号からクロック信号を抽出
し、その信号をラッチ回路１０３に出力するようになさ
れている。この再生信号においては、所定のビット間隔
Ｔの整数倍の間隔（光ディスク１１１に記録されている
データに対応する）で、その値（０または１）が変化す
る。従って、アナログＰＬＬ回路１０４は、この間隔か
ら、ビット間隔Ｔを抽出し、このビット間隔Ｔに対応し
た周期のクロック信号を発生する。
【０００９】このアナログＰＬＬ回路１０４において
は、位相比較器１２１は、波形整形器１０２より供給さ
れた再生信号と、電圧制御発振器（ＶＣＯ）１２３によ
り発振されたクロック信号（ＰＬＬクロック信号）との
位相誤差を算出し、その位相誤差をループフィルタ１２
２に出力し、ループフィルタ１２２は、位相比較器１２
１より供給された位相誤差の不要な周波数帯域の成分
（高周波成分）を除去した後、処理された位相誤差をＶ
ＣＯ１２３に出力する。
【００１０】ＶＣＯ１２３は、ループフィルタ１２２よ
り供給された信号の電圧値に応じて、波形整形器１０２
より供給された再生信号に対する位相誤差がなくなるよ
うに、発振周波数を調整しながらクロック信号を発振
し、そのクロック信号を位相比較器１２１およびラッチ
回路１０３に出力する。
【００１１】このようにして、アナログＰＬＬ回路１０
４は、再生信号に同期したクロック信号を生成する。
【００１２】ラッチ回路１０３は、アナログＰＬＬ回路
１０４より供給されたクロック信号に同期して、波形整
形回路１０２より供給された再生信号を、後段の再生回
路（図示せず）に出力するようになされている。
【００１３】しかしながら、アナログ回路であるＰＬＬ
回路１０４は、環境変化、経時変化、部品のばらつきな
どの影響を受けやすいという問題を有している。また、
アナログ回路であるため、高集積化が困難であるという
問題を有している。
【００１４】そこで、そのような問題を解決する、デジ
タル化されたＰＬＬ回路が開発されている。
【００１５】図１２は、デジタルＰＬＬ回路の一構成例
を示している。
【００１６】デジタルＰＬＬ回路では、デジタル化され
た位相比較器１４１およびループフィルタ１４２が利用
されるとともに、ＶＣＯの代わりに、可変周波数発振器
（ＶＦＯ）１４３が利用される。このＶＦＯ１４３は、
ループフィルタ１４２を介して供給された位相誤差（デ
ジタル値）に応じて、所定の周波数の発振信号に対し
て、パルスの付加または除去を行うことにより周波数を
調整する。あるいは、ＶＦＯ１４３は、ループフィルタ
１４２を介して供給された位相誤差に応じて、発振周波
数の異なる２つの内蔵する発振器を切り換えて使用し、
発振周波数を調整する。
【００１７】位相誤差に応じて滑らかに発振周波数を調
整する場合、ＶＦＯ１４３は、出力する信号の周波数に
対して数倍の周波数の信号を、位相誤差に応じて発振周
波数の調整を行いながら出力し、分周器１４４が、その
信号を分周した後、出力信号（クロック信号）を位相比
較器１４１に供給するとともに、後段の回路（図示せ
ず）に出力している。
【００１８】
【発明が解決しようとする課題】しかしながら、データ
の処理速度が速い装置や高転送速度を有する装置におい
ては、クロック信号の周波数が高く、そのクロック信号
の周波数のさらに数倍の周波数の信号を発振するＶＦＯ
を実現することは困難であり、実現した場合において
も、コストが高いという問題を有している。
【００１９】あるいは、再生信号をＡ／Ｄ（アナログ／
デジタル）変換して、デジタルデータとして所謂コンピ
ュータに入力し、ソフトウェア的に仮想的なＰＬＬ動作
を行うことも考えられるが、動作速度が遅いため、高速
な処理を必要とする装置に利用することは困難である。
【００２０】本発明は、このような状況に鑑みてなされ
たもので、第１のクロック信号に同期して、位相誤差に
応じてクロック周波数を調整しながら第２のクロック信
号を生成し、所定の信号を第１のクロック信号に同期し
てサンプリングして生成された値から、第２のクロック
信号の所定の位相における補間値を算出するようにし
て、デジタル回路を利用して、再生信号を自己同期させ
ることができるようにするものである。
【００２１】
【課題を解決するための手段】請求項１に記載の再生装
置は、第１の時刻および第２の時刻に連続してサンプリ
ングされた２つの値から、第２のクロック信号の所定の
位相に対応する第３の時刻における補間値を、線形補間
で算出する補間値算出部を備えることを特徴とする。
【００２２】請求項２に記載の再生方法は、連続してサ
ンプリングされた２つの値から、その２つの値がサンプ
リングされた第１の時刻および第２の時刻と、第２のク
ロック信号の所定の位相に対応する第３の時刻の関係に
対応して、第３の時刻における補間値を、線形補間で算
出することを特徴とする。
【００２３】請求項３に記載の再生装置は、前回算出し
た第２のクロック信号の値と、第１の定数との和を算出
し、その和が第２の定数以下である場合は、その和を第
２のクロック信号の値とし、その和が第２の定数より大
きい場合は、その和から第２の定数を減算した値を第２
のクロック信号の値とするクロック信号生成部を備える
ことを特徴とする。
【００２４】請求項４に記載の再生方法は、前回算出し
た第２のクロック信号の値と、第１の定数との和を算出
し、その和が第２の定数以下である場合は、その和を第
２のクロック信号の値とし、その和が第２の定数より大
きい場合は、その和から第２の定数を減算した値を第２
のクロック信号の値とすることを特徴とする。
【００２５】請求項１に記載の再生装置においては、補
間値算出部は、第１の時刻および第２の時刻に連続して
サンプリングされた２つの値から、第２のクロック信号
の所定の位相に対応する第３の時刻における補間値を、
線形補間で算出する。
【００２６】請求項２に記載の再生方法においては、連
続してサンプリングされた２つの値から、その２つの値
がサンプリングされた第１の時刻および第２の時刻と、
第２のクロック信号の所定の位相に対応する第３の時刻
の関係に対応して、第３の時刻における補間値を、線形
補間で算出する。
【００２７】請求項３に記載の再生装置においては、ク
ロック信号生成部は、前回算出した第２のクロック信号
の値と、第１の定数との和を算出し、その和が第２の定
数以下である場合は、その和を第２のクロック信号の値
とし、その和が第２の定数より大きい場合は、その和か
ら第２の定数を減算した値を第２のクロック信号の値と
する。
【００２８】請求項４に記載の再生方法においては、前
回算出した第２のクロック信号の値と、第１の定数との
和を算出し、その和が第２の定数以下である場合は、そ
の和を第２のクロック信号の値とし、その和が第２の定
数より大きい場合は、その和から第２の定数を減算した
値を第２のクロック信号の値とする。
【００２９】
【発明の実施の形態】図１は、本発明の再生装置の一実
施例の構成例を示している。
【００３０】読み取り装置１は、コンパクトディスクな
どの光ディスク１１１にレーザ光を照射し、光ディスク
１１１で反射したレーザ光（戻り光）を受光し、受光し
た戻り光の光量に対応する電気信号（再生信号）をＡ／
Ｄコンバータ２に出力するようになされている。
【００３１】Ａ／Ｄコンバータ２は、読み取り装置１よ
り供給された再生信号から、システムクロック（第１の
クロック信号）に同期してサンプリングした値（所定の
ビット数のデジタル値）を補間回路３（補間値算出部）
に出力するようになされている。
【００３２】補間回路３は、システムクロックで動作
し、ＰＬＬクロック位相信号発生器７（クロック信号生
成部）よりシステムクロックに同期して供給されたＰＬ
Ｌクロック位相信号（第２のクロック信号）の値に応じ
て、ＰＬＬクロック位相信号の位相がゼロであるときの
再生信号の値（補間値）を、Ａ／Ｄコンバータ２より供
給されたサンプリング値から線形補間で算出し、その補
間値（所定のビット数のデジタル値）を２値化回路４お
よび位相誤差検出回路５（位相誤差算出部）に出力する
ようになされている。
【００３３】２値化回路４は、システムクロックで動作
し、補間回路３より供給された再生信号の補間値を２値
化し（「０」または「１」に変換し）、その２値化後の
データを後段の再生回路（図示せず）に出力するように
なされている。
【００３４】位相誤差検出回路５は、システムクロック
で動作し、補間回路３より供給された補間値の、正から
負、あるいは、負から正への変化（ゼロクロス）を検出
し、そのゼロクロスの時刻に応じて位相誤差信号をルー
プフィルタ６に出力するようになされている。
【００３５】ループフィルタ６は、システムクロックで
動作し、位相誤差検出回路５より供給された位相誤差信
号の高周波成分を抑制した後、ＰＬＬクロック位相信号
発生器７に出力するようになされている。
【００３６】ＰＬＬクロック位相信号発生器７は、シス
テムクロックで動作し、ループフィルタ６より供給され
た位相誤差信号（高周波成分を抑制したもの）に対応し
て、鋸波であるＰＬＬクロック位相信号を生成し、その
ＰＬＬクロック位相信号を補間回路３に供給するように
なされている。
【００３７】図２は、補間回路３の一構成例を示してい
る。遅延素子２１は、Ａ／Ｄコンバータ２により時刻ｔ
iにサンプリングされたサンプリング値Ｓiを、次のシス
テムクロックまで保持し、次のシステムクロックで乗算
器２２に出力するようになされている。
【００３８】乗算器２２は、ゼロクロス検出回路２８か
らイネーブル信号が供給されたとき、遅延素子２１より
供給された、時刻ｔi-1（時刻ｔiから１システムクロッ
ク前の時刻）のサンプリング値Ｓi-1と、ＰＬＬクロッ
ク位相信号発生器７より供給されたＰＬＬクロック位相
信号の値Ｐiの積（Ｓi-1×Ｐi）を算出し、その積を加
算器２３に出力するようになされている。
【００３９】加算器（減算器）２４は、ＰＬＬクロック
位相信号発生器７より供給されたＰＬＬクロック位相信
号の値Ｐiと定数Ａ（第１の定数）（後述）の差（Ａ−
Ｐi）を計算し、その計算結果を乗算器２５に出力する
ようになされている。
【００４０】乗算器２５は、ゼロクロス検出回路２８か
らイネーブル信号が供給されたとき、Ａ／Ｄコンバータ
２２により時刻ｔiにサンプリングされたサンプリング
値Ｓiと、加算器２４より供給された値（Ａ−Ｐi）の積
（Ｓi×（Ａ−Ｐi））を算出し、その積を加算器２３に
出力するようになされている。
【００４１】加算器２３は、乗算器２２より供給された
値（Ｓi-1×Ｐi）と、乗算器２５より供給された値（Ｓ
i×（Ａ−Ｐi））の和（Ｓi-1×Ｐi＋Ｓi×（Ａ−
Ｐi））を計算し、その計算結果をラッチ回路２６に出
力するようになされている。
【００４２】遅延素子２７は、ＰＬＬクロック位相信号
発生器７より供給された、時刻ｔiにおけるＰＬＬクロ
ック位相信号Ｐの値Ｐiを、次のシステムクロックまで
保持し、次のシステムクロックでゼロクロス検出回路２
８に出力するようになされている。
【００４３】ゼロクロス検出回路２８は、遅延素子２７
より供給された、時刻ｔi-1のＰＬＬクロック位相信号
Ｐの値Ｐi-1と、ＰＬＬクロック位相信号発生器７より
供給された、時刻ｔiにおけるＰＬＬクロック位相信号
Ｐの値Ｐiの差（Ｐi−Ｐi-1）を計算し、この差が負で
あるか否かを判断し、負であると判断した場合、ＰＬＬ
クロック位相信号にゼロクロスが発生した（ＰＬＬクロ
ック位相信号Ｐの位相が、時刻ｔi-1乃至時刻ｔiの間で
一旦ゼロになった）と判断し、乗算器２２，２５および
ラッチ回路２６にイネーブル信号を出力するようになさ
れている。
【００４４】ラッチ回路２６は、記憶素子を内蔵し、ゼ
ロクロス検出回路２８によりイネーブル信号が供給され
たとき、その記憶素子が記憶している値を、加算器２３
より供給された値で更新するとともに、記憶素子に記憶
されている値を再生信号の補間値Ｌiとして、２値化回
路４および位相誤差検出回路５に出力するようになされ
ている。
【００４５】図３は、位相誤差検出回路５の一構成例を
示している。遅延素子４１は、補間回路３より供給され
た補間値Ｌiを、１システムクロックの期間だけ保持
し、次のシステムクロックで位相誤差算出回路４２およ
びゼロクロス検出回路４３に出力するようになされてい
る。
【００４６】ゼロクロス検出回路４３は、遅延素子４１
より供給された１システムクロック前の補間値Ｌ
i-1と、補間回路３より供給された補間値Ｌiから、再生
信号の補間値にゼロクロスが発生したか否かを判断する
ようになされている。
【００４７】ゼロクロス検出回路４３は、Ｌi-1が正で
あり、かつ、Ｌiが負であるか否かを判断し、Ｌi-1が正
であり、かつ、Ｌiが負であると判断した場合、補間値
に立ち下がりのゼロクロスが発生したと判断し、それに
対応する信号を位相誤差算出回路４２に供給するととも
に、Ｌi-1が負であり、かつ、Ｌiが正であるか否かを判
断し、Ｌi-1が負であり、かつ、Ｌiが正である場合、補
間値に立ち上がりのゼロクロスが発生したと判断し、そ
れに対応する信号を位相誤差算出回路４２に供給するよ
うになされている。
【００４８】位相誤差算出回路４２は、ゼロクロス検出
回路４３より供給される信号に応じて、遅延素子４１よ
り供給された１システムクロック前の補間値Ｌi-1と、
補間回路３より供給された補間値Ｌiから、位相誤差信
号を算出し、ループフィルタ６に出力するようになされ
ている。
【００４９】位相誤差算出回路４２は、立ち上がりのゼ
ロクロスに対応する信号が供給された場合、補間値Ｌ
i-1と補間値Ｌiの和（Ｌi-1＋Ｌi）を計算し、その和を
位相誤差信号として、ループフィルタ６に出力するよう
になされている。
【００５０】位相誤差算出回路４２は、立ち下がりのゼ
ロクロスに対応する信号が供給された場合、補間値Ｌ
i-1と補間値Ｌiの和に−１を乗じた値（−（Ｌi-1＋
Ｌi））を計算し、その値を位相誤差信号として、ルー
プフィルタ６に出力するようになされている。
【００５１】図４は、ＰＬＬクロック位相信号発生器７
の一構成例を示している。位相レジスタ上限値算出回路
６１は、システムクロックに従って動作し、ループフィ
ルタ６を介して供給された位相誤差信号の値に応じて、
ＰＬＬクロック位相レジスタ６７に保持される値の上限
値Ｘ（第２の定数）を算出し、その上限値Ｘを加算器
（減算器）６２および比較器６３に出力するようになさ
れている。
【００５２】定数発生回路６４は、所定の定数Ａを発生
し、その信号を加算器６５および補間回路３に出力する
ようになされている。
【００５３】加算器６５は、定数発生回路６４より供給
された定数Ａと、ＰＬＬクロック位相レジスタ６７より
供給されたＰＬＬクロック位相信号Ｐiの和（Ｐi＋Ａ）
を計算し、その計算結果を加算器６２、比較器６３、お
よび、切替回路６６に出力するようになされている。
【００５４】加算器６２は、加算器６５より供給された
値（Ｐi＋Ａ）と、位相レジスタ上限値算出回路６１よ
り供給された上限値Ｘの差（Ｐi＋Ａ−Ｘ）を計算し、
その計算結果を切替回路６６に出力するようになされて
いる。
【００５５】比較器６３は、加算器６５より供給された
値（Ｐi＋Ａ）と、位相レジスタ上限値算出回路６１よ
り供給された上限値Ｘの差（Ｐi＋Ａ−Ｘ）を計算する
ようになされている。
【００５６】比較器６３はまた、計算された値（Ｐi＋
Ａ−Ｘ）が正であるか否かを判断し、計算された値（Ｐ
i＋Ａ−Ｘ）が正であると判断した場合（即ち、（Ｐi＋
Ａ）＞Ｘである場合）、第１の制御信号を切替回路６６
に供給する。一方、計算された値（Ｐi＋Ａ−Ｘ）がゼ
ロ以下であると判断した場合（即ち、（Ｐi＋Ａ）≦Ｘ
である場合）、第２の制御信号を切替回路６６に供給す
るようになされている。
【００５７】切替回路６６は、第１の制御信号が供給さ
れた場合（即ち、（Ｐi＋Ａ）＞Ｘである場合）、加算
器６２より供給された値（Ｐi＋Ａ−Ｘ）をＰＬＬクロ
ック位相レジスタ６７に出力し、第２の制御信号が供給
された場合（即ち、（Ｐi＋Ａ）≦Ｘである場合）、加
算器６５より供給された値（Ｐi＋Ａ）をＰＬＬクロッ
ク位相レジスタ６７に出力するようになされている。
【００５８】ＰＬＬクロック位相レジスタ６７は、シス
テムクロックに従って動作し、切替回路６６より供給さ
れた値（（Ｐi＋Ａ）または（Ｐi＋Ａ−Ｘ））を、内蔵
する記憶素子で記憶し、その値をＰＬＬクロック位相信
号の値Ｐiとして、加算器６５および補間回路３に出力
するようになされている。
【００５９】以上のように、このＰＬＬクロック位相信
号発生器７は、システムクロックに従って動作し、ＰＬ
Ｌクロック位相信号Ｐiの値を、１システムクロック毎
に定数Ａだけ増加していき、増加した値（Ｐi＋Ａ）が
上限値Ｘを超える場合、その増加した値（Ｐi＋Ａ）か
ら上限値Ｘを減算する（Ｐi＋Ａ−Ｘ）。
【００６０】このようにして、図５に示すように、ＰＬ
Ｌクロック位相信号発生器７は、最大振幅がＸであり、
傾きがＡ／Δｔ（Δｔはシステムクロックの周期）であ
る鋸波のＰＬＬクロック位相信号Ｐの、各システムクロ
ックにおける値Ｐiを算出する。
【００６１】次に、本実施例におけるＰＬＬ動作につい
て説明する。
【００６２】最初に、位相誤差検出回路５において、ゼ
ロクロス検出回路４３は、１システムクロック前の再生
信号の補間値Ｌi-1と、補間値Ｌiを受け取り、Ｌi-1が
負であり、かつ、Ｌiが正であるか否かを判断し、Ｌi-1
が負であり、かつ、Ｌiが正である場合、補間値に立ち
上がりのゼロクロスが発生したと判断し、それに対応す
る信号を位相誤差算出回路４２に供給する。
【００６３】立ち上がりのゼロクロスに対応する信号が
供給されると、位相誤差算出回路４２は、１システムク
ロック前の補間値Ｌi-1と補間値Ｌiの和（Ｌi-1＋Ｌi）
を計算し、その和を位相誤差信号として、ループフィル
タ６に出力する。
【００６４】図６（ａ）は、立ち上がりのゼロクロスが
検出されたときの補間値Ｌi-1，Ｌiの値と位相誤差信号
Δθの値の関係を示している。補間値Ｌiの絶対値が、
補間値Ｌi-1の絶対値より大きい場合、Δθの値は、正
となる。これに対して、補間値Ｌiの絶対値が、補間値
Ｌi-1の絶対値より小さい場合、Δθの値は、負とな
る。
【００６５】一方、ゼロクロス検出回路４３は、Ｌi-1
が正であり、かつ、Ｌiが負であるか否かを判断し、Ｌ
i-1が正であり、かつ、Ｌiが負であると判断した場合、
補間値に立ち下がりのゼロクロスが発生したと判断し、
それに対応する信号を位相誤差算出回路４２に供給す
る。
【００６６】立ち下がりのゼロクロスに対応する信号が
供給されると、位相誤差算出回路４２は、１システムク
ロック前の補間値Ｌi-1と補間値Ｌiの和に−１を乗じた
値（−（Ｌi-1＋Ｌi））を計算し、その値を位相誤差信
号として、ループフィルタ６に出力する。
【００６７】図６（ｂ）は、立ち下がりのゼロクロスが
検出されたときの補間値Ｌi-1，Ｌiの値と位相誤差信号
Δθの値の関係を示している。補間値Ｌiの絶対値が、
補間値Ｌi-1の絶対値より大きい場合、Δθの値は、正
となる。一方、補間値Ｌiの絶対値が、補間値Ｌi-1の絶
対値より小さい場合、Δθの値は、負となる。
【００６８】なお、補間値Ｌi-1および補間値Ｌiが同符
号である場合、ゼロクロスは発生していないので、ゼロ
クロス検出回路４３は、位相度誤差算出回路４２に、特
に何も出力しない。そして、位相誤差算出回路４２は、
ゼロクロス検出回路４３によりゼロクロスに対応する信
号が供給されなかった場合、位相誤差信号として、ゼロ
をループフィルタ６に出力する。
【００６９】図６に示すように、立ち上がりのゼロクロ
スおよび立ち下がりのゼロクロスのいずれの場合におい
ても、時刻ｔi-1の補間値Ｌi-1と時刻ｔiの補間値Ｌiで
線形補間した値Ｌが０になる時刻が、時刻ｔi-1と時刻
ｔiの中点より小さい場合、ループフィルタ６に正の位
相誤差信号が供給され、値Ｌが０になる時刻が、時刻ｔ
i-1と時刻ｔiの中点より大きい場合、ループフィルタ６
に負の位相誤差信号が供給される。
【００７０】なお、位相誤差検出回路５には、ＰＬＬク
ロック位相信号発生器７により生成されたＰＬＬクロッ
ク位相信号は直接供給されないが、ＰＬＬクロック位相
信号にゼロクロスが発生しないときは、位相誤差検出回
路５に供給される再生信号の補間値が更新されないの
で、位相誤差検出回路５は、位相誤差信号としてゼロを
ループフィルタに出力することになり、間接的に、ＰＬ
Ｌクロック位相信号を反映するように動作している。
【００７１】次に、ループフィルタ６は、位相誤差信号
の高周波成分を抑制し、ＰＬＬクロック位相信号発生器
７に出力する。このようにして、ループフィルタ６は、
ＰＬＬにおいて高域で位相が大きく遅れて正帰還がかか
らないようにするとともに、再生信号に含まれている符
号間干渉の成分や雑音を低減させている。
【００７２】そして、ＰＬＬクロック位相信号発生器７
において、位相レジスタ上限値算出回路６１は、ループ
フィルタ６を介して供給された位相誤差信号の値に応じ
て、ＰＬＬクロック位相レジスタ６７に保持される値の
上限値Ｘを算出し、その上限値Ｘを加算器（減算器）６
２および比較器６３に出力する。
【００７３】比較器６３は、加算器６５より供給された
値（Ｐi＋Ａ）と、位相レジスタ上限値算出回路６１よ
り供給された上限値Ｘとの差（Ｐi＋Ａ−Ｘ）を計算
し、値（Ｐi＋Ａ−Ｘ）が正であるか否かを判断し、値
（Ｐi＋Ａ−Ｘ）が正であると判断した場合（即ち、
（Ｐi＋Ａ）＞Ｘである場合）、切替回路６６を制御
し、加算器６２により算出された値（Ｐi＋Ａ−Ｘ）を
ＰＬＬクロック位相レジスタ６７に記憶させる。
【００７４】一方、計算された値（Ｐi＋Ａ−Ｘ）がゼ
ロ以下であると判断した場合（即ち、（Ｐi＋Ａ）≦Ｘ
である場合）、比較器６３は、切替回路６６を制御し、
加算器６５により算出された値（Ｐi＋Ａ）をＰＬＬク
ロック位相レジスタ６７に記憶させる。
【００７５】ＰＬＬクロック位相レジスタ６７は、切替
回路６６からの値を、内蔵する記憶素子において保持す
るとともに、その値をＰＬＬクロック位相信号の値Ｐi
として補間回路３に出力する。
【００７６】このようにして、ＰＬＬクロック位相信号
発生器７は、図５に示すような鋸波であるＰＬＬクロッ
ク位相信号Ｐの、各システムクロックにおける値Ｐiを
算出し、補間回路３に出力する。そして、ＰＬＬクロッ
ク位相信号発生器７は、上限値Ｘを位相誤差信号に応じ
て調整することにより、仮想的な鋸波であるＰＬＬクロ
ック位相信号Ｐの周波数を調整している。
【００７７】次に、補間回路３は、時刻ｔi-1（第１の
時刻）および時刻ｔi（第２の時刻）における、２つの
連続するＰＬＬクロック位相信号の値Ｐi-1，Ｐiから、
仮想的なＰＬＬクロック位相信号Ｐの位相がゼロである
（仮想的なＰＬＬクロック位相信号の値が０である）
（ゼロクロスが発生した）時刻（第３の時刻）を算出
し、ゼロクロスが発生した時刻における再生信号の値
を、Ａ／Ｄコンバータ２からのサンプル値Ｓi-1，Ｓiか
ら線形補間で算出する。
【００７８】仮想的なＰＬＬクロック位相信号Ｐにゼロ
クロスが発生した時刻をｔzとすると、図７に示すよう
に、ＰＬＬクロック位相信号Ｐ（鋸波）の傾きが一定で
あるので、（ｔi−ｔz）と（ｔz−ｔi-1）の比（（ｔi
−ｔz）：（ｔz−ｔi-1））と、Ｐiと（Ａ−Ｐi）の比
（Ｐi：（Ａ−Ｐi））は同一である。
【００７９】また、サンプリング値Ｓi-1，Ｓiから補間
値Ｌi’を線形補間で算出するので、（ｔi−ｔz）と
（ｔz−ｔi-1）の比（（ｔi−ｔz）：（ｔz−ｔi-1））
と、（Ｓi−Ｌi’）と（Ｌi’−Ｓi-1）の比（（Ｓi−
Ｌi’）：（Ｌi’−Ｓi-1））は同一である。
【００８０】従って、（Ｓi−Ｌi’）と（Ｌi’−
Ｓi-1）の比（（Ｓi−Ｌi’）：（Ｌi’−Ｓi-1））
と、Ｐiと（Ａ−Ｐi）の比（Ｐi：（Ａ−Ｐi））は、同
一であり、次式で表すことができる。 （Ｓi−Ｌi’）／（Ｌi’−Ｓi-1）＝Ｐi／（Ａ−Ｐi）
【００８１】この式を書き直すと、再生信号の補間値Ｌ
i’は、次のようになる。 Ｌi’＝（Ｓi-1×Ｐi＋Ｓi×（Ａ−Ｐi））／Ａ
【００８２】補間回路３においては、この式の分子（Ｓ
i-1×Ｐi＋Ｓi×（Ａ−Ｐi））を、遅延素子２１、乗算
器２２、加算器２３，２４、および、乗算器２５で算出
する。
【００８３】まず、ゼロクロス検出回路２８は、１シス
テムクロック前（時刻ｔi-1）のＰＬＬクロック位相信
号Ｐi-1と、時刻ｔiにおけるＰＬＬクロック位相信号Ｐ
iの差（Ｐi−Ｐi-1）を計算し、この差が負であるか否
かを判断し、負であると判断した場合、ＰＬＬクロック
位相信号にゼロクロスが発生したと判断し、乗算器２
２，２５およびラッチ回路２６にイネーブル信号を出力
する。
【００８４】ゼロクロス検出回路２８からイネーブル信
号が供給されると、乗算器２２は、遅延素子２１より供
給されたサンプリング値Ｓi-1と、ＰＬＬクロック位相
信号の値Ｐiの積（Ｓi-1×Ｐi）を算出し、その積を加
算器２３に出力し、乗算器２５は、Ａ／Ｄコンバータ２
２より供給されたサンプリング値Ｓiと、加算器２４よ
り供給された値（Ａ−Ｐi）の積（Ｓi×（Ａ−Ｐi））
を算出し、その積を加算器２３に出力する。
【００８５】加算器２３は、乗算器２２より供給された
値（Ｓi-1×Ｐi）と、乗算器２３より供給された値（Ｓ
i×（Ａ−Ｐi））の和（Ｓi-1×Ｐi＋Ｓi×（Ａ−
Ｐi））を計算し、その計算結果をラッチ回路２６に出
力する。
【００８６】そして、ラッチ回路２６は、加算器２３よ
り供給された値で、内蔵する記憶素子に保持している値
を更新し、その値を補間値Ｌiとして、２値化回路４お
よび位相誤差検出回路５に出力する。
【００８７】図８は、ラッチ回路２６より出力される補
間値Ｌiの一例を示している。時刻ｔiにおいてＰＬＬク
ロック位相信号発生器７から供給されたＰＬＬクロック
位相信号Ｐの値Ｐi（図中の×印）と時刻ｔi-1に供給さ
れた値Ｐi-1に応じて、時刻ｔi -1乃至時刻ｔiにおいて
ＰＬＬクロック位相信号Ｐにゼロクロスが発生した場
合、補間回路３は、補間値を更新し、時刻ｔi-1乃至時
刻ｔiにおいてＰＬＬクロック位相信号Ｐにゼロクロス
が発生しなかった場合は、補間値を更新しない。
【００８８】このように、補間回路３は、値（Ｓi-1×
Ｐi＋Ｓi×（Ａ−Ｐi））を補間値Ｌi（Ｌi＝（Ｓi-1×
Ｐi＋Ｓi×（Ａ−Ｐi）））として算出し、後段の２値
化回路４および位相誤差検出回路５に出力する。そし
て、２値化回路４は、定数Ａに対応するビット数だけ補
間値Ｌiをビットシフトさせることにより、本来の補間
値Ｌi’（＝Ｌi／Ａ）を算出し、その値に対して２値化
処理を行うようにしている。
【００８９】このようにすることにより、定数Ａの割算
を行う演算回路を設ける必要がなくなり、コストを低減
することができる。
【００９０】なお、ＰＬＬクロック位相信号にゼロクロ
スが発生しなかったと判断した場合、ゼロクロス検出回
路２８は、乗算器２２，２５およびラッチ回路２６にイ
ネーブル信号を出力しないので、ラッチ回路２６は、１
クロック前の補間値をそのまま出力する。２値化回路４
は、ゼロクロス検出回路２８からのイネーブル信号に同
期して処理を行うので、ラッチ回路２６が１クロック前
の補間値をそのまま出力しても（即ち、２クロックの
間、同じ値を出力しても）、同じ補間値を２度処理する
ことはない。
【００９１】以上のようにして、本実施例においては、
位相誤差検出回路５は、再生信号の補間値のゼロクロス
の、システムクロックの中点からのずれ（位相誤差）を
検出し、ＰＬＬクロック位相信号発生器７は、そのずれ
に対応して、仮想的なＰＬＬクロック位相信号Ｐの周波
数を調整することで、補間値を算出するタイミング（Ｐ
の位相がゼロであるとき）を調整して、再生信号の補間
値のゼロクロスを、システムクロックの中点に近づけ
る。
【００９２】このように再生信号の補間値のゼロクロス
をシステムクロックの中点に近づけることにより、符号
間干渉や雑音などに起因して再生信号の補間値のゼロク
ロスが多少ずれていても、２値化回路４により正確に２
値化処理を行うことができる。
【００９３】なお、上記実施例においては、補間回路３
などのＰＬＬを構成する各回路は、すべて、システムク
ロックに同期して動作するので、高速な処理を行う場合
においても、システムクロックより高いクロック周波数
で動作する回路を必要とせず、安価で装置を実現するこ
とができる。
【００９４】次に、本発明の再生装置の他の実施例につ
いて説明する。
【００９５】この実施例は、上述の実施例の補間回路３
およびＰＬＬクロック位相信号発生器７の構成を変更し
たものであるので、補間回路３およびＰＬＬクロック位
相信号発生器７だけの説明を行い、他の構成要素の説明
は省略する。
【００９６】図９は、本実施例のＰＬＬクロック位相信
号発生器７の一構成例を示している。このＰＬＬクロッ
ク位相信号発生器７においては、遅延素子６８は、比較
器６３からの出力を１システムクロックの期間だけ保持
した後、その値をイネーブル信号として補間回路３およ
び２値化回路４に出力するようになされている（時刻ｔ
i-1乃至時刻ｔiにおいてＰＬＬクロック位相信号Ｐにゼ
ロクロスが発生した場合、比較器６３が、時刻ｔiにお
いてＰi＋Ａを演算すると、その値が上限値Ｘを超える
ので、比較器６３の出力を上述の実施例におけるイネー
ブル信号として利用することができる）。
【００９７】なお、ＰＬＬクロック位相信号発生器７の
他の構成要素は、上述の実施例と同様であるので、その
説明を省略する。
【００９８】図１０は、本実施例の補間回路３の一構成
例を示している。この補間回路３においては、上述の実
施例の補間回路３の遅延素子２７およびゼロクロス検出
回路２８により生成していたイネーブル信号の代わり
に、ＰＬＬクロック位相信号発生器７より供給されたイ
ネーブル信号を利用することにより、上述の実施例の遅
延素子２７およびゼロクロス検出回路２８を不要として
いる。
【００９９】なお、補間回路３の他の構成要素は、上述
の実施例と同様であるので、その説明を省略する。
【０１００】このようにすることにより、ＰＬＬクロッ
ク位相信号発生器７に遅延素子６８が必要となるが、補
間回路３の遅延素子２７およびゼロクロス検出回路２８
を設ける必要がなくなるので、装置の部品数が少なくな
るとともに、回路を簡単にすることができる。
【０１０１】なお、上記実施例の位相誤差検出回路５
は、補間値のゼロクロスの時刻として線形補間で得られ
る値を利用しているが、より高次の補間を利用して得ら
れるゼロクロスの時刻を利用してもよい。
【０１０２】
【発明の効果】以上のごとく、請求項１に記載の再生装
置および請求項２に記載の再生方法によれば、連続して
サンプリングされた２つの値から、その２つの値がサン
プリングされた第１の時刻および第２の時刻と、第２の
クロック信号の所定の位相に対応する第３の時刻の関係
に対応して、第３の時刻における補間値を、線形補間で
算出するようにしたので、システムクロックより高いク
ロック周波数で動作する回路を必要とせずにデジタルＰ
ＬＬを実現することができる。
【０１０３】請求項３に記載の再生装置および請求項４
に記載の再生方法によれば、前回算出した第２のクロッ
ク信号の値と、第１の定数との和を算出し、その和が第
２の定数以下である場合は、その和を第２のクロック信
号の値とし、その和が第２の定数より大きい場合は、そ
の和から第２の定数を減算した値を第２のクロック信号
の値とするようにしたので、ＰＬＬにおいて発振される
仮想的なアナログのクロック信号をシステムクロックに
同期した信号で表現することができる。また、第１の定
数を所定の値（２のべき乗）に設定することにより、補
正回路における除算回路を不要にすることができる。
【図面の簡単な説明】
【図１】本発明の再生装置の一実施例の構成を示すブロ
ック図である。
【図２】図１の補間回路３の構成例を示すブロック図で
ある。
【図３】図１の位相誤差検出回路５の構成例を示すブロ
ック図である。
【図４】図１のＰＬＬクロック位相信号発生器７の構成
例を示すブロック図である。
【図５】ＰＬＬクロック位相信号Ｐの一例を示す図であ
る。
【図６】再生信号の補間値Ｌi-1，Ｌiと位相誤差Δθの
関係を例を示す図である。
【図７】再生信号の補間値の算出について説明する図で
ある。
【図８】再生信号の一例を示す図である。
【図９】本発明の他の実施例のＰＬＬクロック位相信号
発生器７の構成例を示すブロック図である。
【図１０】本発明の他の実施例の補間回路３の構成例を
示すブロック図である。
【図１１】従来の再生装置の一構成例を示すブロック図
である。
【図１２】デジタルＰＬＬ回路の一構成例を示すブロッ
ク図である。
【符号の説明】
１ 読み取り装置， ２ Ａ／Ｄコンバータ， ３ 補
間回路， ４ ２値化回路， ５ 位相誤差検出回路，
６ ループフィルタ， ７ ＰＬＬクロック位相信号
発生器， ２１ 遅延素子， ２２ 乗算器， ２３，
２４ 加算器，２５ 乗算器， ２６ ラッチ回路，
２７ 遅延素子， ２８ ゼロクロス検出回路， ４１
遅延素子， ４２ 位相誤差算出回路， ４３ ゼロ
クロス検出回路， ６１ 位相レジスタ上限値算出回
路， ６２ 加算器， ６３ 比較器， ６４ 定数発
生回路， ６５ 加算器， ６６ 切替回路， ６７
ＰＬＬクロック位相レジスタ

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 所定の信号を第１のクロック信号に同期
    してサンプリングして生成された値から、第２のクロッ
    ク信号の所定の位相における、前記所定の信号の補間値
    を算出する補間値算出部と、 前記補間値の位相誤差を算出する位相誤差算出部と、 前記位相誤差に応じてクロック周波数を調整しながら前
    記第２のクロック信号を生成するクロック信号生成部と
    を備える再生装置において、 前記補間値算出部は、第１の時刻および第２の時刻に連
    続してサンプリングされた２つの値から、前記第２のク
    ロック信号の前記所定の位相に対応する第３の時刻にお
    ける前記補間値を、線形補間で算出することを特徴とす
    る再生装置。
  2. 【請求項２】 所定の信号を第１のクロック信号に同期
    してサンプリングして生成された値から、第２のクロッ
    ク信号の所定の位相における、前記所定の信号の補間値
    を算出し、 前記補間値の位相誤差を算出し、 前記位相誤差に応じてクロック周波数を調整しながら前
    記第２のクロック信号を生成する再生方法において、 連続してサンプリングされた２つの値から、その２つの
    値がサンプリングされた第１の時刻および第２の時刻
    と、第２のクロック信号の前記所定の位相に対応する第
    ３の時刻の関係に対応して、前記第３の時刻における前
    記補間値を、線形補間で算出することを特徴とする再生
    方法。
  3. 【請求項３】 所定の信号を第１のクロック信号に同期
    してサンプリングして生成された値から、第２のクロッ
    ク信号の所定の位相における、前記所定の信号の補間値
    を算出する補間値算出部と、 前記補間値の位相誤差を算出する位相誤差算出部と、 前記第１のクロック信号に同期して、前記位相誤差に応
    じてクロック周波数を調整しながら前記第２のクロック
    信号を生成するクロック信号生成部とを備える再生装置
    において、 前記クロック信号生成部は、前回算出した前記第２のク
    ロック信号の値と、第１の定数との和を算出し、その和
    が第２の定数以下である場合は、その和を前記第２のク
    ロック信号の値とし、その和が前記第２の定数より大き
    い場合は、その和から前記第２の定数を減算した値を前
    記第２のクロック信号の値とすることを特徴とする再生
    装置。
  4. 【請求項４】 所定の信号を第１のクロック信号に同期
    してサンプリングして生成された値から、第２のクロッ
    ク信号の所定の位相における、前記所定の信号の補間値
    を算出し、 前記補間値の位相誤差を算出し、 前記第１のクロック信号に同期して、前記位相誤差に応
    じてクロック周波数を調整しながら前記第２のクロック
    信号を生成する再生方法において、 前回算出した前記第２のクロック信号の値と、第１の定
    数との和を算出し、その和が第２の定数以下である場合
    は、その和を前記第２のクロック信号の値とし、その和
    が前記第２の定数より大きい場合は、その和から前記第
    ２の定数を減算した値を前記第２のクロック信号の値と
    することを特徴とする再生方法。
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