JP2008545341A - ジッターなしのクライアントクロックの復元 - Google Patents

Abstract

本発明は、クライアント信号クロックを復元するためのシステム、装置、および方法を提供する。本発明は、入力基準クロックにおける突然の変化を補償するために、ＰＬＬシステムのフィードバックにおいて位相シフト要素を提供することによって、クロック信号内のジッターをさらに効果的に除去することができる。ＰＬＬシステムは、対応する調整カウント数に依存せず、クライアントクロック信号を抽出するので、さまざまなペイロードタイプに適応することができるように、柔軟なクロック復元を提供する。

Description

（発明の分野）
本発明は、位相ロックループ（「ＰＬＬ」）システムに関連し、さらに特定すると、ＰＬＬシステムにおける特定のクロック信号の合成中にＰＬＬ出力におけるジッターを除去することに関連する。

（背景技術）
現在、デジタル通信システムは、広く普及しており、これらの送信機／受信機のリンクまたはノードを１つ以上備えるネットワーク上で、情報源からクライアントに伝送されている多数のデータタイプのために、データルートを提供している。伝送されたデータをクライアント側で正確に再構成するためには、クライアントの信号クロックを再作成することが望ましい。これは、伝送リンクの情報源側で、ネットワークに供給された本来のデータクロックである。このようにして、タイムベースのデータは、クライアント側で保存され得る。例えば、音声サービスが送信されている場合、信号は、クライアント側でドロップアウトが発生しないように、抽出されたクライアント信号クロックを使用して、タイムベースの結合方式で接合し直すことができる。受信しているクライアント側で抽出したクライアント信号クロックを利用するデータタイプのその他の送信形式は、圧縮音声技術、ファクシミリ送信、デジタルビデオ通信、およびその他のサービスの品質に基づくデータタイプを含むが、これらに限定されない。

従来の技術において、位相ロックループ（「ＰＬＬ」）システムは、所望のクライアント信号クロックを抽出するために使用されていた。図１を参照すると、従来のＰＬＬシステム１００が示されている。ＰＬＬシステム１００の目的は、入力基準クロックの周波数１１０に比例する出力クロック周波数１６０を提供することである。入力基準クロックの周波数１１０が変化すると、ＰＬＬ１００は、出力クロックの周波数１６０が入力基準クロック１１０に比例して変化するように、変化を追跡し得る。

二次の従来のＰＬＬシステムには、位相検知器１２０、ループフィルタ１３０および電圧制御発振器１４０（「ＶＣＯ」）が含まれる。ＶＣＯ１４０の出力ｆ_ｏｕｔは、ＰＬＬシステムの一部として、位相周波数検知器１２０または比較器へのフィードバックを提供し、位相検知器１２０により入力基準信号ｆ_ｒｅｆ１１０と比較され、エラー信号が得られる。エラー信号は、２つの信号ｆ_ｏｕｔおよびｆ_ｒｅｆの間の位相または周波数の差を表す。そして、エラー信号は、２つの信号＋ｆ_ｖｃｏまたは−ｆ_ｖｃｏのいずれか１つによって、ループフィルタ１３０にフィードされる。例えば、出力信号ｆ_ｏｕｔの比例周波数が、入力基準信号ｆ_ｒｅｆより遅れている場合、エラー信号＋ｆ_ｖｃｏはＶＣＯ１４０に提供されて追跡するｆ_ｏｕｔの出力周波数を増加するように、あるいは入力基準信号ｆ_ｒｅｆに対してつり合うように変化するように、ＶＣＯ１４０に命令する。ループフィルタ１３０は、高周波数を除去する低域通過フィルタであり、出力時に周波数制御信号をＶＣＯ１４０に提供する。

多くの用途では、同じ周波数で入力基準信号ｆ_ｒｅｆおよび出力信号ｆ_ｏｕｔを有することは好ましくないので、信号は増減される。示されているように、フィードバック信号ｆ_ｏｕｔは、係数Ｍ１５０により増減されて、入力基準信号ｆ_ｒｅｆは、係数Ｎ１１５により増減される。これにより、出力信号ｆ_ｏｕｔと入力信号ｆ_ｒｅｆには以下の関係が生まれる。

相手側のクライアント信号クロックを抽出する場合に、従来のＰＬＬシステムにおいて上記の関係式（１）を使用する場合の問題は、入力基準信号ｆ_ｒｅｆにおける変化が大きくなりやすいことである。本明細書中に記載されている従来のＰＬＬは、基準信号ｆ_ｒｅｆの突然の変化に影響を受けやすく、過度の周波数や位相の変化を引き起こし、相手側のクライアントの受信機がビットを落とす可能性がある。このような高速の変化は十分にフィルタできないので、出力信号ｆ_ｏｕｔにおけるジッターやワンダーにつながる。深刻な場合は、このようなジッターやワンダーにより、端末側の受信機は、クライアント信号上のロックを失い、ドロップアウトを引き起こして、例えば、音声サービスデータでは、中間のクリック音が明らかに聞き取れるようになる。

特定の条件下では、特定のタイプのペイロードを送信する場合、ペイロードデジタルラッパーの調整カウント（「ＪＣ」）を使用して、過度の周波数および位相の変化を修正することができる。例えば、ＡＭＣＣまたはＧ．７０９仕様では、このようなシステムでは、＋／−１ＪＣだけをサポートするので、ＪＣ値を＋／−１に制約する。これにより、望ましくないジッターの問題が生まれないようにできる。エンドノードを受信しているクライアントでは、ＪＣ値により表されるプラスまたはマイナス１のクロックは、フレーム全体に補間できる。データの各フレームは長さが何千バイトもあるので、ＰＬＬシステムによりフレーム全体で１つのクロック周期の周波数をシフトすると、ジッターが最小になる。

しかしながら、前記スキームの１つの問題は、得られるシステムの使用に制限があることである。例えば、ＪＣが＋／−１の場合には、特定の構成のペイロードを適切に送信できるが、その他のペイロードの伝送には適していない。さらに、前記スキームは、３０以上の調整カウント値を必要とし得る新しいデータフレームフォーマット上に依存する新しいネットワーク構成に関しては、ほとんど拡張性を提供しない。

（発明の概要）
本発明は、クライアント信号クロックの復元を提供するためのシステム、装置、および方法を提供する。本発明は、入力基準クロックにおける突然の変化を補償するために、ＰＬＬシステムのフィードバックにおいて位相シフト要素を提供することによって、クロック信号内のジッターをさらに効果的に除去することができる。ＰＬＬシステムは、対応する調整カウント数に関係なく、クライアント信号クロックを抽出するので、さまざまなペイロードタイプに対応することができるように、柔軟なクロック復元を提供する。

本発明のさまざまな実施形態においては、クライアント信号クロックは、ネットワークデータストリームの一部であるデジタルラッパーから復元される。位相シフト要素は、ＰＬＬに入力される入力基準クロックの突然の変化を補償するために、調整カウントとバッファの深さを受信するＰＬＬのフィードバック内に提供される。この調整カウントは、周波数のオフセットを生成するために使用されて、ラッパーに関連付けられたクライアント信号クロックが復元されるように、デジタルラッパーのキャリア周波数に適用され得る。特に、入力基準クロックの突然の変化は、ＰＬＬによる正確なクロックの復元を妨げ得る。しかしながら、周波数オフセットの適用が、これらの突然の変化を補償して、より正確なクロックの復元を可能にするために、使用される。

本発明のさまざまな実施形態では、クライアント信号クロックは、受信されるデータに関連付けられた調整カウント値には関係なく、信号終端ノードで、ネットワークデータストリームの一部として、デジタルラッパーから復元される。この結果、クライアント信号クロックの質は、調整カウント値に依存しない。

本発明のその他の目的、機能および利点は、図面および以下の詳細な説明により明らかになる。

本発明の実施形態への参照がなされる。これらの実施例は、添付の図面に示されている。これらの図面は、説明を目的とするものであって、限定を目的としていない。本発明は、これらの実施形態にそって一般的に説明されるが、本発明の範囲をこれらの特定の実施形態に制限するものではないことが理解されるべきである。

（好適な実施形態の詳細な説明）
本発明は、クライアントのクロック信号を復元するためのシステム、装置、および方法を提供する。本発明は、入力基準クロックにおける突然の変化を補償するために、ＰＬＬシステムのフィードバックにおいて位相シフト要素を提供することによって、クロック信号内のジッターをさらに効果的に除去することができる。ＰＬＬシステムは、対応する調整カウント数に関係なく、クライアントのクロック信号を抽出するので、さまざまなペイロードタイプに適応することができるように、柔軟なクロック復元を提供する。

以下の説明は、本発明の理解を提供するために、説明の目的で記載される。しかしながら、当業者であれば、本発明の実施形態は、一部は以下に説明されているが、いくつかのさまざまなコンピューティングシステムおよびデバイスに組み込まれ得ることを認識することは明らかである。本発明の実施形態は、ハードウェア、ソフトウェアまたはファームウェアに存在し得る。ブロック図の以下に示されている構造およびデバイスは、本発明の実施形態を図説するものであって、本発明の理解を明確にするためのものである。さらに、図面中の構成要素間の接続は、直接接続だけに限定することを意図しない。そうではなく、これらの構成要素間のデータは、中間の構成要素により修正、フォーマットの変更、あるいは、変更される場合がある。

「１つの実施形態」、「１つの実施形態において」または「実施形態」などへの本明細書における参照は、実施形態に関連して記載される特定の特徴、構造、特性、または機能が、本発明の少なくとも１つの実施形態に含まれることを意味する。本明細書における様々な箇所に見られる「１つの実施形態において」という記載は、必ずしも同一の実施形態を参照するものではない。

Ａ．概要
クライアントデータのデジタルラッパーは、終端ノードの光学式リンクから、所与のキャリア周波数ｆ_{ｃａｒｒｉｅｒ}で受信される。クライアント信号に関連付けられたタイミング情報は、キャリア周波数を増減して、調整カウント（ｊｕｓｔｉｆｉｃａｔｉｏｎ ｃｏｕｎｔ）、すなわちＪＣに関連付けられた部分を差し引くことにより、デジタルラッパーから抽出され得る。この概念は、以下のように数学的に表すことができる：

ここで、ｆ_{ｐａｙｌｏａｄ}はクライアント信号の周波数、
ｆ_{ｃａｒｒｉｅｒ}はデジタルラッパーから抽出されたキャリア周波数、
Ｆ_{ｂｙｔｅｓ}はデータフレーム内のバイト数、
Ｏ_{ｂｙｔｅｓ}はデータフレームにおけるその他のバイト数、
ＪＣ_ａｖｇは平均調整カウントである。

式（２）におけるその他のバイト（Ｏ_{ｂｙｔｅｓ}）は、スタッフバイトとも呼ばれるが、望ましいフレームサイズを作成するためのオーバーヘッド（ＯＨ）、転送エラー補償（ＦＥＣ）情報、およびフレームの埋め込みを含む。本明細書中に記載されるデジタルラッパーフレーム構造に関する詳細情報は、２００３年１１月１８日に出願された米国特許出願第１０／７１５，９４７号、「Ｏｐｔｉｃａｌ Ｔｒａｎｓｍｉｓｓｉｏｎ Ｎｅｔｗｏｒｋ ｗｉｔｈ Ａｓｙｎｃｈｒｏｎｏｕｓ Ｍａｐｐｉｎｇ ａｎｄ Ｄｅｍａｐｐｉｎｇ ａｎｄ Ｄｉｇｉｔａｌ Ｗｒａｐｐｅｒ Ｆｒａｍｅ ｆｏｒ ｔｈｅ Ｓａｍｅ」および２００５年６月１６日に出願された米国特許出願第１１／１５４，４５５号、「Ｕｎｉｖｅｒｓａｌ Ｄｉｇｉｔａｌ Ｆｒａｍｅｒ Ａｒｃｈｉｔｅｃｔｕｒｅ ｆｏｒ Ｔｒａｎｓｐｏｒｔ ｏｆ Ｃｌｉｅｎｔ Ｓｉｇｎａｌｓ ｏｆ Ａｎｙ Ｃｌｉｅｎｔ Ｐａｙｌｏａｄ ａｎｄ Ｆｏｒｍａｔ Ｔｙｐｅ」を参照すること。これらの両方は、参照により本明細書中に援用される。

キャリア周波数、フレームバイト、およびその他のバイトは一定であるので、数式は、次のように変形できる。

このように、上記の数式（３）から、クライアントまたはペイロードの周波数は、次の２つの項の差により表される。第一の項は、存在するＯＨ／ＦＥＣ／スタッフバイトの量とフレーム内の合計バイト数に関係する係数により増減されるキャリア周波数に等しい。第二の項は、フレームのＪＣに関連付けられるキャリア周波数の部分であり、本来のクライアントまたはペイロード周波数を復元するために、発生することが必要な位相シフトの量を表す。上記の数式の第一の項は、望ましいペイロード周波数に近い値へのキャリア周波数の粗調整を提供する一方で、第二の項は、クライアントまたはペイロードクロック周波数の実際の値を得る粗調整クロックの微調整を提供する。

上記の数式は、従来のＰＬＬシステムと共に出力Ｖ_ｏｕｔにおいて適用される位相シフタを追加して使用することにより実行され得る。ＰＬＬは、キャリア周波数を増減する一方で、位相シフタはフレームのＪＣを考慮する。しかしながら、復元されるクロックは、位相シフタが原因で、ジッターが発生する場合が多くなる場合があるため、このようなシステムは望ましくない。

本発明によれば、位相シフタは、位相シフタ自体に関連付けられるジッターを削減しながら、デジタルラッパーフレームからクライアントの信号クロックを復元するために、従来のＰＬＬ回路のフィードバックループに動作可能なように配置される。

ここで図２を参照して、本発明による新しいＰＬＬシステム２００が詳細に説明される。示されているように、位相シフタ２６０は、ＰＬＬシステム２００のフィードバックループに挿入される。復元されたクライアントクロックは、上記のように、調整カウント情報２８０に応じて位相シフトされて、デジタルラッパー内で運搬されている効果的なペイロードのクロックレートを表す。このような構成においては、ＰＬＬの位相検出器にフィードされている位相シフタの出力とともに、ＰＬＬはジッターフィルタとして機能するので、クライアントの信号クロックの一部としての非常にわずかなジッターを生じる。

上記のように、ＰＬＬは、キャリア周波数のスケール要素上でロックする。スケール要素は、周知または一定、またはおそらくプログラム可能として説明されているが、ここで重要なことは、これらの値は、新しいフレーム定義をサポートするさまざまな管理団体により、その時に応じて変化する可能性があることである。例えば、スタッフバイトは、新しいフレームサイズ制限を処理するために必要に応じて、増減され得る。従って、本発明によると、図２のＰＬＬシステム２００は、キャリア周波数とクライアント信号周波数との間の周波数変換、および位相シフタ２６０によって生成されたジッターのフィルタリングまたは抑制に対処する。ジッターを適切に抑制するために、ＰＬＬシステム２００は、ＰＬＬ自身によって生成される非常に長いループの帯域幅と非常に低いジッターを有さなければならない。

ＪＣにおける各増減は、位相シフタ２６０の解像度に依存する特定数の位相シフトイベントに関連する。図２に示されているように、フレームからフレームへのＪＣ２８０の変動が平均化されるように、ＪＣはＪＣフィルタ２７０によりフィルタされる。フレームからフレームへの位相シフトイベント数は、低域フィルタされる。そして、位相シフトチック生成器２６５が、各フレーム内で位相シフトイベントを均一に配分して、出力ｆ_ｏｕｔ２５５におけるジッターまたはワンダーをもたらし得る任意の突然の位相シフトを最小化する。これらの２つのブロックは、ＰＬＬ２００による残留ジッターが最小化されるように、位相シフトをできる限り滑らかにするために使用される。

好ましい実施形態では、位相シフタ２６０自体は、同相クロック（Ｉクロック）および直交位相クロック（Ｑクロック）を生成する内角９０度位相シフタを利用する直交位相シフタである。位相シフタ２６０が、１２ビットのデジタルからアナログへの（ＤＡＣ）変換器を備え、１／１０２４またはクロック周期より小さい最小位相ステップを提供することが好ましいが、本明細書に記載されている要件を満たす任意の適切なＤＡＣ解像度が使用され得る。例えば、クロック周波数が１５５ＭＨｚの場合、１２ビットＤＡＣの最小シフトステップは、およそ６ｐｓとなる。どのレートでも、位相シフトステップは、余分なジッターやワンダーなしで、主要ＰＬＬの安定動作に十分な程度に小さくなければならない。

位相シフタ２６０は、直交位相シフタとして記載されているが、位相シフトステップがジッターを最小限に抑える程度に小さければ、任意の適切な位相シフタを利用することができる。例えば、ＰＬＬベースの位相シフタは、典型的に、クロック周期の１／１６または１／３２の位相ステップを生成することができる。クロック周波数が１５５ＭＨｚの場合、最小の位相ステップはおよそ２００ｐｓになる。この位相ステップは、ジッターに関して、主要なＰＬＬシステムが対処するには大きすぎる場合がある。ＰＬＬベースの位相シフタは、動作周波数が、ジッターが最小になる程度に高い場合には、使用することができる。

上記のように、ＪＣ値は平均化される。調整カウントフィルタ２７０は、フレームからフレームのＪＣを平均化したり、あるいは、変動を滑らかにしたりするために使用される。ＪＣフィルタ２７０は、ＪＣの「スーパーフレーム」として定義される、Ｋ個の異なるフレームのＪＣ情報２８０を内部で累積する。例えば、フレームレートが２１．２６ｋＨｚで、およそ４７．０４μｓのフレーム周期を提供する場合、スーパーフレームの時間は、４７．０４＊Ｋμｓと定義される。これまでのＬ個のスーパーフレームの総和が、このスーパーフレーム周期に必要な位相シフトイベントの合計数を決定するために使用される。

スーパーフレームのサイズＫは、スーパーフレーム周期が、少なくとも、主要なＰＬＬシステムの時定数よりも長いように、選択しなければならない。平均化において使用されるスーパーフレーム数Ｌは、データのフレームあたり２バイトのペイロードデータに相当する量だけ、クロックをシフトする位相シフトステップの数に等しくなければならない。例えば、ＰＬＬループの帯域幅がおよそ５０Ｈｚの場合、スーパーフレームのサイズＫは、少なくとも５１２でなければならない。位相ステップ数Ｌは、位相ステップを６ｐｓにするには、少なくとも１０２４でなければならない。Ｌは、１０２４よりも大きくすることが好ましい。

本発明は、位相シフトを決定して、クライアントクロック信号を復元する主要なＰＬＬの出力に提供するために、調整値を使用する点から開示されているが、このような決定に、その他のフレーム情報を含むことができる。このように、デジタルラッパー取得システムは、「システム全体の状態」に応じて機能することができ、ＰＬＬ２００の出力ｆ_ｏｕｔ２５５において位相シフタが動作するレートをマニピュレートすることができる。例えば、一定の状況下では、ワンダーはシステムに累積し得、最終的には、デマッピングフレーマーＦＩＦＯ（非表示）により吸収されることが必要である。ＦＩＦＯオーバーフローまたはアンダーフロー状態に関連するエラーを排除するためには、ＦＩＦＯの深さ情報２７５は、示されているように、調整カウントフィルタへの入力として適用され得る。このように、ＦＩＦＯの深さ２７５が、プログラム可能または望ましい動作範囲外であれば、位相シフトは、ＦＩＦＯの深さ２７５が動作範囲に入るように、増加され得る。

ここで、図３を参照しながら、本発明の１つの実施形態にしたがう位相シフタシステム３００がさらに詳細に説明される。図３は、位相シフタのシステム機能ブロック図を表しており、２つの入力信号と関連のあるリマッピング電子回路へのインターフェイス、マルチプレクサ３２５、数値制御発振器（「ＮＣＯ」）３３５、ＩＱ変調器３４０を備えている。上記のように、直交位相シフタは、主要なＰＬＬからの出力を受けて、直角の余弦および正弦の入力に基づいて信号を位相シフトし、図のように、得られた信号をＰＬＬの位相周波数検出器または比較器にフィードする。

２つの入力信号の第一のソースは、集積回路（ＩＣ）３１０から取得され、デジタルラッパーの一部として、キャリアの周波数と現在のフレームのＪＣカウントに基づいている。システム内でクロックドメインを標準化するために、信号は、ＪＣリマッパー３１５により新しいＪＣ値ＪＣ_ｎｅｗにリマップされて、マルチプレクサ３２５にフィードされる。このような標準化は、システムの特定のクロック構成要件に応じて、不必要な場合もある。ＪＣ_ｎｅｗは、クライアントクロックを復元するために、ＰＬＬ出力に適用する位相シフトの量を表す。

２つの入力信号の第二のソースは、オンボード基準クロック３０５であり、この後、ＲＥＦリマッパー３２０を使用して、新しい基準信号Ｒｅｆ_ｎｅｗにリマップされる。この新しい基準信号は、上記の新しくマップされたＪＣ信号に特徴がよく似ているが、全く同じである必要はない。そして、マルチプレクサ３２５への第二の入力としてフィードされる。その後、マルチプレクサ３２５は、デジタルフィルタ３３０に入力するために、２つの信号のうち１つを選択するために使用される。デジタルフィルタの出力は、最終的にＩＱ変調器３４０を制御するＮＣＯ３３５の正弦波出力を制御する。

通常の動作では、ＪＣ_ｎｅｗ信号は、マルチプレクサ３２５により、デジタルフィルタ３３０に切り替えられる。上記のように、リマップされたＪＣ_ｎｅｗ値は、ジッターやワンダーを除去する移動平均フィルタとして機能する、デジタルフィルタ３３０にフィードされて、この後、ＮＣＯ３３５を駆動するために使用される、ＪＣ値の平均、ＪＣ_ａｖｇが得られる。さらに特定すると、ＪＣ_ａｖｇ信号は、ＮＣＯ３３５にフィードされ、これはその後、望ましい位相シフトを達成するために、ＩＱ変調器３４０に正弦波信号を出力する。つまり、ＮＣＯ出力の周波数は、ＮＣＯ出力周波数だけ、入力クロックｆ_ｏｕｔをシフトし得る。このように、調整カウントは、オフセット周波数を計算するために利用されて、位相シフタは、オフセット周波数に対応する周波数シフトを取得するために、ｆ_ｏｕｔクロック信号を回転させる。この信号は、その後、ＶＣＯ出力を望ましいクライアント信号クロック周波数に近づける位相周波数検知器に戻される。

しかしながら、なんらかの理由により、ＪＣ_ｎｅｗ信号が、ＪＣのソースを提供する集積回路３１０により使用される１つ以上のパラメータの劣化により正確に生成されない場合、または現在のデータフレームの同期失敗が発生した場合、システムは、マルチプレクサの入力を基準信号Ｒｅｆ_ｎｅｗに切り替えることができるので、システムは、ＪＣ_ｎｅｗ計算に対応および修正する一方で、データの取得を継続することができる。ここで、重要なことは、基準信号Ｒｅｆは、デジタルラッパー取得システム内で導出されるので、必ず存在すること、さらに、必要な場合にはいつでもＪＣ_ｎｅｗの代わりになることができることである。基準信号は、スタンドバイモードにあり、ＪＣ_ｎｅｗ信号が取得できない場合のみに使用されるので、基準信号は、ＪＣ_{ｓｔａｎｄｂｙ}と記され得る。

本発明は、ＰＬＬのフィードバックループにおける位相シフト要素の利用に関して説明されているが、位相シフト要素と同じ結果を達成するその他の適当な要素を採用することができることは、当業者には、明らかである。例えば、調整可能な信号生成器がＰＬＬのフィードバックループ内に動作可能なように配置されたり、プログラム可能な生成器が、本明細書中に記載されたように、フレームのＪＣによって表される所望の周波数オフセットを表す所望の出力を位相周波数検出器に提供されたりすることによって、ＰＬＬの出力において、クライアント信号クロックが入手され得る。

さらに他の実施例においては、ＪＣの平均部分であり、数式の変数部分である、上記の導出された望ましいオフセット周波数は、変数周波数生成器に提供され得るが、これは、クライアント信号周波数を直接作成するために、数式の定数部分であるオフセット部分と、数式のその他のバイト部分とを加えることによって、クライアント信号を直接生成することができる。この実施形態は、本明細書においてこれまでに説明した主要な実施形態に比較すると、クライアントクロック信号を正確に再構成するために必要な回路の量を大幅に削減する。この手法は、ジッターを含まずにクライアントクロックを復元する場合の次世代の実装である。

本発明の上記説明は、明確化と理解とを目的に記載したものである。開示されている通りの形態に本発明を限定することを意図していない。添付の請求項の範囲内において、さまざまな実施形態が可能である。

図１は、二次の位相ロックループシステムを示している。 図２は、本発明のさまざまな実施形態にしたがう位相シフタを有する位相ロックループを示している。 図３は、本発明のさまざまな実施形態にしたがう位相シフタを示している。

Claims (21)

1. 位相ロックループシステムであって、
   基準周波数を受信するように結合された位相周波数検出器であって、該基準周波数をフィードバック周波数と比較して、該比較に基づいてエラー信号を生成する、位相周波数検出器と、
   該エラー信号を受信するように結合されたループフィルタであって、該エラー信号に存在する閾値を超える周波数を除去して、周波数制御信号を出力する、ループフィルタと、
   該周波数制御信号を受信するように結合された発振器であって、該周波数制御信号に基づいて第一の位相オフセットを表す出力周波数信号を生成する、発振器と、
   該位相周波数検出器に結合され該出力周波数信号を受信するための位相シフタであって、複数のフレームの平均位相エラーから導出される第二の周波数オフセットに関連して該出力周波数信号を調整する、位相シフタと、
   を備える、システム。
2. 前記位相シフタは、同相クロックと直交位相クロックとを生成するように、内角９０度位相シフトを使用する直交位相シフタである、請求項１に記載のシステム。
3. 前記位相シフタは、前記ペイロードのクロックレートのクロック周期より小さい最小のステップを提供する、デジタルアナログ変換器を備える、請求項２に記載のシステム。
4. 前記デジタルアナログ変換器は、１２ビット変換器である、請求項３に記載のシステム。
5. 前記位相シフタは、前記出力周波数信号に対する位相シフトを決定するために平均された調整カウント値を受信する、請求項１に記載のシステム。
6. 位相シフトが、ＦＩＦＯの深さが好ましい範囲内に入るように調整され得るように、該ＦＩＦＯの深さは位相シフタに提供される、請求項１に記載のシステム。
7. 前記位相ロックループは、光学式長距離伝送システムのノード内に位置する、請求項１に記載のシステム。
8. 前記発振器は電圧制御発振器である、請求項１に記載のシステム。
9. 調整カウントを受信するための第一の入力と、ＦＩＦＯの深さを受信するための第二の入力とを有する調整カウントフィルタであって、複数の調整カウント値を累積して、平均調整カウントを計算する、調整カウントフィルタと、
   該調整カウントフィルタおよび前記位相シフタに結合された位相シフトチック生成器であって、フレーム内で前記平均調整カウントに関連付けられた複数の位相シフトイベントを配分する、位相シフトチック生成器と
   をさらに備える、請求項１に記載のシステム。
10. 前記複数の位相シフトイベントは、前記フレーム全体に均一に配分される、請求項９に記載のシステム。
11. クロック信号を復元するための方法であって、
    基準周波数をフィードバック周波数と比較するステップと、
    該基準周波数と該フィードバック周波数との比較に基づいてエラー信号を生成するステップと、
    該エラー信号内で、閾値を超える周波数を除去して、周波数制御信号を生成するステップと、
    該周波数制御信号に基づいて、出力周波数信号を生成するステップと、
    粗い位相オフセット、複数のフレームから導出された平均位相エラー、および該複数のフレームからの情報が格納されるバッファの深さにしたがって決定された位相によって、該周波数制御信号をシフトするステップと、
    該粗い位相オフセットおよび該平均位相エラーによってシフトされたフィードバック信号を提供し、該基準周波数と該フィードバック信号との比較を可能にする、ステップと
    を含む、方法。
12. ＦＩＦＯの深さを受信するステップをさらに含み、該ＦＩＦＯの深さは、該ＦＩＦＯの深さにしたがって、前記出力周波数を調整するために使用される、請求項１１に記載の方法。
13. 電圧制御発振器が前記出力周波数信号を生成する、請求項１１に記載の方法。
14. 前記ペイロードに関連付けられた複数の調整カウントを受信するステップと、
    前記平均調整カウント値を計算するために、該複数の調整カウントを平均化するステップと、
    該平均調整カウント値から導出された複数の位相シフトイベントを該ペイロードに関連したフレーム全体に配分するステップと
    をさらに含む、請求項１１に記載の方法。
15. 前記位相シフトイベントは、フレーム全体に均一に配分される、請求項１４に記載の方法。
16. フィードバックループ内の位相シフト装置であって、
    ペイロードに関連する調整カウント信号を受信する第一の入力と、
    該調整カウント信号を受信するように結合された調整カウントリマッパーであって、該調整カウント信号を該装置の標準クロック範囲にリマップする、調整カウントリマッパーと、
    該調整カウントリマッパーに結合されたデジタルフィルタであって、該調整カウント信号内の複数の調整カウントを平均化し、該調整カウント信号からジッターおよびワンダーを除去する、デジタルフィルタと、
    該デジタルフィルタに結合された発振器であって、平均化調整カウントに関連する周波数出力を提供する、発振器と、
    該発振器に結合された変調器であって、位相ロックループ内のフィードバック信号上に位相シフトを提供する、変調器と
    を備える、位相シフト装置。
17. 基準クロックを受信する第二の入力と、
    該基準クロックを受信するように結合された基準クロックリマッパーであって、該調整カウント信号との関係において該基準クロックをリマップする、基準クロックリマッパーと、
    該調整カウントリマッパーおよび該基準クロックリマッパーと結合されたマルチプレクサであって、マップされた基準クロックおよびマップされた調整カウント信号を多重化する、マルチプレクサと
    をさらに備える、請求項１６に記載の位相シフト装置。
18. 前記多重化装置は、前記基準クロックまたは前記調整カウント信号を選択する、請求項１７に記載の位相シフト装置。
19. 前記変調器はＩＱ変調器である、請求項１６に記載の位相シフト装置。
20. 前記発振器は数値制御発振器である、請求項１６に記載の位相シフト装置。
21. 前記変調器は、第一の周波数で第一の信号を受信し、前記平均調整カウントに基づいて、シフトされた周波数を有する第二の信号を出力する、請求項１６に記載の位相シフト装置。

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