JP2005065220A - ジッタ発生装置 - Google Patents

Abstract

【課題】 ジッタ発生（位相変調）装置において、位相雑音悪化を改善し、位相変調確度
を上げ、位相検波器の検波感度が変化しても位相変調指数の変化に影響しない様にして、
位相変調確度を上げる。さらに、入力される位相信号が大きくなった場合でも、位相変調確度を下げることなく位相変調を可能とする。
【解決手段】 ＰＬＬ回路を用いたジッタ発生装置において、前記ＰＬＬ回路を構成する
位相検波器の入力段に、位相信号発生回路からの変調信号が与えられる直交変調器を挿入
する。また、これに、アナログ−デジタル変換回路の上限側または下限側のオーバーフローを検出するオーバーフロー検出器と、このオーバーフロー検出器の出力をもとに（前記アナログ−デジタル変換回路の有効領域分の値）を出力する制御手段と、制御手段の出力をアナログ信号に変換するデジタル−アナログ変換回路と、デジタル−アナログ変換回路の出力を前記変調信号に加算する加算器とを備える。
【選択図】 図１

Description

本発明は、直交変調回路を用いてＰＬＬ方式でジッタを発生（位相変調）させるジッタ発生装置に関する。

（従来技術の構成・動作）
従来では、アナログ方式でジッタを発生（位相変調）させる場合には、ＰＬＬ（Phase Lock Loop)を用いるのが普通であった。
図１５に従来のジッタ発生装置の構成を示す。
図１５において、１の位相検波器、２のループフィルタ、３の電圧制御発振器及び４の分周器２でＰＬＬ回路が構成されている。
該ＰＬＬ回路の位相検波器１の後段に加算器５を追加して、該加算器５で位相信号発生器６で発生された信号を加算することによって、電圧制御発振器出力に位相変調がかかり、入力である基準信号にジッタの付加（位相変調）した出力信号が得られる。
なお、位相検波器の前段に配置された７の分周器１は、オプションであって、必要に応じて挿入される。

特開２０００−３２３９８２号公報

特許文献１には、アナログ信号によるＰＬＬ回路を用いた位相変調装置として、１組のＰＬＬ回路に高速追従回路を付加することにより、十分低いカットオフ周波数を持つと同時に、リファレンス信号の周波数の実質的な変化に対して高速に追従するとともに、ＰＬＬ回路のカットオフ周波数と、高速追従回路の動作条件をそれぞれ別個に任意に設定して、ジッタ・ワンダ抑制特性を犠牲にすることなく高速追従を行うＰＬＬ回路が記載されている。

しかし、特許文献１には、本発明のように、直交変調回路を用いてＰＬＬ方式でジッタを発生させることは記載されていない。

従来のＰＬＬ回路を用いたジッタ発生（位相変調）装置では、ＩＴＵ−Ｔ Ｏ．１７２「Jitter and Wander measurement equipment for digital system which are based on the synchronous digital hierarchy(SDH)」に規定されるような、３２００ＵＩ（Unit Interval）のジッタやそれ以上のＵＩのワンダ発生させるには、位相検波器の正常検波範囲に限度があるため、分周器２の値が大きくならざるを得ない。（例えば±２πの検波範囲の場合、３２００ＵＩの時、分周器２は最低でも１６００分周必要となる。）

即ち、分周値が大きくなるとＰＬＬによるループ帯域が狭くなり、基準信号に対する、電圧制御発振器の位相雑音抑圧範囲が狭くなり、結果として、位相雑音の大きい変調信号出力しか取り出せなくなってしまう。
位相雑音が大きければ、その雑音自体によるジッタが発生し、本来の位相変調が不安定になり、確度の悪化につながる。
通常、電圧制御発振器は任意に周波数範囲を設定できるものであるため、その性質上、基準信号に比べ、位相雑音特性は悪い。
また、位相検波器の検波感度が変化すると位相変調指数が変化し、位相変調確度が悪くなる。
また、位相検波器の検波特性が、比較すべき２信号位相差に対し非直線的であると、変調入力信号振幅に対する位相変調指数も非直線的になってしまうため、位相変調確度が悪くなる。

本発明の課題(目的)は、ジッタ発生（位相変調）装置において、位相雑音悪化を改善し、位相変調確度を上げることにある。
また、位相検波器の検波感度が変化しても位相変調指数の変化に影響しない様にして、位相変調確度を上げることにある。
また、位相検波器の検波特性が、比較すべき２信号位相差に対し非直線的であっても、変調入力信号振幅に対する位相変調指数を直線的にして位相変調確度を上げることにある。
さらに、入力される位相信号が大きくなった場合でも、位相変調確度を下げることなく位相変調を可能とすることにある。

前記課題を解決するために、
ＰＬＬ回路を用いたジッタ発生装置において、前記ＰＬＬ回路を構成する位相検波器の入力段に、位相信号発生回路からの変調信号が与えられる直交変調器を挿入する。（請求項１）
また、位相検波器、ループフィルタ、電圧制御発振器及び分周器により構成されたＰＬＬ回路を用いたジッタ発生装置において、前記ＰＬＬ回路の帰還回路における前記位相検波器の前段に位相信号発生回路からの変調信号が与えられる直交変調器を挿入する。（請求項２）
また、位相検波器、ループフィルタ、電圧制御発振器及び分周器により構成されたＰＬＬ回路を用いたジッタ発生装置において、前記位相検波器の基準信号の入力側に位相信号発生回路からの変調信号が与えられる直交変調器を挿入する。（請求項３）
さらに、請求項１〜３のいずれか１項に記載のジッタ発生装置において、前記位相検波器の前段には、分周器が挿入される。（請求項４）
また、請求項１〜４のいずれか１項に記載のジッタ発生装置において、前記位相信号発生回路は、変調信号発生手段と、該変調信号をデジタル信号に変換するアナログ−デジタル変換回路と、このアナログ−デジタル変換回路の出力をアドレスとして前記変調信号の直交成分Ｉ(t)及びＱ(t)を出力するルックアップテーブルと、前記ルックアップテーブルからの読み出したデータをアナログ信号に変換するデジタル−アナログ変換回路とを含み、前記変調信号の直交成分Ｉ(t)及びＱ(t)を出力する。（請求項５）
また、請求項１〜５のいずれかに記載のジッタ発生装置において、前記位相信号発生回路は、変調信号発生手段と、該変調信号をデジタル信号に変換するアナログ−デジタル変換回路と、このアナログ−デジタル変換回路の出力をアドレスとして前記変調信号の直交成分Ｉ(t)及びＱ(t)を出力するルックアップテーブルと、前記アナログ−デジタル変換回路のあらかじめ設定された上限値及び下限値のデータを有効領域を定めるデータとして保存し、前記アナログ−デジタル変換回路の出力を前記上限値及び下限値と比較し、上限側または下限側のオーバーフローを検出するオーバーフロー検出器と、このオーバーフロー検出器の出力をもとに、前記アナログ−デジタル変換回路の出力が上限側のオーバーフローであるときは、−（前記アナログ−デジタル変換回路の有効領域分の値）を出力し、下限側のオーバーフローであるときは＋（前記アナログ−デジタル変換回路の有効領域分の値）を出力する制御手段と、この制御手段の出力をアナログ信号に変換するデジタル−アナログ変換回路と、このデジタル−アナログ変換回路の出力を前記変調信号に加算する加算器を備える。（請求項６）
請求項６に記載のジッタ発生装置において、前記制御手段は、前記アナログ−デジタル変換回路の出力の上限側のオーバーフローと下限側のオーバーフローに応じてアップカウントまたはダウンカウントするアップダウンカウンタを備え、このアップダウンカウンタがアップカウントしたときは−（前記アナログ−デジタル変換回路の有効領域分の値）を出力し、ダウンカウントしたときは＋（前記アナログ−デジタル変換回路の有効領域分の値）を出力する。（請求項７）
また、請求項６に記載のジッタ発生装置において、前記制御手段は、
前記アナログ−デジタル変換回路の出力の上限側のオーバーフローと下限側のオーバーフローに応じてアップカウントまたはダウンカウントするアップダウンカウンタと、このアップダウンカウンタのカウント値を記憶する記憶部とを備え、前記アナログ−デジタル変換回路の出力が上限側のオーバーフローであるときは、−（前記アナログ−デジタル変換回路の有効領域分の値）×（上限側のオーバーフロー回数）を出力し、下限側のオーバーフローであるときは＋（前記アナログ−デジタル変換回路の有効領域分の値）×（下限側のオーバーフロー回数）を出力する。（請求項８）
また、請求項１〜４のいずれか１項に記載のジッタ発生装置において、前記位相信号発生回路は、変調信号Ｖ(t)に対応するsin（Ｖ(t)）及びcos（Ｖ(t)）の値を予め蓄積されたメモリと、前記メモリからの読み出したデータをアナログ信号に変換するデジタル−アナログ変換回路とを含み、Ｉ(t)及びＱ(t)を出力することを特徴とする。（請求項９）
また、請求項１〜４のいずれか１項に記載のジッタ発生装置において、前記位相信号発生回路は、変調信号からＩ(t)、Ｑ(t)信号を高速で演算するＤＳＰと、前記ＤＳＰの演算出力をアナログ信号に変換するデジタル−アナログ変換回路と、を含み、Ｉ(t)及びＱ(t)を出力する（請求項１０）。
さらに、請求項５〜１０に記載のジッタ発生装置において、前記デジタル−アナログ変換回路の後段には、ローパスフィルタを備える。

上記本発明の構成では、直交変調出力Ａと第１の分周器の出力Ｂとが、同位相になる様にＰＬＬが動作するため、位相変調が例えば、３２００ＵＩとしても、第２の分周器はその値には無関係に設定できる。
即ち、第２の分周器の分周値を小さくすることができるため、ＰＬＬのループ帯域を広く設定することができるので、基準信号に対する、電圧制御発振器の位相雑音抑圧範囲が広くなり、結果として、位相雑音の小さい信号出力が取り出せる。

その結果、位相変調が安定にかかり、設定確度も良くなる。
また、位相検波器に入力される比較すべき２信号の位相差は変調の有無にかかわらず常に同じとなるため、位相検波器の検波感度が変化しても位相変調指数は影響を受けることがない。
同様に、位相検波器の検波特性が、比較すべき２信号位相差に対し非直線的であっても、変調入力信号振幅に対する位相変調指数が直線的になる。さらに、入力される変調信号を加工してアナログ−デジタル変換回路にてアナログ−デジタル変換することにより、見かけ上１ＵＩを超える値を扱うことができ、位相変調範囲を拡大することができる。

図１は、本発明のジッタ発生（位相変調）装置の基本的な構成を示す図である。
図１において、１の位相検波器、２のループフィルタ、３の電圧制御発振器及び第２の分周器４でＰＬＬ回路が構成されている。
本発明では、ＰＬＬの帰還回路部（即ち、第２の分周器４の出力側）に直交変調器８を挿入して、位相変調された信号が位相検波器に与えられて、入力である基準信号にジッタの付加（位相変調）された出力信号が得られる。
なお、位相検波器の前段に配置された７の分周器１はオプションであって、必要に応じて挿入される。

この場合、直交変調出力Ａと第１の分周器７出力Ｂとが、同位相になる様にＰＬＬが動作するため、例えば、位相変調が３２００ＵＩとしても、第２の分周器４はその値には無関係に設定できる。（第２の分周器４は１分周でも構わない。）
つまり、ＰＬＬのループ帯域を広く設定することができ、基準信号に対する、電圧制御発振器の位相雑音抑圧範囲が広くなり、結果として、位相雑音の小さい信号出力が取り出せる。

図１における直交変調器８としては、図２に示すような直交変調器が用いられる。図２において、直交変調器８には、被変調信号cos｛ωt｝に位相変調信号Ｖ(t)を用いて、位相変調波出力cos｛ωt＋V(t）｝を生成する。

直交変調とは、図５に示すように、ローカル（被変調）信号を直交成分に分離し、それぞれに変調信号であるＩ(t）及びＱ(t)で変調をかけ合成する変調方法であり、直交変調自体は従来技術であり、直交変調ＩＣも市販されている。

図３は直交変調により、Ｖ(t)の位相変調を示すベクトル図である。この様に直交変調を用いるとキャリア（搬送波）信号に直接位相変調をかけることができる。

図４は図１における位相信号発生回路内にあって、Ｉ(t)信号、Ｑ(t)信号を得るためのルックアップテーブルの１構成例を示す図である。アナログ信号である変調信号Ｖ(t)をアナログ−デジタル変換回路9-1でデジタル信号に変換し、サインルックアップテーブル(メモリ）9-2およびコサインルックアップテーブル（メモリ）9-3でsin（Ｖ(t)）、cos（Ｖ(t)）値に変換した後、デジタル−アナログ変換回路9-4a,9-4bでアナログ信号に変換し、サンプリングクロック周波数除去用ＬＰＦ（Low Pass Filter）9-5a,9-5bを通して、Ｉ(t)信号およびＱ(t)信号を得る。アナログ−デジタル変換回路9-1は、例えば９ビットからなり、２＾^９個で１周期分のサインおよびコサイン波形をデータとして保存されたメモリから、データを出力する。

図６は、変調信号Ｖ（ｔ）の位相変調が１ＵＩ（位相変調指数＝π）以下の例において、図４のサインルックアップテーブル(メモリ）9-2およびコサインルックアップテーブル（メモリ）9-3によりsin（Ｖ(t)）及びcos（Ｖ(t)）を求める原理を図式化したものである。

図４で、ルックアップテーブルは、入力された変調信号Ｖ（ｔ）をアナログ−デジタル変換し、アナログ−デジタル変換されたデータは、そのままサインルックアップテーブル及びコサインルックアップテーブルのアドレスとし、データを読み出している。したがって、変調信号Ｖ（ｔ）がアナログ−デジタル変換回路のダイナミックレンジを越えた場合には、ルックアップテーブルが使えなくなってしまう。すなわち、ルックアップテーブルにはそれぞれ１周期分のデータしかなく、１ＵＩの位相変調しかかけることができない。

仮にアナログ−デジタル変換回路を１０ビットのものにして、ＲＯＭデータを２＾^９個の波形データを２組分繰り返したデータとした場合、２ＵＩまでは拡張することができるが、更に拡張しようとするとＲＯＭのデータ量が増えてしまうとともに、小さいＵＩの変調をかけようとした場合に信号レベルが小さくなり、アナログ−デジタル変換時の誤差が増え、位相変調の精度が悪化してしまう。

更に、分周器１および分周器２の分周数を大きくすれば大きなＵＩの変調も可能であるが、前述のように位相雑音の悪化につながる。
このような状態に対応可能とするため、変調信号が大きくなった場合（ＵＩ値が増えた場合）は、サインおよびコサインルックアップテーブルデータ値をそのＵＩ数分だけ繰り返したデータを用いて、同様の処理を行う。

以下、変調信号が大きくなった場合にサインおよびコサインルックアップテーブルデータ値をそのＵＩ数分だけ繰り返して動作する構成例を説明する。図７は図１の位相信号発生回路９の構成を具体的に説明したものである。図７で、位相信号発生回路９は図示を省略した位相信号発生部からの位相信号をアナログ−デジタル変換回路９Ｂでアナログ−デジタル変換し、ルックアップテーブル９ＡによりＩ（ｔ）、Ｑ（ｔ）信号を生成する。

図８は本発明の他の実施例を示した構成図である。図９は図８の実施例の動作説明図である。以下、図８及び図９を用いて説明する。
アナログ−デジタル変換回路９Ｂでアナログ−デジタル変換したデータが、アナログ−デジタル変換回路９Ｂのダイナミックレンジを越えた場合に対応するため、位相信号発生回路の構成を図８に示すような構成とする。図８で、位相信号発生回路１０は、入力された変調信号がアナログ−デジタル変換回路９Ｂのダイナミックレンジを越えたことを検出するオーバーフロー検出器１０Ａで検出し、ダイナミックレンジを越えた場合にフィードバックをかけて変調信号がアナログ−デジタル変換回路９Ｂのダイナミックレンジを超えない範囲になった時点でルックアップテーブル９Ａを参照する構成としている。

図８で、アナログ−デジタル変換回路９Ｂは、例としてＲＯＭアドレスビット数（この例では９ビット）より１ビット多いビット数（この例では１０ビット）で、最上位ビットを除いた９ビットをＲＯＭのアドレスとし、上位２ビットをオーバーフローの検出に用いている。図９は、このアナログ−デジタル変換回路９Ｂが１０ビットの構成で、２＾^９個で１周期分のサインおよびコサイン波形データとした場合の波形を示している。

ここで、アナログ−デジタル変換回路９Ｂの上下各４分の１の範囲をオーバーフロー領域とし、残りの中央２分の１の範囲を有効領域としてＲＯＭアドレスに置き換える。したがって、ＲＯＭのアドレス空間とアナログ−デジタル変換回路９Ｂの有効領域は同じビット数に相当する。

図９で、入力された変調信号Ｖ（ｔ）がオーバーフロー検出器１０Ａでオーバーフロー領域に入ったと検出された場合、オーバーした部分は図９の点線の信号となるようにレンジ変更され、アナログ−デジタル変換回路９Ｂの有効領域内に入るように加工する。

具体的には、オーバーフローした変調信号をアナログ−デジタル変換回路９Ｂの有効領域にシフトさせるために、オーバーフロー検出器１０Ａが＋側あるいは−側のオーバーフローを検出したとき、制御手段１０Ｂで有効領域分に相当する電圧を発生させてデジタル−アナログ変換回路１０Ｃでデジタル−アナログ変換し、加算器１０Ｄで入力信号と減算あるいは加算して再びアナログ−デジタル変換回路９Ｂに入力する。

さらにオーバーフロー検出器１０Ａでオーバーフローを検出した場合、同様に新たな有効領域分に相当する電圧を与えることにより、計算上は無限の振幅を扱うことができる。
図８では、制御手段１０Ｂ内にＵＰ／ＤＯＷＮカウンタを備え、上側と下側のオーバーフロー回数を記憶させる構成として、上側と下側のオーバーフロー回数を管理している。

以上の動作により、１周期分のＲＯＭデータのみで擬似的にＲＯＭデータを繰り返し、大きなＵＩ値への対応を実現させる。

図１０は、変調信号Ｖ（ｔ）の電圧とＲＯＭアドレスの関係の一例を示した図である。図１０で、アナログ−デジタル変換回路９Ｂはフルスケールが＋１０Ｖから−１０Ｖであり、有効領域を＋５Ｖから−５Ｖとした場合の例であり、＋５Ｖから−５Ｖの範囲がＲＯＭのアドレスに割り当てられ、１ＵＩに相当するＲＯＭデータが使用される。

図１０では、アナログ−デジタル変換回路９Ｂの出力データが１０ビットであり、＋５Ｖから−５Ｖの範囲を有効領域（Ａ領域とＢ領域）とするため、１０ビットのうち上位２ビットをオーバーフロー判定用のビットとし、同一符号の時、オーバーフローと判定する。Ｃ領域は下側のオーバーフロー領域、Ｄ領域は上側のオーバーフロー領域である。

図１０で、変調信号が＋５Ｖを越えてオーバーフローした場合（Ｄ領域）、制御手段１０Ｂでは、アップダウンカウンタ１０Ｂ−１はカウント値をカウントアップし、この値がデジタル−アナログ変換回路１０Ｃに出力される。デジタル−アナログ変換回路１０Ｃは、カウンタ値に応じた電圧を出力する。この場合では−１０Ｖを発生する。

変調信号Ｖ（ｔ）は加算器１０Ｄにより−１０Ｖが加えられ、Ｄ領域からＡ領域にシフトする。マイナス側にオーバーフローした場合は、アップダウンカウンタ１０Ｂ−１はカウント値をカウントダウンし、この値がデジタル−アナログ変換回路１０Ｃに出力される。デジタル−アナログ変換回路１０Ｃは、カウンタ値に応じた電圧を出力する。この場合では＋１０Ｖを発生して、Ｃ領域からＢ領域へシフトする。

次に、本発明の応用例を図１１を用いて説明する。
図１１は、本発明のジッタ発生（位相変調）装置の応用例の構成を示す図である。図１１において、１の位相検波器、２のループフィルタ、３の電圧制御発振器及び４の分周器２でＰＬＬ回路が構成されている。

図１１の応用例では、位相検波器１の直前に直交変調器８を挿入して、位相変調された信号を位相検波器１に与えて、入力である基準信号にジッタの付加（位相変調）された出力信号が図１の場合と同様に得られる。

なお、直交変調器８の前段に配置された第１の分周器７はオプションであって、必要に応じて挿入される。また、直交変調器８と第１の分周器７の配置関係が逆（分周器７の前段に直交変調器８を配置）でも良い。 図１１のジッタ発生（位相変調）装置では、位相変調のＵＩ値が大きくなっても、第２の分周器４はその値には無関係に設定できる。

図１２は、図１の位相信号発生回路にあって、Ｉ(t)信号、Ｑ(t)信号を得るためのルックアップテーブルの別の構成を示す図である。
図１２では、変調信号Ｖ(t)のsin（Ｖ(t)）及びcos（Ｖ(t)）に相当する値を、あらかじめメモリ9-6に書き込んでおき、そのデータを読み出して、デジタル−アナログ（Digital Analog）変換変換回路9-4a,9-4bでアナログ信号に変換し、サンプリングクロック周波数除去用ＬＰＦ（Low Pass Filter）9-5a,9-5bを通して、変調信号Ｉ(t)、Ｑ(t)を得る。

この場合、メモリ読み出しクロック速度を変えて、Ｉ(t)、Ｑ(t)信号速度を得ても良いし、メモリ読み出しクロック速度を一定に保ったまま、書き込みデータ値を変えてＩ(t)、Ｑ(t)信号速度を得ても良い。

図１３は、図１の位相信号発生回路にあって、Ｉ(t)信号、Ｑ(t)信号を得るためのルックアップテーブルのさらに別の構成を示す図である。図１３では、変調信号Ｉ(t)、Ｑ(t)信号を生成するために、高速で演算ができるＤＳＰ(Digital Signal Processor)9-7を用いて計算して得て、デジタル−アナログ（Digital Analog）変換回路9-4a,9-4bでアナログ信号に変換し、サンプリングクロック周波数除去用ＬＰＦ（Low Pass Filter）9-5a,9-5bを通して、変調信号Ｉ(t)、Ｑ(t)を得る。

請求項１〜１１の構成によって、分周器２の分周値を小さくすることができるため、ＰＬＬのループ帯域を広く設定することができるので、基準信号に対する、電圧制御発振器の位相雑音抑圧範囲が広くなり、結果として、位相雑音の小さい信号出力が取り出せ、その結果、位相変調が安定にかかり、設定確度も良くなるジッタ発生（位相変調）装置が実現できるので、産業上における利用可能性は極めて大きい。

図１０で、制御手段１０Ｂはオーバーフローするたびに、アナログ−デジタル変換回路の有効領域内に変調信号のレベルが入るようにデータを加算している構成例で説明したが、例えば、有効領域に対して、オーバーフロー領域を有効領域の２倍以上に広げておき、この状態でオーバーフロー値を認識し、オーバーフロー値を有効領域の電圧で除算してカウント値を算出、記憶部１０Ｂ−２に記憶するとともに、加算器にこのカウント数と有効領域分のレベルを乗じた値を出力して、アナログ−デジタル変換回路の有効領域内に変調信号のレベルが入るようにしてもよい。

図１４は、図１１のジッタ発生回路に図８の位相信号発生回路を適用したものである。図１４の構成で、位相変調された信号を位相検波器に与えて、入力である基準信号にジッタの付加（位相変調）された出力信号が図１の場合と同様に得られる。

本発明のジッタ発生（位相変調）装置の構成を示す図である。 直交変調器の信号関係を示す図である。 直交変調によりＶ(t)の位相変調を示すベクトル図である。 位相信号発生回路内にあって、Ｉ(t)信号、Ｑ(t)信号を得るためのルックアップテーブルの１構成例を示す図である。 直交変調の原理を説明する図である。 図４におけるサインルックアップテーブル(メモリ）およびコサインルックアップテーブル（メモリ）によりsin（Ｖ(t)）及びcos（Ｖ(t)）を求める原理を図式化した図である。 本発明のジッタ発生（位相変調）装置の応用例の構成を示す図である。 本発明のジッタ発生（位相変調）装置の応用例の構成を示す図である。 図８の位相信号発生回路におけるサインルックアップテーブル(メモリ）およびコサインルックアップテーブル（メモリ）によりsin（Ｖ(t)）及びcos（Ｖ(t)）を求める原理を図式化した図である。 図８の位相信号発生回路における位相信号Ｖ（ｔ）の電圧とＲＯＭアドレスの関係を示した例である。 本発明のジッタ発生（位相変調）装置の応用例の構成を示す図である。 位相信号発生回路内にあって、Ｉ(t)信号、Ｑ(t)信号を得るためのルックアップテーブルの他の構成例を示す図である。 位相信号発生回路内にあって、Ｉ(t)信号、Ｑ(t)信号を得るためのルックアップテーブルの他の構成例を示す図である。 図１１のジッタ発生回路に図８の位相信号発生回路を適用したものである。 従来のジッタ発生（位相変調）装置の構成を示す図である。

符号の説明

１ 位相検波器
２ ループフィルタ
３ 電圧制御発振器
４ 分周器２
５ 加算器
６ 位相信号発生器
７ 分周器１
８ 直交変調器
９ 位相信号発生回路
９Ａ ルックアップテーブル
９Ｂ アナログ−デジタル変換回路
9-1 アナログ−デジタル変換回路
9-2 サインルックアップテーブル（メモリ）
9-3 コサインルックアップテーブル（メモリ）
9-4a,9-4b デジタル−アナログ変換回路
9-5a,9-5b ローパスフィルタ
9-6 メモリ
9-7 ＤＳＰ
１０ 位相信号発生回路
１０Ａ オーバーフロー検出器
１０Ｂ 制御手段
10B-1 アップダウンカウンタ
10B-2 記憶手段
１０Ｃ デジタル−アナログ変換回路
１０Ｄ 加算器
１０Ｅ 増幅器

Claims (11)

1. ＰＬＬ回路を用いたジッタ発生装置において、
   前記ＰＬＬ回路を構成する位相検波器の入力段に、位相信号発生回路からの変調信号が与えられる直交変調器を挿入したことを特徴とするジッタ発生装置。
2. 位相検波器、ループフィルタ、電圧制御発振器及び分周器により構成されたＰＬＬ回路を用いたジッタ発生装置において、
   前記ＰＬＬ回路の帰還回路における前記位相検波器の前段に位相信号発生回路からの変調信号が与えられる直交変調器を挿入したことを特徴とするジッタ発生装置。
3. 位相検波器、ループフィルタ、電圧制御発振器及び分周器により構成されたＰＬＬ回路を用いたジッタ発生装置において、
   前記位相検波器の基準信号の入力側に位相信号発生回路からの変調信号が与えられる直交変調器を挿入したことを特徴とするジッタ発生装置。
4. 前記位相検波器の前段には、分周器が挿入されることを特徴とする請求項１〜３のいずれか１項に記載のジッタ発生装置。
5. 前記位相信号発生回路は、
   変調信号発生手段と、
   該変調信号をデジタル信号に変換するアナログ−デジタル変換回路と、
   このアナログ−デジタル変換回路の出力をアドレスとして前記変調信号の直交成分Ｉ(t)及びＱ(t)を出力するルックアップテーブルと、
   前記ルックアップテーブルからの読み出したデータをアナログ信号に変換するデジタル−アナログ変換回路と、
   を含み、前記変調信号の直交成分Ｉ(t)及びＱ(t)を出力することを特徴とする請求項１〜４のいずれか１項に記載のジッタ発生装置。
6. 前記位相信号発生回路は、
   変調信号発生手段と、
   該変調信号をデジタル信号に変換するアナログ−デジタル変換回路と、
   このアナログ−デジタル変換回路の出力をアドレスとして前記変調信号の直交成分Ｉ(t)及びＱ(t)を出力するルックアップテーブルと、
   前記アナログ−デジタル変換回路のあらかじめ設定された上限値及び下限値のデータを有効領域を定めるデータとして保存し、前記アナログ−デジタル変換回路の出力を前記上限値及び下限値と比較し、上限側または下限側のオーバーフローを検出するオーバーフロー検出器と、
   このオーバーフロー検出器の出力をもとに、前記アナログ−デジタル変換回路の出力が上限側のオーバーフローであるときは、−（前記アナログ−デジタル変換回路の有効領域分の値）を出力し、下限側のオーバーフローであるときは＋（前記アナログ−デジタル変換回路の有効領域分の値）を出力する制御手段と、
   この制御手段の出力をアナログ信号に変換するデジタル−アナログ変換回路と、
   このデジタル−アナログ変換回路の出力を前記変調信号に加算する加算器と、
   を備えることを特徴とする請求項１〜５のいずれかに記載のジッタ発生装置。
7. 前記制御手段は、
   前記アナログ−デジタル変換回路の出力の上限側のオーバーフローと下限側のオーバーフローに応じてアップカウントまたはダウンカウントするアップダウンカウンタを備え、このアップダウンカウンタがアップカウントしたときは−（前記アナログ−デジタル変換回路の有効領域分の値）を出力し、ダウンカウントしたときは＋（前記アナログ−デジタル変換回路の有効領域分の値）を出力する、
   ことを特徴とする請求項６に記載のジッタ発生装置。
8. 前記制御手段は、
   前記アナログ−デジタル変換回路の出力の上限側のオーバーフローと下限側のオーバーフローに応じてアップカウントまたはダウンカウントするアップダウンカウンタと、このアップダウンカウンタのカウント値を記憶する記憶部とを備え、前記アナログ−デジタル変換回路の出力が上限側のオーバーフローであるときは、−（前記アナログ−デジタル変換回路の有効領域分の値）×（上限側のオーバーフロー回数）を出力し、下限側のオーバーフローであるときは＋（前記アナログ−デジタル変換回路の有効領域分の値）×（下限側のオーバーフロー回数）を出力する
   ことを特徴とする請求項６に記載のジッタ発生装置。
9. 前記位相信号発生回路は、
   変調信号Ｖ(t)に対応するsin（Ｖ(t)）及びcos（Ｖ(t)）の値を予め蓄積されたメモリと、
   前記メモリからの読み出したデータをアナログ信号に変換するデジタル−アナログ変換回路と、
   を含み、Ｉ(t)及びＱ(t)を出力することを特徴とする請求項１〜４のいずれか１項に記載のジッタ発生装置。
10. 前記位相信号発生回路は、
    変調信号からＩ(t)、Ｑ(t)信号を高速で演算するＤＳＰと、
    前記ＤＳＰの演算出力をアナログ信号に変換するデジタル−アナログ変換回路と、
    を含み、Ｉ(t)及びＱ(t)を出力することを特徴とする請求項１〜４のいずれか１項に記載のジッタ発生装置。
11. 前記デジタル−アナログ変換回路の後段には、ローパスフィルタを備えることを特徴とする請求項５〜１０に記載のジッタ発生装置。
    
    

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