JP3434627B2 - クロック発生回路 - Google Patents
クロック発生回路Info
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/062—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers
- H04J3/0626—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers plesiochronous multiplexing systems, e.g. plesiochronous digital hierarchy [PDH], jitter attenuators
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06J—HYBRID COMPUTING ARRANGEMENTS
- G06J1/00—Hybrid computing arrangements
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
- H03B28/00—Generation of oscillations by methods not covered by groups H03B5/00 - H03B27/00, including modification of the waveform to produce sinusoidal oscillations
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
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Description
【発明の属する技術分野】本発明はクロック発生回路に
関し、特に基準クロックを分周して所望周波数のクロッ
クを発生する回路に関するものである。
関し、特に基準クロックを分周して所望周波数のクロッ
クを発生する回路に関するものである。
【０００１】近年、通信の情報としてはディジタル信号
が多く用いられているが、このディジタル信号の速度は
まちまちであり、多くのクロックを必要としている。
が多く用いられているが、このディジタル信号の速度は
まちまちであり、多くのクロックを必要としている。
【０００２】また、通信では速度変換やクロック乗換等
の重要度が増し、多数の周波数のクロックが必要になり
つつある。
の重要度が増し、多数の周波数のクロックが必要になり
つつある。
【０００３】
【従来の技術】図１１は従来からよく知られたクロック
発生回路の一例を示したものであり、基準クロック発振
器３１から発生された基準クロックはカウンタ３２にお
いて分周されることにより基準クロックとは周波数が異
なった所望周波数のクロックが発生されるようになって
いる。
発生回路の一例を示したものであり、基準クロック発振
器３１から発生された基準クロックはカウンタ３２にお
いて分周されることにより基準クロックとは周波数が異
なった所望周波数のクロックが発生されるようになって
いる。
【０００４】しかしながら、このような一般的なクロッ
ク発生回路では発生されるクロックが自然数分周のみと
なる。
ク発生回路では発生されるクロックが自然数分周のみと
なる。
【０００５】そこで、図１２に示すようにＰＬＬ回路を
用いて自然数以外の周波数のクロックを発生する回路が
知られている。
用いて自然数以外の周波数のクロックを発生する回路が
知られている。
【０００６】即ち、基準クロック発振器３１で発生され
た基準クロックは分周器３３によって一定の分周比で分
周され、位相比較器３４で出力されるクロックとの位相
差を出力する。
た基準クロックは分周器３３によって一定の分周比で分
周され、位相比較器３４で出力されるクロックとの位相
差を出力する。
【０００７】この位相比較器３４からの位相差信号はロ
ーパスフィルタ（ＬＰＦ）３５においてろ波されて電圧
制御型発振器（ＶＣＯ）３６に与えられ、この電圧制御
型発振器３６ではローパスフィルタ３５からの位相差信
号成分だけ制御電圧を上下させる。
ーパスフィルタ（ＬＰＦ）３５においてろ波されて電圧
制御型発振器（ＶＣＯ）３６に与えられ、この電圧制御
型発振器３６ではローパスフィルタ３５からの位相差信
号成分だけ制御電圧を上下させる。
【０００８】これにより、電圧制御型発振器３６の出力
周波数は上下し、分周器３７の出力クロックの周波数を
制御している。
周波数は上下し、分周器３７の出力クロックの周波数を
制御している。
【０００９】この場合、分周器３７の分周比は分周器３
３の分周比との関係で同一の周波数になるように両方の
分周比が合うように設定されている。
３の分周比との関係で同一の周波数になるように両方の
分周比が合うように設定されている。
【００１０】このようにして、分周器３３からの出力ク
ロックの周波数と分周器３７からの出力クロックの周波
数とが一致するように制御されている。
ロックの周波数と分周器３７からの出力クロックの周波
数とが一致するように制御されている。
【００１１】
【発明が解決しようとする課題】図１２に示したような
クロック発生回路の場合にはＰＬＬ回路により自然数分
周比以外のクロック周波数を発生することが可能である
が、分周器３３，３７の値によってはＰＬＬ回路の逓倍
次数が大きくなり位相雑音の劣化が生じたり、引き込み
時間が増大するという問題があった。
クロック発生回路の場合にはＰＬＬ回路により自然数分
周比以外のクロック周波数を発生することが可能である
が、分周器３３，３７の値によってはＰＬＬ回路の逓倍
次数が大きくなり位相雑音の劣化が生じたり、引き込み
時間が増大するという問題があった。
【００１２】したがって本発明は、位相雑音の劣化等を
招くようなＰＬＬ回路を使用せずに自然数分周比以外の
クロック周波数を発生することができるクロック発生回
路を実現することを目的とする。
招くようなＰＬＬ回路を使用せずに自然数分周比以外の
クロック周波数を発生することができるクロック発生回
路を実現することを目的とする。
【００１３】
〔１〕上記の目的を達成するため、本発明に係るクロッ
ク発生回路は、図１に示すように、基準クロック発振器
１と、該発振器１からのクロックを分周するカウンタ２
と、該カウンタ２の出力カウント値を全アドレス入力と
した所定周期分の正弦波データを記憶している正弦波テ
ーブル３と、該正弦波テーブル３の出力データをアナロ
グ信号に変換するＤ／Ａ変換器４と、該Ｄ／Ａ変換器４
の出力波形の折り返し成分を阻止するローパスフィルタ
５と、該ローパスフィルタ５の出力信号をクロックに変
換するコンパレータ６と、を備えている。
ク発生回路は、図１に示すように、基準クロック発振器
１と、該発振器１からのクロックを分周するカウンタ２
と、該カウンタ２の出力カウント値を全アドレス入力と
した所定周期分の正弦波データを記憶している正弦波テ
ーブル３と、該正弦波テーブル３の出力データをアナロ
グ信号に変換するＤ／Ａ変換器４と、該Ｄ／Ａ変換器４
の出力波形の折り返し成分を阻止するローパスフィルタ
５と、該ローパスフィルタ５の出力信号をクロックに変
換するコンパレータ６と、を備えている。
【００１４】すなわち、図１に示す本発明に係るクロッ
ク発生回路においては、基準クロック発振器１から発生
された基準クロックはカウンタ２において予め設定され
た値までカウントアップする。
ク発生回路においては、基準クロック発振器１から発生
された基準クロックはカウンタ２において予め設定され
た値までカウントアップする。
【００１５】このカウンタ２の出力カウント値は正弦波
テーブル３に与えられると、この正弦波テーブルはカウ
ンタ２の出力カウント値をアドレスとして対応する正弦
波データを読み出す。
テーブル３に与えられると、この正弦波テーブルはカウ
ンタ２の出力カウント値をアドレスとして対応する正弦
波データを読み出す。
【００１６】図２はこのときの本発明の原理を説明した
ものであり、例えばカウンタ２のカウント値が“Ｆ”ま
でカウントアップすると仮定した場合、正弦波テーブル
３に正弦波のデータが一周期分だけ格納されている場
合には、カウンタ２からの出力カウント値に従ってこの
一周期分のデータが全て出力されることになり、正弦
波テーブル３に二周期分のデータが格納されている場
合には二周期分の正弦波の全データが出力されること
になる。
ものであり、例えばカウンタ２のカウント値が“Ｆ”ま
でカウントアップすると仮定した場合、正弦波テーブル
３に正弦波のデータが一周期分だけ格納されている場
合には、カウンタ２からの出力カウント値に従ってこの
一周期分のデータが全て出力されることになり、正弦
波テーブル３に二周期分のデータが格納されている場
合には二周期分の正弦波の全データが出力されること
になる。
【００１７】したがって、この場合のカウンタ２の分周
比を「Ｍ」とし、正弦波テーブル３の波数（正弦波周期
数）を「Ｎ」とすると、正弦波テーブル３から発生され
る信号周波数は「Ｎ／Ｍ」になる。
比を「Ｍ」とし、正弦波テーブル３の波数（正弦波周期
数）を「Ｎ」とすると、正弦波テーブル３から発生され
る信号周波数は「Ｎ／Ｍ」になる。
【００１８】正弦波テーブル３から出力された正弦波信
号はＤ／Ａ変換器４においてディジタル信号からアナロ
グ信号に変換された後、ローパスフィルタ（ＬＰＦ）５
においてこのＤ／Ａ変換器４のアナログ出力波形におけ
る折り返し成分を阻止し、正弦波に変換してコンパレー
タ６に与える。
号はＤ／Ａ変換器４においてディジタル信号からアナロ
グ信号に変換された後、ローパスフィルタ（ＬＰＦ）５
においてこのＤ／Ａ変換器４のアナログ出力波形におけ
る折り返し成分を阻止し、正弦波に変換してコンパレー
タ６に与える。
【００１９】コンパレータ６では所定の閾値とローパス
フィルタ５からの正弦波信号とを比較して矩形波のクロ
ック出力Ａを発生する。
フィルタ５からの正弦波信号とを比較して矩形波のクロ
ック出力Ａを発生する。
【００２０】これを更に分かり易くするため、図３に示
すような「６／１５」分周する場合を例にとって説明す
る。
すような「６／１５」分周する場合を例にとって説明す
る。
【００２１】まず、「６／１５」分周するために、カウ
ンタ２のカウント値を「１５」までに設定し、正弦波テ
ーブル３が「６波」分含むように設定しておく（同図
（１）参照）。
ンタ２のカウント値を「１５」までに設定し、正弦波テ
ーブル３が「６波」分含むように設定しておく（同図
（１）参照）。
【００２２】ここで基準クロック発振器１からクロック
入力ＣＬＫがカウンタ２に与えられると、その出力コー
ドは同図（２）に１６進（ＨＥＸ）表示で示すように、
「０」〜「Ｅ」（一カウント周期分）となる。
入力ＣＬＫがカウンタ２に与えられると、その出力コー
ドは同図（２）に１６進（ＨＥＸ）表示で示すように、
「０」〜「Ｅ」（一カウント周期分）となる。
【００２３】このようなカウンタ２の出力コードは正弦
波テーブル３にアドレスとして与えられると、正弦波テ
ーブル３は、同図（３）に１６進表示で示すコードを出
力する。
波テーブル３にアドレスとして与えられると、正弦波テ
ーブル３は、同図（３）に１６進表示で示すコードを出
力する。
【００２４】すなわち、カウンタ２が「０」〜「Ｅ」の
一周期分カウントする間に、この正弦波テーブル３から
は６波分の正弦波が出力される必要があり、このために
正弦波テーブル３には６波分の正弦波が格納されている
訳であるが、このテーブル３の出力コードを式で表す
と、 [sin｛2π×(6/15)×アドレス｝+1]×255/2 ・・・式（１） となる（８ビットＨＥＸ表示）。
一周期分カウントする間に、この正弦波テーブル３から
は６波分の正弦波が出力される必要があり、このために
正弦波テーブル３には６波分の正弦波が格納されている
訳であるが、このテーブル３の出力コードを式で表す
と、 [sin｛2π×(6/15)×アドレス｝+1]×255/2 ・・・式（１） となる（８ビットＨＥＸ表示）。
【００２５】例えば、カウンタ２の出力コード（アドレ
ス）が「０」のときは、式（１）から出力コードは「１
２８」となるため、１６進表示では「８０」となり、ま
た、カウンタ２の出力コード（アドレス）が「１」のと
きは、式（１）の計算値は約「２１８」となるため、出
力コードは１６進表示で「ＣＡ」となる。
ス）が「０」のときは、式（１）から出力コードは「１
２８」となるため、１６進表示では「８０」となり、ま
た、カウンタ２の出力コード（アドレス）が「１」のと
きは、式（１）の計算値は約「２１８」となるため、出
力コードは１６進表示で「ＣＡ」となる。
【００２６】このようにして、出力コードは、「８
０」，「ＣＡ」，「０６」，「Ｆ８」，「３４」とな
り、カウンタ２の出力コードが「５」〜「９」及び
「Ａ」〜「Ｅ」も同様にしてそれぞれ「８０」，「Ｃ
Ａ」，「０６」，「Ｆ８」，「３４」というように繰り
返すこととなる。
０」，「ＣＡ」，「０６」，「Ｆ８」，「３４」とな
り、カウンタ２の出力コードが「５」〜「９」及び
「Ａ」〜「Ｅ」も同様にしてそれぞれ「８０」，「Ｃ
Ａ」，「０６」，「Ｆ８」，「３４」というように繰り
返すこととなる。
【００２７】すなわち、カウンタ２の出力コードが、
「０」〜「４」，「５」〜「９」及び「Ａ」〜「Ｅ」に
おいてそれぞれ２波分の正弦波コードを出力しているこ
とになる。
「０」〜「４」，「５」〜「９」及び「Ａ」〜「Ｅ」に
おいてそれぞれ２波分の正弦波コードを出力しているこ
とになる。
【００２８】これは、２波分について、「８０」，「Ｃ
Ａ」，「０６」，「Ｆ８」，「３４」の５つの値が有る
のでサンプリング定理を満たすことになる。
Ａ」，「０６」，「Ｆ８」，「３４」の５つの値が有る
のでサンプリング定理を満たすことになる。
【００２９】したがって、このような「８０」，「Ｃ
Ａ」，「０６」，「Ｆ８」，「３４」の５つの値を３回
分、Ｄ／Ａ変換器４に与えることにより、同図（４）に
示すように、“０”を中心として上下に振動した６波分
のアナログ信号波形が出力される。
Ａ」，「０６」，「Ｆ８」，「３４」の５つの値を３回
分、Ｄ／Ａ変換器４に与えることにより、同図（４）に
示すように、“０”を中心として上下に振動した６波分
のアナログ信号波形が出力される。
【００３０】このＤ／Ａ変換器４からのアナログ信号波
形はクロック入力ＣＬＫと同じ周波数でサンプリングさ
れたものであるので、同図（５）に示す出力スペクトラ
ムの如くサンプリング周波数ｆS／２を中心として、ク
ロック入力ＣＬＫの周波数ｆSの６／１５分周成分「６
ｆS／１５」の他に、「９ｆS／１５」の折り返し成分が
生じる。
形はクロック入力ＣＬＫと同じ周波数でサンプリングさ
れたものであるので、同図（５）に示す出力スペクトラ
ムの如くサンプリング周波数ｆS／２を中心として、ク
ロック入力ＣＬＫの周波数ｆSの６／１５分周成分「６
ｆS／１５」の他に、「９ｆS／１５」の折り返し成分が
生じる。
【００３１】そこで、この折り返し成分をローパスフィ
ルタ５で阻止すると共に６／１５分周成分についての正
弦波に変換した上、さらにコンパレータ６により所定の
基準値と比較して矩形波、すなわちクロック出力Ａを発
生させている。
ルタ５で阻止すると共に６／１５分周成分についての正
弦波に変換した上、さらにコンパレータ６により所定の
基準値と比較して矩形波、すなわちクロック出力Ａを発
生させている。
【００３２】このようにして、本発明においてはカウン
タ２の分周比と正弦波テーブル３の周期とを任意に設定
できるので、ＰＬＬ回路を用いずに発生クロック周波数
を任意に設定できることになる。
タ２の分周比と正弦波テーブル３の周期とを任意に設定
できるので、ＰＬＬ回路を用いずに発生クロック周波数
を任意に設定できることになる。
【００３３】〔２〕本発明に係るクロック発生回路にお
いては、図４に示す如く、図１のクロック発生回路と同
様に基準クロック発振器１とカウンタ２と正弦波テーブ
ル３とＤ／Ａ変換器４とローパスフィルタ５とコンパレ
ータ６とでクロック出力Ａを発生させる。
いては、図４に示す如く、図１のクロック発生回路と同
様に基準クロック発振器１とカウンタ２と正弦波テーブ
ル３とＤ／Ａ変換器４とローパスフィルタ５とコンパレ
ータ６とでクロック出力Ａを発生させる。
【００３４】そして更に、カウンタ２の出力カウント値
をアドレス入力とした所定周期分の余弦波データを記憶
している余弦波テーブル９と、該余弦波テーブル９の出
力データをアナログ信号に変換するＤ／Ａ変換器１０
と、該Ｄ／Ａ変換器１０の出力波形の折り返し成分を阻
止するローパスフィルタ１１と、該ローパスフィルタ１
１の出力信号をクロックに変換するコンパレータ１２
と、を備えている。
をアドレス入力とした所定周期分の余弦波データを記憶
している余弦波テーブル９と、該余弦波テーブル９の出
力データをアナログ信号に変換するＤ／Ａ変換器１０
と、該Ｄ／Ａ変換器１０の出力波形の折り返し成分を阻
止するローパスフィルタ１１と、該ローパスフィルタ１
１の出力信号をクロックに変換するコンパレータ１２
と、を備えている。
【００３５】すなわち、カウンタ２の出力は余弦波テー
ブル９にも与えられ、この余弦波テーブルにおいては図
２に示した正弦波データの代わりに９０度位相のずれた
余弦波データが格納されているため、カウンタ２からの
出力カウンタ値をアドレス値として余弦波テーブル９か
らはその格納された余弦波データが出力されてＤ／Ａ変
換器１０に与えられる。
ブル９にも与えられ、この余弦波テーブルにおいては図
２に示した正弦波データの代わりに９０度位相のずれた
余弦波データが格納されているため、カウンタ２からの
出力カウンタ値をアドレス値として余弦波テーブル９か
らはその格納された余弦波データが出力されてＤ／Ａ変
換器１０に与えられる。
【００３６】Ｄ／Ａ変換器１０ではアナログ信号に変換
した後、ローパスフィルタ１１において折り返し成分を
阻止し、コンパレータ１２によってクロック出力Ｂを発
生させる。
した後、ローパスフィルタ１１において折り返し成分を
阻止し、コンパレータ１２によってクロック出力Ｂを発
生させる。
【００３７】このようにして、図１において発生したク
ロック出力Ａとともにこのクロック出力Ａと同じ周波数
で位相が９０度ずれたクロック、即ち直交クロックを発
生させることが可能となる。
ロック出力Ａとともにこのクロック出力Ａと同じ周波数
で位相が９０度ずれたクロック、即ち直交クロックを発
生させることが可能となる。
【００３８】〔３〕図５に示す本発明に係るクロック発
生回路においては、図４に示す余弦波テーブル９の代わ
りに加算器１３と正弦波テーブル１４の組み合わせが用
いられている。
生回路においては、図４に示す余弦波テーブル９の代わ
りに加算器１３と正弦波テーブル１４の組み合わせが用
いられている。
【００３９】すなわち、カウンタ２からの出力カウント
値は加算器１３においてオフセット値が与えられること
によりこれを正弦波テーブル１４に送ると、正弦波テー
ブル１４ではこのオフセット値の分だけ位相差を持った
形で正弦波データを出力することになる。
値は加算器１３においてオフセット値が与えられること
によりこれを正弦波テーブル１４に送ると、正弦波テー
ブル１４ではこのオフセット値の分だけ位相差を持った
形で正弦波データを出力することになる。
【００４０】したがって、この正弦波テーブル１４から
のデータはＤ／Ａ変換器１０においてアナログ信号に変
換されローパスフィルタ１１において折り返し成分が阻
止され且つコンパレータ１２によって矩形波に変換され
ることにより発生されるクロック出力Ｃはクロック出力
Ａとオフセット値に相当する位相差分だけ位相差を持っ
たクロックとして発生されることとなる。
のデータはＤ／Ａ変換器１０においてアナログ信号に変
換されローパスフィルタ１１において折り返し成分が阻
止され且つコンパレータ１２によって矩形波に変換され
ることにより発生されるクロック出力Ｃはクロック出力
Ａとオフセット値に相当する位相差分だけ位相差を持っ
たクロックとして発生されることとなる。
【００４１】したがって、オフセット値を任意な値にす
ることにより任意の位相差を持つ二つのクロックを発生
させることができる。
ることにより任意の位相差を持つ二つのクロックを発生
させることができる。
【００４２】〔４〕図６に示す本発明に係るクロック発
生回路においては、カウンタ２と正弦波テーブル３は外
部から同時切替えが可能なように設定されている。
生回路においては、カウンタ２と正弦波テーブル３は外
部から同時切替えが可能なように設定されている。
【００４３】すなわち、カウンタ２が複数の分周比を持
っており、また正弦波テーブル３が複数の周期の正弦波
を格納しており、外部からの切替信号によりカウンタ２
の分周比を切替え、また同時に正弦波テーブル３の波の
周期数を切り替えることにより、上記のカウンタの分周
比Ｍと正弦波テーブルの波数Ｎとの関係によって規定さ
れるクロック周波数Ｎ／Ｍが任意のものを得ることが可
能となる。
っており、また正弦波テーブル３が複数の周期の正弦波
を格納しており、外部からの切替信号によりカウンタ２
の分周比を切替え、また同時に正弦波テーブル３の波の
周期数を切り替えることにより、上記のカウンタの分周
比Ｍと正弦波テーブルの波数Ｎとの関係によって規定さ
れるクロック周波数Ｎ／Ｍが任意のものを得ることが可
能となる。
【００４４】〔５〕図７に示す本発明に係るクロック発
生回路においては、図１に示したクロック発生回路にお
けるローパスフィルタ５の代わりにバンドパスフィルタ
（ＢＰＦ）７が用いられている点が異なっており、本発
明の場合にはＤ／Ａ変換器４から出力されたアナログ信
号波形の内、折り返し成分を阻止するのではなく逆にこ
の折り返し成分を抽出してコンパレータ６からクロック
出力を発生させようとするものである。
生回路においては、図１に示したクロック発生回路にお
けるローパスフィルタ５の代わりにバンドパスフィルタ
（ＢＰＦ）７が用いられている点が異なっており、本発
明の場合にはＤ／Ａ変換器４から出力されたアナログ信
号波形の内、折り返し成分を阻止するのではなく逆にこ
の折り返し成分を抽出してコンパレータ６からクロック
出力を発生させようとするものである。
【００４５】これによりより高い周波数のクロックを発
生させることが可能となる。
生させることが可能となる。
【００４６】なお、図７に示す本発明は図１だけでな
く、図４〜図６におけるローパスフィルタ５についても
同様にバンドパスフィルタ７に置換可能である。
く、図４〜図６におけるローパスフィルタ５についても
同様にバンドパスフィルタ７に置換可能である。
【００４７】
【発明の実施の形態】図８は図１に示した本発明に係る
クロック発生回路を、データ速度変換回路として用いら
れるクロックバッファ回路に応用したときの実施例を示
したものである。
クロック発生回路を、データ速度変換回路として用いら
れるクロックバッファ回路に応用したときの実施例を示
したものである。
【００４８】この実施例においては、データＤ１とクロ
ックＣＬＫ１とが与えられるが、クロックＣＬＫ１はＰ
ＬＬ回路２１を経由して図１に示したカウンタ２と正弦
波テーブル３とＤ／Ａ変換器４とローパスフィルタ５と
コンパレータ６とでクロックＣＬＫ２を生成する。
ックＣＬＫ１とが与えられるが、クロックＣＬＫ１はＰ
ＬＬ回路２１を経由して図１に示したカウンタ２と正弦
波テーブル３とＤ／Ａ変換器４とローパスフィルタ５と
コンパレータ６とでクロックＣＬＫ２を生成する。
【００４９】なお、ＰＬＬ回路２１は入力クロックＣＬ
Ｋ１に同期した逓倍クロックを安定して発生させるため
のものであり、このＰＬＬ回路２１から出力されたクロ
ックは図１に示した基準クロック発振器１からの基準ク
ロックと同等のものであるので、そのままカウンタ２に
与えられている。
Ｋ１に同期した逓倍クロックを安定して発生させるため
のものであり、このＰＬＬ回路２１から出力されたクロ
ックは図１に示した基準クロック発振器１からの基準ク
ロックと同等のものであるので、そのままカウンタ２に
与えられている。
【００５０】入力クロックＣＬＫ１はアドレス制御回路
２２に与えられてＦＩＦＯメモリ２３の書込アドレスを
制御することにより、入力データＤ１はこのアドレス制
御回路２２によって指定されるＦＩＦＯメモリ２のアド
レスに書き込まれる。
２２に与えられてＦＩＦＯメモリ２３の書込アドレスを
制御することにより、入力データＤ１はこのアドレス制
御回路２２によって指定されるＦＩＦＯメモリ２のアド
レスに書き込まれる。
【００５１】また、この入力クロックＣＬＫ１は上記の
ようにＰＬＬ回路２１で逓倍されて基準クロックとな
り、カウンタ２と正弦波テーブル３とＤ／Ａ変換器４と
ローパスフィルタ５とコンパレータ６を経てクロックＣ
ＬＫ２として出力される。
ようにＰＬＬ回路２１で逓倍されて基準クロックとな
り、カウンタ２と正弦波テーブル３とＤ／Ａ変換器４と
ローパスフィルタ５とコンパレータ６を経てクロックＣ
ＬＫ２として出力される。
【００５２】このクロックＣＬＫ２はアドレス制御回路
２４に与えられ、ＦＩＦＯメモリ２３の読出アドレスを
発生してＦＩＦＯメモリ２３に与えるので、ＦＩＦＯメ
モリ２３はこの読出アドレスに従って速度変換された出
力データＤ２を読み出すことになる。
２４に与えられ、ＦＩＦＯメモリ２３の読出アドレスを
発生してＦＩＦＯメモリ２３に与えるので、ＦＩＦＯメ
モリ２３はこの読出アドレスに従って速度変換された出
力データＤ２を読み出すことになる。
【００５３】図９は図８に示した応用例にさらに変調部
２５を設けた変調装置への応用例を示したものである。
２５を設けた変調装置への応用例を示したものである。
【００５４】すなわち、図８の応用例で出力されたデー
タＤ２は変調部２５に与えられ、この変調部２５はコン
パレータ６から出力されたクロックＣＬＫ２に基づいて
変調波を発生することになる。
タＤ２は変調部２５に与えられ、この変調部２５はコン
パレータ６から出力されたクロックＣＬＫ２に基づいて
変調波を発生することになる。
【００５５】すなわち、入力クロックＣＬＫ１を逓倍し
てコンパレータ６から出力されたクロックＣＬＫ２を送
信クロックとして変調部２５において用いることによ
り、ＦＩＦＯメモリ２３から読み出されたデータＤ２を
変調して高周波の変調波を発生することが可能になる。
てコンパレータ６から出力されたクロックＣＬＫ２を送
信クロックとして変調部２５において用いることによ
り、ＦＩＦＯメモリ２３から読み出されたデータＤ２を
変調して高周波の変調波を発生することが可能になる。
【００５６】図１０は図９に示した変調装置に対応した
復調装置への応用例を示したもので、まず該変調装置か
ら送信されて来る変調波は復調部３１に与えられ、復調
されてデータＤ３と位相差信号（後述するクロックＣＬ
４との位相差信号）を出力する。
復調装置への応用例を示したもので、まず該変調装置か
ら送信されて来る変調波は復調部３１に与えられ、復調
されてデータＤ３と位相差信号（後述するクロックＣＬ
４との位相差信号）を出力する。
【００５７】この位相差信号は電圧制御型発振器（ＶＣ
Ｏ）３２に与えられ、この位相差に対応したクロックＣ
ＬＫ３が出力されてカウンタ２に与えられる。
Ｏ）３２に与えられ、この位相差に対応したクロックＣ
ＬＫ３が出力されてカウンタ２に与えられる。
【００５８】なお、この場合の電圧制御型発振器３２は
図１に示した基準クロック発振器１又は図８及び図９に
示したＰＬＬ回路２１に対応した回路であり、従ってそ
の出力クロックＣＬＫ３はそのままカウンタ２に与えら
れている。
図１に示した基準クロック発振器１又は図８及び図９に
示したＰＬＬ回路２１に対応した回路であり、従ってそ
の出力クロックＣＬＫ３はそのままカウンタ２に与えら
れている。
【００５９】カウンタ２の出力は図１と同様に正弦波テ
ーブル３とＤ／Ａ変換器４とローパスフィルタ５とコン
パレータ６とによりクロックＣＬＫ４として出力され、
復調部３１の復調用クロックとして与えられるととも
に、アドレス制御回路３３に与えられる。
ーブル３とＤ／Ａ変換器４とローパスフィルタ５とコン
パレータ６とによりクロックＣＬＫ４として出力され、
復調部３１の復調用クロックとして与えられるととも
に、アドレス制御回路３３に与えられる。
【００６０】また、電圧制御型発振器３２の出力クロッ
クＣＬＫ３はアドレス制御回路３５に与えられており、
アドレス制御回路３３とＦＩＦＯメモリ３４とアドレス
制御回路３５との関係は、図８及び図９に示したアドレ
ス制御回路２２とＦＩＦＯメモリ２３とアドレス制御回
路２４との関係と同じであり、ＦＩＦＯメモリ３４にお
いてはアドレス制御回路３３にクロックＣＬＫ４が与え
られることにより書込アドレスが与えられ、この書込ア
ドレスに復調部３１からのデータＤ３が格納される。
クＣＬＫ３はアドレス制御回路３５に与えられており、
アドレス制御回路３３とＦＩＦＯメモリ３４とアドレス
制御回路３５との関係は、図８及び図９に示したアドレ
ス制御回路２２とＦＩＦＯメモリ２３とアドレス制御回
路２４との関係と同じであり、ＦＩＦＯメモリ３４にお
いてはアドレス制御回路３３にクロックＣＬＫ４が与え
られることにより書込アドレスが与えられ、この書込ア
ドレスに復調部３１からのデータＤ３が格納される。
【００６１】また、アドレス制御回路３５には電圧制御
発振器３２からクロックＣＬＫ３が与えられることによ
り読出アドレスが発生されてＦＩＦＯメモリ３４に与え
られ、出力データＤ４として読み出されることになる。
発振器３２からクロックＣＬＫ３が与えられることによ
り読出アドレスが発生されてＦＩＦＯメモリ３４に与え
られ、出力データＤ４として読み出されることになる。
【００６２】このようにして、復調装置においても種々
のクロックが使用されることとなる。
のクロックが使用されることとなる。
【００６３】
【発明の効果】以上説明したように本発明に係るクロッ
ク発生回路によれば、基本的には基準クロックをカウン
タで分周し、このカウンタの出力値をアドレスとして正
弦波または余弦波テーブルで所定の周期分の正弦波また
は余弦波データを出力させ、これをアナログ信号に変換
した後、フィルタを通し矩形波のクロック出力として与
えるように構成したので、発生クロックの周波数を自然
数分周だけでなく分数分周も可能にするとともにＰＬＬ
回路を用いていないので位相雑音の劣化やジッタ特性の
劣化が生じないという効果が得られる。
ク発生回路によれば、基本的には基準クロックをカウン
タで分周し、このカウンタの出力値をアドレスとして正
弦波または余弦波テーブルで所定の周期分の正弦波また
は余弦波データを出力させ、これをアナログ信号に変換
した後、フィルタを通し矩形波のクロック出力として与
えるように構成したので、発生クロックの周波数を自然
数分周だけでなく分数分周も可能にするとともにＰＬＬ
回路を用いていないので位相雑音の劣化やジッタ特性の
劣化が生じないという効果が得られる。
【図１】本発明に係るクロック発生回路の構成（１）を
示したブロック図である。
示したブロック図である。
【図２】本発明に係るクロック発生回路の動作原理を説
明するための図である。
明するための図である。
【図３】本発明に係るクロック発生回路の動作原理を
「６／１５」分周の例を用いてより具体的に説明するた
めの図である。
「６／１５」分周の例を用いてより具体的に説明するた
めの図である。
【図４】本発明に係るクロック発生回路の構成（２）を
示したブロック図である。
示したブロック図である。
【図５】本発明に係るクロック発生回路の構成（３）を
示したブロック図である。
示したブロック図である。
【図６】本発明に係るクロック発生回路の構成（４）を
示したブロック図である。
示したブロック図である。
【図７】本発明に係るクロック発生回路の構成（５）を
示したブロック図である。
示したブロック図である。
【図８】本発明に係るクロック発生回路をクロックバッ
ファ回路へ応用した構成例を示したブロック図である。
ファ回路へ応用した構成例を示したブロック図である。
【図９】本発明に係るクロック発生回路を変調装置へ応
用したときの構成例を示したブロック図である。
用したときの構成例を示したブロック図である。
【図１０】本発明に係るクロック発生回路を復調装置へ
応用したときの構成例を示したブロック図である。
応用したときの構成例を示したブロック図である。
【図１１】従来のクロック発生回路（１）を示したブロ
ック図である。
ック図である。
【図１２】従来のクロック発生回路（２）を示したブロ
ック図である。
ック図である。
１ 基準クロック発振器
２ カウンタ
３ 正弦波テーブル
４ Ｄ／Ａ変換器
５ ローパスフィルタ（ＬＰＦ）
６ コンパレータ
７ バンドパスフィルタ（ＢＰＦ）
９ 余弦波テーブル
１３ 加算器
１４ 正弦波テーブル
図中、同一符号は同一または相当部分を示す。
Claims (4)
- 【請求項１】基準クロック発振器と、 該発振器からのクロックを分周するカウンタと、 該カウンタの出力カウント値を全アドレス入力とした所
定周期分の正弦波データを記憶している正弦波テーブル
と、 該正弦波テーブルの出力データをアナログ信号に変換す
るＤ／Ａ変換器と、 該Ｄ／Ａ変換器の出力波形の折り返し成分を阻止するロ
ーパスフィルタと、 該ローパスフィルタの出力信号をクロックに変換するコ
ンパレータと、 を備え、該カウンタが有する複数の分周比及び該テーブ
ルが有する複数の一周期内の波数を同時切替可能にした
ことを特徴とするクロック発生回路。 - 【請求項２】請求項１に記載のクロック発生回路におい
て、 該カウンタの出力カウント値を全アドレス入力とした所
定周期分の余弦波データを記憶している余弦波テーブル
と、 該余弦波テーブルの出力データをアナログ信号に変換す
るＤ／Ａ変換器と、 該Ｄ／Ａ変換器の出力波形の折り返し成分を阻止するロ
ーパスフィルタと、 該ローパスフィルタの出力信号をクロックに変換するコ
ンパレータと、 を更に備えたことを特徴とするクロック発生回路。 - 【請求項３】請求項２に記載のクロック発生回路におい
て、 該余弦波テーブルの代わりに、該カウンタの出力カウン
ト値にオフセット値を与える加算部と、該加算部の出力
データを全アドレス入力とした正弦波データを記憶して
いるテーブルとの組み合わせを用いることを特徴とした
クロック発生回路。 - 【請求項４】請求項１乃至３のいずれかに記載のクロッ
ク発生回路において、該ローパスフィルタの代わりに、
該Ｄ／Ａ変換器の出力波形の折り返し成分を抽出するバ
ンドパスフィルタを用いたことを特徴とするクロック発
生回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23505595A JP3434627B2 (ja) | 1995-09-13 | 1995-09-13 | クロック発生回路 |
| US08/604,426 US6057715A (en) | 1995-09-13 | 1996-02-21 | Clock signal generating circuit for generating a clock signal having an arbitrary frequency |
| GB9603764A GB2305317B (en) | 1995-09-13 | 1996-02-22 | Clock signal generating circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23505595A JP3434627B2 (ja) | 1995-09-13 | 1995-09-13 | クロック発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0983352A JPH0983352A (ja) | 1997-03-28 |
| JP3434627B2 true JP3434627B2 (ja) | 2003-08-11 |
Family
ID=16980423
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23505595A Expired - Fee Related JP3434627B2 (ja) | 1995-09-13 | 1995-09-13 | クロック発生回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6057715A (ja) |
| JP (1) | JP3434627B2 (ja) |
| GB (1) | GB2305317B (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100446540B1 (ko) * | 2001-04-16 | 2004-09-01 | 삼성전자주식회사 | 데이터 통신용 송신기 |
| US6761115B2 (en) | 2001-05-07 | 2004-07-13 | Heidelberger Drunkmaschinen Ag | Clock generator for an imaging device using printing form angular position |
| US6564160B2 (en) * | 2001-06-22 | 2003-05-13 | Agilent Technologies, Inc. | Random sampling with phase measurement |
| DE102004050621B4 (de) * | 2003-11-03 | 2011-03-10 | Heidelberger Druckmaschinen Ag | Schaltkreis zur Taktinterpolation |
| US7064616B2 (en) * | 2003-12-29 | 2006-06-20 | Teradyne, Inc. | Multi-stage numeric counter oscillator |
| JP2007013916A (ja) * | 2005-05-30 | 2007-01-18 | Denso Corp | 信号生成装置 |
| US7333209B2 (en) * | 2005-11-09 | 2008-02-19 | Honeywell International, Inc. | Fiber optic gyroscope asynchronous demodulation |
| JP4951378B2 (ja) * | 2007-03-20 | 2012-06-13 | 株式会社アドバンテスト | 波形発生器および試験装置 |
| JP2011061516A (ja) * | 2009-09-10 | 2011-03-24 | Sharp Corp | スキュー調整回路およびスキュー調整方法 |
| JP6171522B2 (ja) * | 2013-04-16 | 2017-08-02 | 富士通株式会社 | デジタル制御発振器及び出力周波数制御方法 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4192007A (en) * | 1978-05-30 | 1980-03-04 | Lorain Products Corporation | Programmable ringing generator |
| GB2036483B (en) * | 1978-11-23 | 1982-12-15 | Gen Electric | Sinusoidal waveform generator |
| US4398275A (en) * | 1981-10-02 | 1983-08-09 | The United States Of America As Represented By The Secretary Of The Navy | Linear frequency sweep generator for continuous transmission FM sonar |
| GB2116795A (en) * | 1982-03-02 | 1983-09-28 | Racal Mesl Microwave | Electrical signal generation |
| US4484296A (en) * | 1982-07-19 | 1984-11-20 | Rockwell International Corporation | Phase programmable signal generator means |
| JP2627758B2 (ja) * | 1987-12-28 | 1997-07-09 | 株式会社アドバンテスト | 信号発生装置 |
| JPH03250814A (ja) * | 1990-02-28 | 1991-11-08 | Nec Corp | 周波数シンセサイザ |
| JP2861542B2 (ja) * | 1991-10-25 | 1999-02-24 | 日本電気株式会社 | 位相ロックループシンセサイザ |
| US5382913A (en) * | 1993-03-29 | 1995-01-17 | Motorola, Inc. | Method and apparatus for generating two phase-coherent signals with arbitrary frequency ratio |
-
1995
- 1995-09-13 JP JP23505595A patent/JP3434627B2/ja not_active Expired - Fee Related
-
1996
- 1996-02-21 US US08/604,426 patent/US6057715A/en not_active Expired - Fee Related
- 1996-02-22 GB GB9603764A patent/GB2305317B/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| GB9603764D0 (en) | 1996-04-24 |
| GB2305317A (en) | 1997-04-02 |
| US6057715A (en) | 2000-05-02 |
| JPH0983352A (ja) | 1997-03-28 |
| GB2305317B (en) | 1999-09-22 |
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