JPH10327068A - ディジタルｐｌｌ回路 - Google Patents
ディジタルｐｌｌ回路Info
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- JPH10327068A JPH10327068A JP9148458A JP14845897A JPH10327068A JP H10327068 A JPH10327068 A JP H10327068A JP 9148458 A JP9148458 A JP 9148458A JP 14845897 A JP14845897 A JP 14845897A JP H10327068 A JPH10327068 A JP H10327068A
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals
- H04L7/0338—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals the correction of the phase error being performed by a feed forward loop
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
- H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
- H03L7/0814—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the phase shifting device being digitally controlled
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/091—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector using a sampling device
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【課題】 従来のデイジタルＰＬＬ回路は、デューティ
劣化が大きいデータをリタイミング，識別再生する場
合、あるデューティ値を基準として±５０％が限界にな
る。 【解決手段】 連続的に変化するデータの中から周期的
な変化箇所でデータを取り込み、デューティ測定を行う
デューティ判定回路８を備え、識別データ選択回路９
で、立上りエッジ平均位相情報１０８とデューティ情報
１０９とによりデータ選択相を決定する。
劣化が大きいデータをリタイミング，識別再生する場
合、あるデューティ値を基準として±５０％が限界にな
る。 【解決手段】 連続的に変化するデータの中から周期的
な変化箇所でデータを取り込み、デューティ測定を行う
デューティ判定回路８を備え、識別データ選択回路９
で、立上りエッジ平均位相情報１０８とデューティ情報
１０９とによりデータ選択相を決定する。
Description
【０００１】
【発明の属する技術分野】本発明はディジタルＰＬＬ回
路に関し、特にデューティ変動とジッタを多く含むバー
スト状データ信号を受信する光通信システムの受信装置
等に好適なディジタルＰＬＬ回路に関する。
路に関し、特にデューティ変動とジッタを多く含むバー
スト状データ信号を受信する光通信システムの受信装置
等に好適なディジタルＰＬＬ回路に関する。
【０００２】
【従来の技術】バースト状ディジタルデータ信号に一般
的なＰＬＬ回路を使用した場合、一般的なＰＬＬ回路
は、位相誤差信号をＬＰＦにて高周波成分を除去して平
滑化した信号でＶＣＯの発振周波数を制御し、入力デー
タに対して位相引き込みを行っているため、周波数偏差
やデューティ変動，ジッタ等による大きな位相変動を有
する入力に対しては、位相引き込み時間が長くなり、抽
出クロックによる受信データのリタイミングの際に識別
誤りを生じる。
的なＰＬＬ回路を使用した場合、一般的なＰＬＬ回路
は、位相誤差信号をＬＰＦにて高周波成分を除去して平
滑化した信号でＶＣＯの発振周波数を制御し、入力デー
タに対して位相引き込みを行っているため、周波数偏差
やデューティ変動，ジッタ等による大きな位相変動を有
する入力に対しては、位相引き込み時間が長くなり、抽
出クロックによる受信データのリタイミングの際に識別
誤りを生じる。
【０００３】このような問題を解決すべく、本願出願人
はこの出願に先行する特許出願、特願平７−４１１３２
号「ディジタルＰＬＬ回路」を行っている。以下、これ
を先行出願と言う。図２８は、この先行出願の構成を示
す図である。
はこの出願に先行する特許出願、特願平７−４１１３２
号「ディジタルＰＬＬ回路」を行っている。以下、これ
を先行出願と言う。図２８は、この先行出願の構成を示
す図である。
【０００４】この先行出願は図２８に示すように、バー
スト状データ信号と周波数が同一で位相が順次３６０度
／Ｎ（Ｎは２以上の整数）づつずれたＮ相クロックのう
ちどの相のクロックを抽出するかを示す抽出信号に応じ
てこれらＮ相クロックを択一的に抽出するクロックセレ
クタ２８７と、バースト状データ信号をＮ相クロックの
各クロックによりサンプリングしてＮ個のサンプリング
データを生成し、抽出信号により示される抽出クロック
を基準の第１相クロックとして以下順次第２相〜第Ｎ相
クロックとし、これら第１相〜第Ｎ相クロックに対応し
てＮ個のサンプリングデータを並べ替えて第１相〜第Ｎ
相サンプリングデータとし、並べ替え後の第１相〜第Ｎ
相サンプリングデータを抽出された基準の第１相クロッ
クによりラッチするデータサンプリング回路２８３と、
各相のラッチ出力の互いに隣り合う相同士のレベルによ
り立下りエッジが存在する相の位置を検出して立下りエ
ッジ位置情報をクロックの１周期毎に生成し、また立下
りエッジ及び立上り個数を各々検出して立下り個数情報
及び立上り個数情報を１周期毎に生成するエッジ検出回
路２８４と、立下りエッジ位置情報の過去から現在まで
の平均値を１周期毎に算出して抽出信号として出力する
立下りエッジカウンタ２８５と、並べ替え後の第１相〜
第Ｎ相サンプリングデータ、立下り個数情報、および立
上り個数情報を基に、第１相〜第Ｎ相サンプリングデー
タを１周期毎に択一的に選択して導出し、選択した出力
を基準の第１相クロックによりリタイミングするデータ
識別リタイミング回路２８８とでディジタルＰＬＬ回路
を構成する。
スト状データ信号と周波数が同一で位相が順次３６０度
／Ｎ（Ｎは２以上の整数）づつずれたＮ相クロックのう
ちどの相のクロックを抽出するかを示す抽出信号に応じ
てこれらＮ相クロックを択一的に抽出するクロックセレ
クタ２８７と、バースト状データ信号をＮ相クロックの
各クロックによりサンプリングしてＮ個のサンプリング
データを生成し、抽出信号により示される抽出クロック
を基準の第１相クロックとして以下順次第２相〜第Ｎ相
クロックとし、これら第１相〜第Ｎ相クロックに対応し
てＮ個のサンプリングデータを並べ替えて第１相〜第Ｎ
相サンプリングデータとし、並べ替え後の第１相〜第Ｎ
相サンプリングデータを抽出された基準の第１相クロッ
クによりラッチするデータサンプリング回路２８３と、
各相のラッチ出力の互いに隣り合う相同士のレベルによ
り立下りエッジが存在する相の位置を検出して立下りエ
ッジ位置情報をクロックの１周期毎に生成し、また立下
りエッジ及び立上り個数を各々検出して立下り個数情報
及び立上り個数情報を１周期毎に生成するエッジ検出回
路２８４と、立下りエッジ位置情報の過去から現在まで
の平均値を１周期毎に算出して抽出信号として出力する
立下りエッジカウンタ２８５と、並べ替え後の第１相〜
第Ｎ相サンプリングデータ、立下り個数情報、および立
上り個数情報を基に、第１相〜第Ｎ相サンプリングデー
タを１周期毎に択一的に選択して導出し、選択した出力
を基準の第１相クロックによりリタイミングするデータ
識別リタイミング回路２８８とでディジタルＰＬＬ回路
を構成する。
【０００５】すなわち、バースト状のデータ信号と周波
数が同一で位相が順次３６０度／ＮづつずれたＮ相クロ
ックを生成しておき、これらのＮ相クロックの各々によ
りデータ信号をサンプリングし、これらの各サンプリン
グデータのうちエッジが平均的に検出されたサンプリン
グデータに対応する相のクロックを抽出クロックとして
基準の第１相クロックとする。この第１相クロックを基
準として、以下順次第２〜第Ｎ相クロックとしてこれら
第１〜第Ｎ相クロックに対応してサンプリングデータを
並べ替え、第１〜第Ｎ相サンプリングデータとし、基準
の第１相クロックでこれらの第１〜第Ｎ相サンプリング
データをラッチする。
数が同一で位相が順次３６０度／ＮづつずれたＮ相クロ
ックを生成しておき、これらのＮ相クロックの各々によ
りデータ信号をサンプリングし、これらの各サンプリン
グデータのうちエッジが平均的に検出されたサンプリン
グデータに対応する相のクロックを抽出クロックとして
基準の第１相クロックとする。この第１相クロックを基
準として、以下順次第２〜第Ｎ相クロックとしてこれら
第１〜第Ｎ相クロックに対応してサンプリングデータを
並べ替え、第１〜第Ｎ相サンプリングデータとし、基準
の第１相クロックでこれらの第１〜第Ｎ相サンプリング
データをラッチする。
【０００６】ラッチ後の第１〜第Ｎ相データを基に、１
周期毎のバースト状受信データのパターンを識別し、ラ
ッチされた第１〜第Ｎ相サンプリングデータのうちから
識別すべきデータを選択して基準の第１相クロックによ
り、この選択データをリタイミングして導出する。すな
わちデータ信号到来後、数ビットの短時間で入力データ
に追従した抽出クロックを出力し、入力識別後に抽出ク
ロックでリタイミングしたデータを出力する。このよう
にすることでジッタ等が含まれていても、バースト状受
信データの識別が速やかに行えるディジタルＰＬＬ回路
が得られるというものである。
周期毎のバースト状受信データのパターンを識別し、ラ
ッチされた第１〜第Ｎ相サンプリングデータのうちから
識別すべきデータを選択して基準の第１相クロックによ
り、この選択データをリタイミングして導出する。すな
わちデータ信号到来後、数ビットの短時間で入力データ
に追従した抽出クロックを出力し、入力識別後に抽出ク
ロックでリタイミングしたデータを出力する。このよう
にすることでジッタ等が含まれていても、バースト状受
信データの識別が速やかに行えるディジタルＰＬＬ回路
が得られるというものである。
【０００７】
【発明が解決しようとする課題】上述のようにバースト
状ディジタルデータ信号に一般的なＰＬＬ回路を使用す
る場合、周波数偏差やデューティ変動，ジッタ等による
大きな位相変動を有する入力に対しては、位相引き込み
時間が長くなり、抽出クロックによる受信データのリタ
イミングの際に識別誤りを生じる。
状ディジタルデータ信号に一般的なＰＬＬ回路を使用す
る場合、周波数偏差やデューティ変動，ジッタ等による
大きな位相変動を有する入力に対しては、位相引き込み
時間が長くなり、抽出クロックによる受信データのリタ
イミングの際に識別誤りを生じる。
【０００８】また先行出願では、デューティ変動量が測
定できないため、±５０％以上の変動があった場合、デ
ューティの判定を行うことができず、入力データを識別
する識別点の決定にエラーが生じ、識別リタイミング時
にエラーが生じる。さらにバースト毎に、位相，デュー
ティ変動，ジッタ量が異なるバースト状のデータ信号を
入力したときに、データ信号を識別できず出力データが
識別エラーとなる。すなわちこのような信号を入力した
場合、急速に立下り，立上り位相を決定し、その後のジ
ッタに耐えうる追従やデューティの判定が行えず、クロ
ックの抽出やデータの識別点の決定ができなくなり、識
別リタイミングができなくなる等の問題点があった。
定できないため、±５０％以上の変動があった場合、デ
ューティの判定を行うことができず、入力データを識別
する識別点の決定にエラーが生じ、識別リタイミング時
にエラーが生じる。さらにバースト毎に、位相，デュー
ティ変動，ジッタ量が異なるバースト状のデータ信号を
入力したときに、データ信号を識別できず出力データが
識別エラーとなる。すなわちこのような信号を入力した
場合、急速に立下り，立上り位相を決定し、その後のジ
ッタに耐えうる追従やデューティの判定が行えず、クロ
ックの抽出やデータの識別点の決定ができなくなり、識
別リタイミングができなくなる等の問題点があった。
【０００９】本発明はかかる問題点を解決するためにな
されたものであり、バースト毎にジッタ量とデューティ
変動量が異なるバースト状データ信号を入力し、その信
号の先頭から数ビットでクロックを抽出でき、データ信
号をエラーなく識別できるディジタルＰＬＬ回路を提供
することを目的としている。
されたものであり、バースト毎にジッタ量とデューティ
変動量が異なるバースト状データ信号を入力し、その信
号の先頭から数ビットでクロックを抽出でき、データ信
号をエラーなく識別できるディジタルＰＬＬ回路を提供
することを目的としている。
【００１０】
【課題を解決するための手段】本発明によるディジタル
ＰＬＬ回路は、入力データ信号と周波数がほぼ同一で位
相が順次３６０度／Ｎ（Ｎは２以上の整数）づつずれた
Ｎ相クロックを入力し、このＮ相クロックのうちどの相
のクロックを選択するかを示す立下り平均位相情報に応
じてこれらＮ相クロックを択一的に選択した選択クロッ
クを出力するクロック選択回路と、前記入力データ信号
を前記Ｎ相クロックの各クロックによりサンプリングし
てＮ個のサンプリングデータを生成するサンプリング回
路と、前記サンプリング回路が出力するサンプリングデ
ータの位相と、前記選択クロックの位相を比較をする位
相比較回路と、前記位相比較回路が出力する位相比較後
データを入力し、前記選択クロックを基準の第１相クロ
ックとして以下順次第２相〜第Ｎ相クロックとし、これ
ら第１相〜第Ｎ相クロックに対応して前記Ｎ個のサンプ
リングデータを並べ替えて第１相〜第Ｎ相サンプリング
データとし、並べ替え後の第１相〜第Ｎ相サンプリング
データを前記第１相クロックによりラッチし、各相のラ
ッチ出力の互いに隣り合う相同士のレベルにより立下り
エッジが存在する相の位置を検出して立下りエッジ情報
を前記クロックの１周期毎に生成する立下りエッジ検出
回路と、前記立下りエッジ情報を入力し、立下りエッジ
の個数の情報を前記１周期毎に生成し、この立下りエッ
ジの個数の過去から現在までの平均値を前記１周期毎に
算出して平均位相情報を計算し、立下り平均位相情報を
出力する立下りエッジ位相平均計算回路と、前記位相比
較後データを入力し、前記立下りエッジ検出回路と同様
に動作して立上りエッジ情報を生成する立上りエッジ検
出回路と、前記立上りエッジ情報を入力し、前記立下り
エッジ位相平均計算回路と同様に動作して立上り平均位
相情報信号を出力する立上りエッジ位相平均計算回路
と、前記位相比較後データを入力し、前記入力データ信
号のデューティを判定してデューティ情報を出力するデ
ューティ判定回路と、前記立上りエッジ平均位相情報と
前記デューティ情報とによりデータ選択相を決定し、前
記位相比較後データから決定したデータ選択相に近いデ
ータを選択し、選択後データを出力する識別データ選択
回路と、前記選択後データを前記基準の第１相クロック
によりリタイミングしてデータを出力する識別回路とを
備えたことを特徴とする。
ＰＬＬ回路は、入力データ信号と周波数がほぼ同一で位
相が順次３６０度／Ｎ（Ｎは２以上の整数）づつずれた
Ｎ相クロックを入力し、このＮ相クロックのうちどの相
のクロックを選択するかを示す立下り平均位相情報に応
じてこれらＮ相クロックを択一的に選択した選択クロッ
クを出力するクロック選択回路と、前記入力データ信号
を前記Ｎ相クロックの各クロックによりサンプリングし
てＮ個のサンプリングデータを生成するサンプリング回
路と、前記サンプリング回路が出力するサンプリングデ
ータの位相と、前記選択クロックの位相を比較をする位
相比較回路と、前記位相比較回路が出力する位相比較後
データを入力し、前記選択クロックを基準の第１相クロ
ックとして以下順次第２相〜第Ｎ相クロックとし、これ
ら第１相〜第Ｎ相クロックに対応して前記Ｎ個のサンプ
リングデータを並べ替えて第１相〜第Ｎ相サンプリング
データとし、並べ替え後の第１相〜第Ｎ相サンプリング
データを前記第１相クロックによりラッチし、各相のラ
ッチ出力の互いに隣り合う相同士のレベルにより立下り
エッジが存在する相の位置を検出して立下りエッジ情報
を前記クロックの１周期毎に生成する立下りエッジ検出
回路と、前記立下りエッジ情報を入力し、立下りエッジ
の個数の情報を前記１周期毎に生成し、この立下りエッ
ジの個数の過去から現在までの平均値を前記１周期毎に
算出して平均位相情報を計算し、立下り平均位相情報を
出力する立下りエッジ位相平均計算回路と、前記位相比
較後データを入力し、前記立下りエッジ検出回路と同様
に動作して立上りエッジ情報を生成する立上りエッジ検
出回路と、前記立上りエッジ情報を入力し、前記立下り
エッジ位相平均計算回路と同様に動作して立上り平均位
相情報信号を出力する立上りエッジ位相平均計算回路
と、前記位相比較後データを入力し、前記入力データ信
号のデューティを判定してデューティ情報を出力するデ
ューティ判定回路と、前記立上りエッジ平均位相情報と
前記デューティ情報とによりデータ選択相を決定し、前
記位相比較後データから決定したデータ選択相に近いデ
ータを選択し、選択後データを出力する識別データ選択
回路と、前記選択後データを前記基準の第１相クロック
によりリタイミングしてデータを出力する識別回路とを
備えたことを特徴とする。
【００１１】また、入力データ信号と周波数がほぼ同一
で位相が順次３６０度／Ｎ（Ｎは２以上の整数）づつず
れたＮ相クロックを入力し、このＮ相クロックのうちど
の相のクロックを選択するかを示す立下り平均位相情報
に応じてこれらＮ相クロックを択一的に選択した選択ク
ロックを出力するクロック選択回路と、前記入力データ
信号を前記Ｎ相クロックの各クロックによりサンプリン
グしてＮ個のサンプリングデータを生成するサンプリン
グ回路と、前記サンプリング回路が出力するサンプリン
グデータの位相と、前記選択クロックの位相を比較をす
る位相比較回路と、前記位相比較回路が出力する位相比
較後データを入力し、前記選択クロックを基準の第１相
クロックとして以下順次第２相〜第Ｎ相クロックとし、
これら第１相〜第Ｎ相クロックに対応して前記Ｎ個のサ
ンプリングデータを並べ替えて第１相〜第Ｎ相サンプリ
ングデータとし、並べ替え後の第１相〜第Ｎ相サンプリ
ングデータを前記第１相クロックによりラッチし、各相
のラッチ出力の互いに隣り合う相同士のレベルにより立
上りエッジが存在する相の位置を検出して立上りエッジ
情報を前記クロックの１周期毎に生成する立上りエッジ
検出回路と、前記立上りエッジ情報を入力し、立上りエ
ッジの個数の情報を前記１周期毎に生成し、この立上り
エッジの個数の過去から現在までの平均値を前記１周期
毎に算出して平均位相情報を計算し、立上り平均位相情
報を出力する立上りエッジ位相平均計算回路と、前記位
相比較後データを入力し、前記立上りエッジ検出回路と
同様に動作して立下りエッジ情報を生成する立下りエッ
ジ検出回路と、前記立下りエッジ情報を入力し、前記立
上りエッジ位相平均計算回路と同様に動作して立下り平
均位相情報信号を出力する立下りエッジ位相平均計算回
路と、前記位相比較後データを入力し、前記入力データ
信号のデューティを判定してデューティ情報を出力する
デューティ判定回路と、前記立下りエッジ平均位相情報
と前記デューティ情報とによりデータ選択相を決定し、
前記位相比較後データから決定したデータ選択相に近い
データを選択し、選択後データを出力する識別データ選
択回路と、前記選択後データを前記基準の第１相クロッ
クによりリタイミングしてデータを出力する識別回路と
を備えたことを特徴とする。
で位相が順次３６０度／Ｎ（Ｎは２以上の整数）づつず
れたＮ相クロックを入力し、このＮ相クロックのうちど
の相のクロックを選択するかを示す立下り平均位相情報
に応じてこれらＮ相クロックを択一的に選択した選択ク
ロックを出力するクロック選択回路と、前記入力データ
信号を前記Ｎ相クロックの各クロックによりサンプリン
グしてＮ個のサンプリングデータを生成するサンプリン
グ回路と、前記サンプリング回路が出力するサンプリン
グデータの位相と、前記選択クロックの位相を比較をす
る位相比較回路と、前記位相比較回路が出力する位相比
較後データを入力し、前記選択クロックを基準の第１相
クロックとして以下順次第２相〜第Ｎ相クロックとし、
これら第１相〜第Ｎ相クロックに対応して前記Ｎ個のサ
ンプリングデータを並べ替えて第１相〜第Ｎ相サンプリ
ングデータとし、並べ替え後の第１相〜第Ｎ相サンプリ
ングデータを前記第１相クロックによりラッチし、各相
のラッチ出力の互いに隣り合う相同士のレベルにより立
上りエッジが存在する相の位置を検出して立上りエッジ
情報を前記クロックの１周期毎に生成する立上りエッジ
検出回路と、前記立上りエッジ情報を入力し、立上りエ
ッジの個数の情報を前記１周期毎に生成し、この立上り
エッジの個数の過去から現在までの平均値を前記１周期
毎に算出して平均位相情報を計算し、立上り平均位相情
報を出力する立上りエッジ位相平均計算回路と、前記位
相比較後データを入力し、前記立上りエッジ検出回路と
同様に動作して立下りエッジ情報を生成する立下りエッ
ジ検出回路と、前記立下りエッジ情報を入力し、前記立
上りエッジ位相平均計算回路と同様に動作して立下り平
均位相情報信号を出力する立下りエッジ位相平均計算回
路と、前記位相比較後データを入力し、前記入力データ
信号のデューティを判定してデューティ情報を出力する
デューティ判定回路と、前記立下りエッジ平均位相情報
と前記デューティ情報とによりデータ選択相を決定し、
前記位相比較後データから決定したデータ選択相に近い
データを選択し、選択後データを出力する識別データ選
択回路と、前記選択後データを前記基準の第１相クロッ
クによりリタイミングしてデータを出力する識別回路と
を備えたことを特徴とする。
【００１２】また前記Ｎ相クロックの生成には、入力し
たクロックを多相化する遅延量可変な遅延回路と、この
遅延回路が出力するクロックと入力クロックの位相を比
較することにより遅延量の調整信号を前記遅延回路に出
力する制御回路とで構成されるクロック多相化回路が用
いられることを特徴とする。
たクロックを多相化する遅延量可変な遅延回路と、この
遅延回路が出力するクロックと入力クロックの位相を比
較することにより遅延量の調整信号を前記遅延回路に出
力する制御回路とで構成されるクロック多相化回路が用
いられることを特徴とする。
【００１３】また前記デューティ判定回路は、前記入力
データ信号先頭の固定位置に位置する数ビットの
「１」，「０」交番データを用いてデューティを判定す
ることを特徴とする。
データ信号先頭の固定位置に位置する数ビットの
「１」，「０」交番データを用いてデューティを判定す
ることを特徴とする。
【００１４】また前記デューティ判定回路は、Ｍ（Ｍは
２以上の整数）ビット分の前記「１」，「０」交番デー
タを、前記サンプリング回路で前記Ｎ相クロックにより
Ｎ相化し、前記位相比較回路で位相比較したＭ×Ｎ個の
前記位相比較後データを入力し、「１」の個数または
「０」の個数を数え、「１」または「０」の個数／（Ｍ
×Ｎ）をデューティ情報とすることを特徴とする。
２以上の整数）ビット分の前記「１」，「０」交番デー
タを、前記サンプリング回路で前記Ｎ相クロックにより
Ｎ相化し、前記位相比較回路で位相比較したＭ×Ｎ個の
前記位相比較後データを入力し、「１」の個数または
「０」の個数を数え、「１」または「０」の個数／（Ｍ
×Ｎ）をデューティ情報とすることを特徴とする。
【００１５】また前記デューティ判定回路は、Ｍビット
分の前記「１」，「０」交番データを、前記サンプリン
グ回路で前記Ｎ相クロックによりＮ相化し、前記位相比
較回路で位相比較し、時間軸方向に連続したＭ×Ｎ個の
前記位相比較後データを入力し、時間軸方向の順番にお
いてＭ×Ｎ個の位相比較後データが、「０」から
「１」、「１」から「０」に変化する位置の差分を、Ｍ
ビット分平均したものを前記デューティ情報とすること
を特徴とする。
分の前記「１」，「０」交番データを、前記サンプリン
グ回路で前記Ｎ相クロックによりＮ相化し、前記位相比
較回路で位相比較し、時間軸方向に連続したＭ×Ｎ個の
前記位相比較後データを入力し、時間軸方向の順番にお
いてＭ×Ｎ個の位相比較後データが、「０」から
「１」、「１」から「０」に変化する位置の差分を、Ｍ
ビット分平均したものを前記デューティ情報とすること
を特徴とする。
【００１６】また前記立下りエッジ位相平均計算回路お
よび前記立上りエッジ位相平均計算回路は、前記入力デ
ータ信号先頭を受信した後、任意のビット間隔で追従速
度（係数）を可変する手段を備えたことを特徴とする。
よび前記立上りエッジ位相平均計算回路は、前記入力デ
ータ信号先頭を受信した後、任意のビット間隔で追従速
度（係数）を可変する手段を備えたことを特徴とする。
【００１７】また前記識別データ選択回路は、前記立上
りエッジ平均位相情報と前記デューティ情報とを入力し
て、固定的にデータ変化点の中心である相を選択相と決
定し、前記位相比較後データの中からセントライズ選択
方式で決定した選択相に近いデータを選択する手段を備
えたことを特徴とする。
りエッジ平均位相情報と前記デューティ情報とを入力し
て、固定的にデータ変化点の中心である相を選択相と決
定し、前記位相比較後データの中からセントライズ選択
方式で決定した選択相に近いデータを選択する手段を備
えたことを特徴とする。
【００１８】さらに前記識別データ選択回路は、前記立
上りエッジ平均位相情報と前記デューティ情報とを入力
して、データのエッジ数の条件に応じて選択相をアダプ
ティブ選択方式で決定し、前記位相比較後データの中か
ら決定した選択相に近いデータを選択する手段を備えた
ことを特徴とする。
上りエッジ平均位相情報と前記デューティ情報とを入力
して、データのエッジ数の条件に応じて選択相をアダプ
ティブ選択方式で決定し、前記位相比較後データの中か
ら決定した選択相に近いデータを選択する手段を備えた
ことを特徴とする。
【００１９】本発明のディジタルＰＬＬ回路は上述のよ
うな構成において、バースト状の入力データ信号に大き
なデューティ変動が生じた場合に、デューティ判定回路
で、バースト状の入力データから、先頭の「１」，
「２」交番に動作するデータを抽出し、その部分のデー
タよりデューティ情報を判定する。そして識別データ選
択回路により、デューティ判定回路から出力されたデュ
ーティ情報と、立上りエッジ位相平均計算回路から出力
された立上り位相エッジ平均位相情報を用いてデータを
リタイミングする相を決定し、位相比較回路から出力さ
れた位相比較後データを、前記の条件で決定した相で選
択する。最後に識別回路でその選択後データをリタイミ
ングすることとしたため、ランダムに変化する入力デー
タに大きなデューティ変動が生じても、入力データを識
別し出力することが可能となる。
うな構成において、バースト状の入力データ信号に大き
なデューティ変動が生じた場合に、デューティ判定回路
で、バースト状の入力データから、先頭の「１」，
「２」交番に動作するデータを抽出し、その部分のデー
タよりデューティ情報を判定する。そして識別データ選
択回路により、デューティ判定回路から出力されたデュ
ーティ情報と、立上りエッジ位相平均計算回路から出力
された立上り位相エッジ平均位相情報を用いてデータを
リタイミングする相を決定し、位相比較回路から出力さ
れた位相比較後データを、前記の条件で決定した相で選
択する。最後に識別回路でその選択後データをリタイミ
ングすることとしたため、ランダムに変化する入力デー
タに大きなデューティ変動が生じても、入力データを識
別し出力することが可能となる。
【００２０】また、バースト状の入力データ信号にジッ
タが生じた場合に、立下りエッジ位相平均計算回路と立
上りエッジ位相平均計算回路で、立下り，立上り両エッ
ジの位相を平均化し、その情報とデューティ情報とを用
いてクロック抽出とデータ識別を行うこととしたため、
入力データ信号にエラーが存在しても、エラーすること
なく識別リタイミングが可能となる。
タが生じた場合に、立下りエッジ位相平均計算回路と立
上りエッジ位相平均計算回路で、立下り，立上り両エッ
ジの位相を平均化し、その情報とデューティ情報とを用
いてクロック抽出とデータ識別を行うこととしたため、
入力データ信号にエラーが存在しても、エラーすること
なく識別リタイミングが可能となる。
【００２１】さらに、バースト毎に位相，デューティ変
動，ジッタ量が異なるバースト状のデータ信号を入力し
た場合に、立下りエッジエッジ位相平均計算回路と立上
りエッジエッジ位相平均計算回路で、任意のビット間隔
で追従速度を可変できるようにしたため、バースト状の
データの先頭では、追従速度を高速にして立下りエッジ
平均位相情報と立上りエッジ平均位相情報を計算し、入
力データに追従できるようにし、データの後半では、追
従速度を低速にしてジッタの耐力を大きくすることで、
エラーのないデータ識別が可能となる。
動，ジッタ量が異なるバースト状のデータ信号を入力し
た場合に、立下りエッジエッジ位相平均計算回路と立上
りエッジエッジ位相平均計算回路で、任意のビット間隔
で追従速度を可変できるようにしたため、バースト状の
データの先頭では、追従速度を高速にして立下りエッジ
平均位相情報と立上りエッジ平均位相情報を計算し、入
力データに追従できるようにし、データの後半では、追
従速度を低速にしてジッタの耐力を大きくすることで、
エラーのないデータ識別が可能となる。
【００２２】
（第１の実施形態）以下、本発明の実施形態を図面を参
照して説明する。図１は、本発明のディジタルＰＬＬ回
路の第１の実施形態を示すブロック図である。図におい
て、１はサンプリング回路、２は位相比較回路、３は立
下りエッジ検出回路、４は立下りエッジ位相平均計算回
路、５はＮ：１クロック選択回路（単にクロック選択回
路とも言う）、６は立上りエッジ検出回路、７は立上り
エッジ位相平均計算回路、８はデューティ判定回路、９
は識別データ選択回路、１０は識別回路である。また１
０１はサンプリングデータ、１０２は位相比較後デー
タ、１０３は立下りエッジ情報、１０４は立下りエッジ
平均位相情報、１０５は多相クロック、１０６は選択ク
ロック、１０７は立上りエッジ情報、１０８は立上りエ
ッジ平均位相情報、１０９はデューティ情報、１１０は
選択後データ、１１１は入力データ信号の先頭を示すリ
セット信号である。
照して説明する。図１は、本発明のディジタルＰＬＬ回
路の第１の実施形態を示すブロック図である。図におい
て、１はサンプリング回路、２は位相比較回路、３は立
下りエッジ検出回路、４は立下りエッジ位相平均計算回
路、５はＮ：１クロック選択回路（単にクロック選択回
路とも言う）、６は立上りエッジ検出回路、７は立上り
エッジ位相平均計算回路、８はデューティ判定回路、９
は識別データ選択回路、１０は識別回路である。また１
０１はサンプリングデータ、１０２は位相比較後デー
タ、１０３は立下りエッジ情報、１０４は立下りエッジ
平均位相情報、１０５は多相クロック、１０６は選択ク
ロック、１０７は立上りエッジ情報、１０８は立上りエ
ッジ平均位相情報、１０９はデューティ情報、１１０は
選択後データ、１１１は入力データ信号の先頭を示すリ
セット信号である。
【００２３】サンプリング回路１でデータを入力し、多
相クロック１０５を用いて位相サンプリングを行う。次
に位相比較回路２で、サンプリング回路１から出力され
るサンプリングデータ１０１と、Ｎ：１クロック選択回
路５が出力する選択クロック１０６を入力して位相比較
を行う。次に立下りエッジ検出回路３で、位相比較回路
２が出力する位相比較後データ１０２より、立下りエッ
ジを検出する。次に立下りエッジ位相平均計算回路４
で、立下りエッジ検出回路３が出力する立下りエッジ情
報１０３より、立下りエッジ位相の平均値を算出する。
Ｎ：１クロック選択回路５では、立下りエッジ位相平均
計算回路４が出力する立下りエッジ平均位相情報１０４
より、多相クロックの中から選択クロック１０６を選択
する。
相クロック１０５を用いて位相サンプリングを行う。次
に位相比較回路２で、サンプリング回路１から出力され
るサンプリングデータ１０１と、Ｎ：１クロック選択回
路５が出力する選択クロック１０６を入力して位相比較
を行う。次に立下りエッジ検出回路３で、位相比較回路
２が出力する位相比較後データ１０２より、立下りエッ
ジを検出する。次に立下りエッジ位相平均計算回路４
で、立下りエッジ検出回路３が出力する立下りエッジ情
報１０３より、立下りエッジ位相の平均値を算出する。
Ｎ：１クロック選択回路５では、立下りエッジ位相平均
計算回路４が出力する立下りエッジ平均位相情報１０４
より、多相クロックの中から選択クロック１０６を選択
する。
【００２４】また立上りエッジ検出回路６では、位相比
較回路２が出力する位相比較後データ１０２より立上り
エッジを検出する。次に立上りエッジ位相平均計算回路
７では、立上りエッジ検出回路６が出力する立上りエッ
ジ情報１０７より立上りエッジ位相の平均値を算出す
る。またデューティ判定回路８では、位相比較回路２が
出力する位相比較後データ１０２より、デューティ値を
判定する。次に識別データ選択回路９では、立上りエッ
ジ位相平均計算回路７が出力する立上りエッジ平均位相
情報１０８と、デューティ判定回路８が出力するデュー
ティ情報１０９より識別点を決定し、位相比較回路２が
出力する位相比較後データ１０２より、決定した識別点
に従いデータを選択する。識別回路１０では、識別デー
タ選択回路９が出力する選択後データ１１０を、Ｎ：１
クロック選択回路５が出力する選択クロックでリタイミ
ングし、出力する。
較回路２が出力する位相比較後データ１０２より立上り
エッジを検出する。次に立上りエッジ位相平均計算回路
７では、立上りエッジ検出回路６が出力する立上りエッ
ジ情報１０７より立上りエッジ位相の平均値を算出す
る。またデューティ判定回路８では、位相比較回路２が
出力する位相比較後データ１０２より、デューティ値を
判定する。次に識別データ選択回路９では、立上りエッ
ジ位相平均計算回路７が出力する立上りエッジ平均位相
情報１０８と、デューティ判定回路８が出力するデュー
ティ情報１０９より識別点を決定し、位相比較回路２が
出力する位相比較後データ１０２より、決定した識別点
に従いデータを選択する。識別回路１０では、識別デー
タ選択回路９が出力する選択後データ１１０を、Ｎ：１
クロック選択回路５が出力する選択クロックでリタイミ
ングし、出力する。
【００２５】なお、サンプリング回路１，位相比較回路
２は記憶手段で形成され、立下りエッジ検出回路３，立
上りエッジ検出回路６は、位相検出手段で形成される。
また立下りエッジ位相平均計算回路４，立上りエッジ位
相平均計算回路７，デューティ判定回路８は、計算回路
と、計算結果を記憶し計算回路に値を帰還する記憶手段
とで形成される。さらにＮ：１クロック選択回路２，識
別データ選択回路９には選択回路が用いられ、識別回路
１０は記憶手段で形成される。
２は記憶手段で形成され、立下りエッジ検出回路３，立
上りエッジ検出回路６は、位相検出手段で形成される。
また立下りエッジ位相平均計算回路４，立上りエッジ位
相平均計算回路７，デューティ判定回路８は、計算回路
と、計算結果を記憶し計算回路に値を帰還する記憶手段
とで形成される。さらにＮ：１クロック選択回路２，識
別データ選択回路９には選択回路が用いられ、識別回路
１０は記憶手段で形成される。
【００２６】次に図１に示す実施形態の動作について説
明する。サンプリング回路１でランダムな変化をするデ
ータを入力し、多相クロック１０５を用いて多相化す
る。次に位相比較回路２で、サンプリング回路１により
多相化されたサンプリングデータ１０１と、Ｎ：１クロ
ック選択回路５が出力する選択クロック１０６を入力し
て、位相比較を行い、現在の選択クロック１０６の位相
と、ＩＤＡＴＡより入力したデータの位相との差分を出
力する。
明する。サンプリング回路１でランダムな変化をするデ
ータを入力し、多相クロック１０５を用いて多相化す
る。次に位相比較回路２で、サンプリング回路１により
多相化されたサンプリングデータ１０１と、Ｎ：１クロ
ック選択回路５が出力する選択クロック１０６を入力し
て、位相比較を行い、現在の選択クロック１０６の位相
と、ＩＤＡＴＡより入力したデータの位相との差分を出
力する。
【００２７】次に立下りエッジ検出回路３で、位相比較
回路２が出力する位相比較後データ１０２より、立下り
エッジを検出する。ここで検出された立下りエッジ情報
１０３は、Ｎ：１クロック選択回路２が出力する選択ク
ロック１０６と、ＩＤＡＴＡより入力したデータの立下
りエッジ位相の差分を示す。次に立下りエッジ位相平均
計算回路４で、立下りエッジ検出回路３が出力する立下
りエッジ情報１０３と、立下りエッジ平均計算回路４の
内部の記憶手段が記憶した直前までの立下りエッジ平均
位相情報を用いて、立下りエッジの平均値を計算手段で
算出する。
回路２が出力する位相比較後データ１０２より、立下り
エッジを検出する。ここで検出された立下りエッジ情報
１０３は、Ｎ：１クロック選択回路２が出力する選択ク
ロック１０６と、ＩＤＡＴＡより入力したデータの立下
りエッジ位相の差分を示す。次に立下りエッジ位相平均
計算回路４で、立下りエッジ検出回路３が出力する立下
りエッジ情報１０３と、立下りエッジ平均計算回路４の
内部の記憶手段が記憶した直前までの立下りエッジ平均
位相情報を用いて、立下りエッジの平均値を計算手段で
算出する。
【００２８】Ｎ：１クロック選択回路５では、立下りエ
ッジ位相平均計算回路４が出力する立下りエッジ平均位
相情報１０４より、入力データの立下り位相の平均位相
に最も近い位相のクロックを多相クロックの中から選択
する。
ッジ位相平均計算回路４が出力する立下りエッジ平均位
相情報１０４より、入力データの立下り位相の平均位相
に最も近い位相のクロックを多相クロックの中から選択
する。
【００２９】立上りエッジ検出回路６では、位相比較回
路２が出力する位相比較後データ１０２より、立上りエ
ッジを検出する。ここで検出された立上りエッジ情報１
０７は、Ｎ：１クロック選択回路５が出力する選択クロ
ックと、ＩＤＡＴＡより入力したデータの立上りエッジ
位相の差分を示す。次に立上りエッジ位相平均計算回路
７で、立上りエッジ検出回路６が出力する立上りエッジ
情報１０７と、立上りエッジ平均計算回路７の内部の記
憶手段が記憶した直前までの立上りエッジ平均位相情報
を用いて、立上りエッジの平均値を計算手段で算出す
る。
路２が出力する位相比較後データ１０２より、立上りエ
ッジを検出する。ここで検出された立上りエッジ情報１
０７は、Ｎ：１クロック選択回路５が出力する選択クロ
ックと、ＩＤＡＴＡより入力したデータの立上りエッジ
位相の差分を示す。次に立上りエッジ位相平均計算回路
７で、立上りエッジ検出回路６が出力する立上りエッジ
情報１０７と、立上りエッジ平均計算回路７の内部の記
憶手段が記憶した直前までの立上りエッジ平均位相情報
を用いて、立上りエッジの平均値を計算手段で算出す
る。
【００３０】デューティ判定回路８では、位相比較回路
２が出力する位相比較後データ１０２よりバースト状入
力データ先頭に位置する「１」，「０」交番データを抽
出し、「１」である区間，「０」である区間を計算し、
入力データのデューテイ情報１０９を検出する。検出さ
れたデューティ情報１０９は、デューティ判定回路８の
内部の記憶手段に、次に周波数成分が一定に変化するデ
ータ区間を検出するまで、保持される。
２が出力する位相比較後データ１０２よりバースト状入
力データ先頭に位置する「１」，「０」交番データを抽
出し、「１」である区間，「０」である区間を計算し、
入力データのデューテイ情報１０９を検出する。検出さ
れたデューティ情報１０９は、デューティ判定回路８の
内部の記憶手段に、次に周波数成分が一定に変化するデ
ータ区間を検出するまで、保持される。
【００３１】識別データ選択回路９では、立上りエッジ
位相平均計算回路７が出力する立上りエッジ平均位相情
報１０８と、デューティ判定回路８が出力するデューテ
ィ情報１０９より識別点を決定し、位相比較回路２が出
力する位相比較後データ１０２より、決定した識別点に
従いデータを選択する。位相比較後データの立下りエッ
ジの位相と、Ｎ：１クロック選択回路５が発生する選択
クロックの位相が一致するように動作するため、ここで
は立上りエッジ平均位相情報１０８とデューティ情報１
０９を参照して、識別点が決定される。識別回路１０で
は、識別データ選択回路９が出力する選択後データを、
Ｎ：１クロック選択回路５が出力する選択クロック１０
６でリタイミングし、出力する。以上のとうな動作によ
り、デューティ変動が大きく、かつランダムな変化をす
るデータ信号を識別して出力することができる。
位相平均計算回路７が出力する立上りエッジ平均位相情
報１０８と、デューティ判定回路８が出力するデューテ
ィ情報１０９より識別点を決定し、位相比較回路２が出
力する位相比較後データ１０２より、決定した識別点に
従いデータを選択する。位相比較後データの立下りエッ
ジの位相と、Ｎ：１クロック選択回路５が発生する選択
クロックの位相が一致するように動作するため、ここで
は立上りエッジ平均位相情報１０８とデューティ情報１
０９を参照して、識別点が決定される。識別回路１０で
は、識別データ選択回路９が出力する選択後データを、
Ｎ：１クロック選択回路５が出力する選択クロック１０
６でリタイミングし、出力する。以上のとうな動作によ
り、デューティ変動が大きく、かつランダムな変化をす
るデータ信号を識別して出力することができる。
【００３２】（第１の実施例）図２は、本発明の第１の
実施例を示す図である。以下、図２を参照して本発明の
一実施例を説明する。８個のフリップフロップにより構
成されたサンプリング回路１では、データを入力し、ク
ロック多相化回路（図２では図示せず）で発生する８相
クロックを用いて位相サンプリングを行う。次に８個の
フリップフロップで構成された位相比較回路２で、サン
プリング回路１から出力される８本のサンプリングデー
タと、Ｎ：１クロック選択回路５が出力する選択クロッ
ク１０６を入力して位相比較を行う。
実施例を示す図である。以下、図２を参照して本発明の
一実施例を説明する。８個のフリップフロップにより構
成されたサンプリング回路１では、データを入力し、ク
ロック多相化回路（図２では図示せず）で発生する８相
クロックを用いて位相サンプリングを行う。次に８個の
フリップフロップで構成された位相比較回路２で、サン
プリング回路１から出力される８本のサンプリングデー
タと、Ｎ：１クロック選択回路５が出力する選択クロッ
ク１０６を入力して位相比較を行う。
【００３３】次に組合せ回路により構成される立下りエ
ッジ検出回路３で、位相比較回路２が出力する８本の位
相比較後データ１０２と、立下りエッジ位相平均計算回
路４が出力する立下りエッジ平均位相情報１１２より、
前回までの立下りエッジ平均位相情報との差分を示す、
立下りエッジ情報１０３を検出する。次に組合せ回路に
よる計算回路とフリップフロップによる記憶回路で構成
される立下りエッジ位相平均計算回路４で、立下りエッ
ジ検出回路３が出力する立下りエッジ情報１０３より、
立下りエッジ位相の平均値を算出する。セレクタ回路と
タイミング回路とにより構成されるＮ：１クロック選択
回路２では、立下りエッジ位相平均算出回路４が出力す
る立下りエッジ平均位相情報１０４より、８相の多相ク
ロック１０５の中から選択クロック１０６を選択する。
ッジ検出回路３で、位相比較回路２が出力する８本の位
相比較後データ１０２と、立下りエッジ位相平均計算回
路４が出力する立下りエッジ平均位相情報１１２より、
前回までの立下りエッジ平均位相情報との差分を示す、
立下りエッジ情報１０３を検出する。次に組合せ回路に
よる計算回路とフリップフロップによる記憶回路で構成
される立下りエッジ位相平均計算回路４で、立下りエッ
ジ検出回路３が出力する立下りエッジ情報１０３より、
立下りエッジ位相の平均値を算出する。セレクタ回路と
タイミング回路とにより構成されるＮ：１クロック選択
回路２では、立下りエッジ位相平均算出回路４が出力す
る立下りエッジ平均位相情報１０４より、８相の多相ク
ロック１０５の中から選択クロック１０６を選択する。
【００３４】組合せ回路により構成される立上りエッジ
検出回路６では、位相比較回路２が出力する８本の位相
比較後データ１０２と、立下りエッジ位相平均計算回路
４が出力する前回までの立下りエッジ平均位相情報１１
２より、立上りエッジ情報１０７を検出する。この実施
例では、立下りエッジの位相を基準として動作するた
め、立上りエッジの位相は、立下りエッジ平均位相情報
１１２との差分で示される。次に組合せ回路による計算
回路とフリップフロップによる記憶回路で構成される立
上りエッジ位相平均計算回路７では、立上りエッジ検出
回路６が出力する立上りエッジ情報１０７より立上りエ
ッジ位相の平均値を算出する。
検出回路６では、位相比較回路２が出力する８本の位相
比較後データ１０２と、立下りエッジ位相平均計算回路
４が出力する前回までの立下りエッジ平均位相情報１１
２より、立上りエッジ情報１０７を検出する。この実施
例では、立下りエッジの位相を基準として動作するた
め、立上りエッジの位相は、立下りエッジ平均位相情報
１１２との差分で示される。次に組合せ回路による計算
回路とフリップフロップによる記憶回路で構成される立
上りエッジ位相平均計算回路７では、立上りエッジ検出
回路６が出力する立上りエッジ情報１０７より立上りエ
ッジ位相の平均値を算出する。
【００３５】組合せ回路による計算回路とフリップフロ
ップによる記憶回路で構成されるデューティ判定回路８
では、位相比較回路２が出力する８本の位相比較後デー
タより、デューティ値を検出する。
ップによる記憶回路で構成されるデューティ判定回路８
では、位相比較回路２が出力する８本の位相比較後デー
タより、デューティ値を検出する。
【００３６】セレクタ回路と条件判定回路により構成さ
れる識別データ選択回路９では、立上りエッジ位相平均
計算回路７が出力する立上りエッジ平均位相情報１０８
と、デューティ判定回路８が出力するデューティ情報１
０９より、位相比較回路２が出力する８相分の位相比較
後データ１０２のうち、識別点として最も最適と思われ
るデータを選択する。フリップフロップにより構成され
る識別回路１０では、識別データ選択回路９が出力する
選択後データ１１０を、Ｎ：１クロック選択回路２が出
力する選択クロックでリタイミングし、出力する。
れる識別データ選択回路９では、立上りエッジ位相平均
計算回路７が出力する立上りエッジ平均位相情報１０８
と、デューティ判定回路８が出力するデューティ情報１
０９より、位相比較回路２が出力する８相分の位相比較
後データ１０２のうち、識別点として最も最適と思われ
るデータを選択する。フリップフロップにより構成され
る識別回路１０では、識別データ選択回路９が出力する
選択後データ１１０を、Ｎ：１クロック選択回路２が出
力する選択クロックでリタイミングし、出力する。
【００３７】図３は、図２に示す立下りエッジ検出回路
３の一実施例を示す図である。立下りエッジ検出回路
は、位相比較後データ１０２の並び替えを行う８：１セ
レクタ回路301-1 〜301-8 、これらのセレクタ回路から
出力されるデータより、立下りエッジを検出するインバ
ータ回路302-1 〜302-8 、アンド回路303-1 〜303-8 で
構成される。
３の一実施例を示す図である。立下りエッジ検出回路
は、位相比較後データ１０２の並び替えを行う８：１セ
レクタ回路301-1 〜301-8 、これらのセレクタ回路から
出力されるデータより、立下りエッジを検出するインバ
ータ回路302-1 〜302-8 、アンド回路303-1 〜303-8 で
構成される。
【００３８】図４は、図２に示す立下りエッジ位相平均
計算回路４の一実施例を示す図である。立下りエッジ位
相平均計算回路４は、立下りエッジ情報を入力し、回路
内部で計算可能な形式に変換し且つ立下りエッジの有無
情報Ｓ５０２を出力するエンコーダ５０２、このエンコ
ーダ５０２より出力された立下りエッジ情報を、１／ｍ
（ｍ＜ｎ）に除算する１／ｍ除算器５０３、同じように
１／ｎに除算する１／ｎ除算器５０４、バースト状のデ
ータ信号の先頭を示すリセット信号１１１によりリセッ
トされ、エンコーダ５０２が出力する立下りエッジ有無
情報Ｓ５０２により、立下りエッジ数を数え、立下りエ
ッジ数によって出力カウンタ値Ｓ５０３を出力させるエ
ッジ数カウンタ５０５、エッジ数カウンタ５０５からの
値に従い、エンコーダ５０２，１／ｍ除算器５０３，１
／ｎ除算器５０４が出力する係数が異なる立下りエッジ
情報を選択するセレクタ回路５０６、セレクタ回路５０
６からの値と前回までの立下りエッジ平均位相情報を加
算する加算器５０７、バースト状のデータ信号の先頭を
示すリセット信号１１１によりリセットされ、選択クロ
ック１０６により加算器５０７から出力される平均計算
結果Ｓ５０４を記憶するフリップフロップ５０９、加算
器５０７の平均計算結果Ｓ５０４を四捨五入してｎ：１
クロック選択回路が受信可能な形式に変換して出力する
四捨五入回路５０８により構成される。
計算回路４の一実施例を示す図である。立下りエッジ位
相平均計算回路４は、立下りエッジ情報を入力し、回路
内部で計算可能な形式に変換し且つ立下りエッジの有無
情報Ｓ５０２を出力するエンコーダ５０２、このエンコ
ーダ５０２より出力された立下りエッジ情報を、１／ｍ
（ｍ＜ｎ）に除算する１／ｍ除算器５０３、同じように
１／ｎに除算する１／ｎ除算器５０４、バースト状のデ
ータ信号の先頭を示すリセット信号１１１によりリセッ
トされ、エンコーダ５０２が出力する立下りエッジ有無
情報Ｓ５０２により、立下りエッジ数を数え、立下りエ
ッジ数によって出力カウンタ値Ｓ５０３を出力させるエ
ッジ数カウンタ５０５、エッジ数カウンタ５０５からの
値に従い、エンコーダ５０２，１／ｍ除算器５０３，１
／ｎ除算器５０４が出力する係数が異なる立下りエッジ
情報を選択するセレクタ回路５０６、セレクタ回路５０
６からの値と前回までの立下りエッジ平均位相情報を加
算する加算器５０７、バースト状のデータ信号の先頭を
示すリセット信号１１１によりリセットされ、選択クロ
ック１０６により加算器５０７から出力される平均計算
結果Ｓ５０４を記憶するフリップフロップ５０９、加算
器５０７の平均計算結果Ｓ５０４を四捨五入してｎ：１
クロック選択回路が受信可能な形式に変換して出力する
四捨五入回路５０８により構成される。
【００３９】図５は、図２に示す立上りエッジ検出回路
６の一実施例を示す図である。立上りエッジ検出回路
は、位相比較後データ１０２の並び替えを行う８：１セ
レクタ回路701-1 〜701-8 、これらのセレクタ回路から
出力されるデータより立上りエッジを検出する、インバ
ータ回路702-1 〜702-8 、アンド回路703-1 〜703-8 で
構成される。
６の一実施例を示す図である。立上りエッジ検出回路
は、位相比較後データ１０２の並び替えを行う８：１セ
レクタ回路701-1 〜701-8 、これらのセレクタ回路から
出力されるデータより立上りエッジを検出する、インバ
ータ回路702-1 〜702-8 、アンド回路703-1 〜703-8 で
構成される。
【００４０】図６は、図２に示す立上りエッジ位相平均
計算回路７の一実施例を示す図である。図６に示すよう
に立上りエッジ位相平均計算回路７は、立上りエッジ情
報を入力し、回路内部で計算可能な形式に変換し且つ立
上りエッジの有無情報Ｓ９０２を出力するエンコーダ９
０２、このエンコーダ９０２より出力された立上りエッ
ジ情報から記憶回路９１０が出力する前回までの立上り
エッジ平均位相情報との差分を計算する減算器９０９、
減算器９０９が出力する値を１／ｍ（ｍ＜ｎ）に除算す
る１／ｍ除算器９０３、同じように１／ｎに除算する１
／ｎ除算器９０４、バースト状のデータ信号の先頭を示
すリセット信号１１１によりリセットされ、エンコーダ
９０２が出力する立上りエッジ有無情報Ｓ９０２によ
り、立上りエッジ数を数え、立上りエッジの数によって
出力カウンタ値Ｓ９０３を出力させるエッジ数カウンタ
９０５、エッジ数カウンタ９０５からの値に従い、減算
器９０９，１／ｍ除算器９０３，１／ｎ除算器９０４が
出力する係数が異なる差分情報を選択するセレクタ回路
９０６、セレクタ回路９０６からの値と前回までの立下
りエッジ平均位相情報を加算する加算器９０７、バース
ト状のデータ信号の先頭を示すリセット信号１１１によ
りリセットされ、選択クロック１０６により加算器９０
７から出力される平均計算結果Ｓ９０３を記憶するフリ
ップフロップ９１０、加算器９０７の平均計算結果Ｓ９
０３を四捨五入して出力する四捨五入回路９０８により
構成される。
計算回路７の一実施例を示す図である。図６に示すよう
に立上りエッジ位相平均計算回路７は、立上りエッジ情
報を入力し、回路内部で計算可能な形式に変換し且つ立
上りエッジの有無情報Ｓ９０２を出力するエンコーダ９
０２、このエンコーダ９０２より出力された立上りエッ
ジ情報から記憶回路９１０が出力する前回までの立上り
エッジ平均位相情報との差分を計算する減算器９０９、
減算器９０９が出力する値を１／ｍ（ｍ＜ｎ）に除算す
る１／ｍ除算器９０３、同じように１／ｎに除算する１
／ｎ除算器９０４、バースト状のデータ信号の先頭を示
すリセット信号１１１によりリセットされ、エンコーダ
９０２が出力する立上りエッジ有無情報Ｓ９０２によ
り、立上りエッジ数を数え、立上りエッジの数によって
出力カウンタ値Ｓ９０３を出力させるエッジ数カウンタ
９０５、エッジ数カウンタ９０５からの値に従い、減算
器９０９，１／ｍ除算器９０３，１／ｎ除算器９０４が
出力する係数が異なる差分情報を選択するセレクタ回路
９０６、セレクタ回路９０６からの値と前回までの立下
りエッジ平均位相情報を加算する加算器９０７、バース
ト状のデータ信号の先頭を示すリセット信号１１１によ
りリセットされ、選択クロック１０６により加算器９０
７から出力される平均計算結果Ｓ９０３を記憶するフリ
ップフロップ９１０、加算器９０７の平均計算結果Ｓ９
０３を四捨五入して出力する四捨五入回路９０８により
構成される。
【００４１】図７は、図２に示すデユーティ判定回路８
の一実施例を示す図である。このデューティ判定回路
は、Ｍ（Ｍは２以上の整数）ビット分の「１」または
「０」の交番データを、位相比較後データ１０２を入力
し、「１」の個数または「０」の個数を数え、「１」ま
たは「０」の個数／（Ｎ×Ｍ）をデューティ情報１０９
とする。すなわち図７に示すようにデューティ判定回路
８は、選択クロック１０６により８相の位相比較後デー
タ１０２を４ビット分記憶する８相×４ビット記憶用シ
フトレジスタ１１０２、８相×４ビット記憶用シフトレ
ジスタ１１０２が出力するデータから「１」の個数を数
える「１」状態カウンタ１１０３、「１」状態カウンタ
１１０３から出力される結果値を１／（８×４）してデ
ューティ情報を出力する１／（８×４）減算器１１０
４、バースト状のデータ信号の先頭を示すリセット信号
１１１によりリセットされ、データ数をカウントし、カ
ウント値によりデューティ情報の記憶を指示する記憶指
示信号Ｓ１１０１を出力するデータ数カウンタ１１０
５、１／（８×４）減算器１１０４が出力するデューテ
ィ情報を記憶するか、フリップフロップ１１０７が記憶
したデューティ情報１０９を記憶し続けるかを選択する
セレクタ回路１１０６、バースト状のデータ信号の先頭
を示すリセット信号１１１によりリセットされ、選択ク
ロックによりセレクタ回路１１０６が出力するデューテ
ィ情報を記憶するフリップフロップ１１０７により構成
される。
の一実施例を示す図である。このデューティ判定回路
は、Ｍ（Ｍは２以上の整数）ビット分の「１」または
「０」の交番データを、位相比較後データ１０２を入力
し、「１」の個数または「０」の個数を数え、「１」ま
たは「０」の個数／（Ｎ×Ｍ）をデューティ情報１０９
とする。すなわち図７に示すようにデューティ判定回路
８は、選択クロック１０６により８相の位相比較後デー
タ１０２を４ビット分記憶する８相×４ビット記憶用シ
フトレジスタ１１０２、８相×４ビット記憶用シフトレ
ジスタ１１０２が出力するデータから「１」の個数を数
える「１」状態カウンタ１１０３、「１」状態カウンタ
１１０３から出力される結果値を１／（８×４）してデ
ューティ情報を出力する１／（８×４）減算器１１０
４、バースト状のデータ信号の先頭を示すリセット信号
１１１によりリセットされ、データ数をカウントし、カ
ウント値によりデューティ情報の記憶を指示する記憶指
示信号Ｓ１１０１を出力するデータ数カウンタ１１０
５、１／（８×４）減算器１１０４が出力するデューテ
ィ情報を記憶するか、フリップフロップ１１０７が記憶
したデューティ情報１０９を記憶し続けるかを選択する
セレクタ回路１１０６、バースト状のデータ信号の先頭
を示すリセット信号１１１によりリセットされ、選択ク
ロックによりセレクタ回路１１０６が出力するデューテ
ィ情報を記憶するフリップフロップ１１０７により構成
される。
【００４２】（第２の実施例）図８は、本発明の第２の
実施例を示す図である。この実施例では、デューティ判
定回路８は、立下りエッジ検出回路３から立下りエッジ
情報１０３を、立上りエッジ検出回路６から立上りエッ
ジ情報１０７を入力する構成としている。
実施例を示す図である。この実施例では、デューティ判
定回路８は、立下りエッジ検出回路３から立下りエッジ
情報１０３を、立上りエッジ検出回路６から立上りエッ
ジ情報１０７を入力する構成としている。
【００４３】図９は、図８に示すデユーティ判定回路８
の一実施例を示す図である。このデューティ判定回路
は、Ｍビット分の「１」，「０」交番データを、サンプ
リング回路２でＮ相クロックによりＮ相化し、位相比較
回路３で位相比較し、立下りエッジ検出回路３および立
上りエッジ検出回路６からの時間軸方向に連続したＭ×
Ｎ個の位相比較後データを入力し、時間軸方向の順番に
おいてＭ×Ｎ個の位相比較後データが、「０」から
「１」、「１」から「０」に変化する位置（１〜Ｍ×Ｎ
の内の数）の差分を、Ｍビット分平均したものをデュー
ティ情報とする。すなわち選択クロック１０６により立
下りエッジ情報１０３と立上りエッジ情報１０７を４ビ
ット分記憶する８相×４ビット記憶用シフトレジスタ１
３０２、立下りエッジ情報を記憶した８相×４ビット記
憶用シフトレジスタ１３０２が出力する後半２ビットの
データから立下りエッジの位相をエンコードする立下り
エッジ検出エンコーダ１３０３、立上りエッジ情報を記
憶した８相×４ビット記憶用シストレジスタ１３０２が
出力する後半２ビットのデータから立上りエッジの位相
をエンコードする立上りエッジ検出エンコーダ１３０
４、立下りエッジ情報を記憶した８相×４ビット記憶用
シフトレジスタ１３０２が出力する前半２ビットのデー
タから立下りエッジの位相をエンコードする立下りエッ
ジ検出エンコーダ１３０５、立上りエッジ情報を記憶し
た８相×４ビット記憶用シフトレジスタ１３０２が出力
する前半２ビットのデータから立上りエッジの位相をエ
ンコードする立上りエッジ検出エンコーダ１３０４、立
下りエッジ検出エンコーダ１３０３，１３０５から立下
りエンコード情報Ｓ１３０６，Ｓ１３０８を入力し、立
上りエッジ検出エンコーダ１３０４，１３０６から立上
りエンコード情報Ｓ１３０７，Ｓ１３０９を入力し、デ
ューティ情報を計算する減算器１３０７、２個の減算器
１３０７からデューティ情報を入力し、それの平均値を
計算する平均回路１３０８、バースト状のデータ信号の
先頭を示すリセット信号１１１によりリセットされ、デ
ータ数をカウントし、カウント値によりデューティ情報
の記憶を指示する記憶指示信号Ｓ１３０１を出力するデ
ータ数カウンタ１３０９、平均回路１３０８が出力する
デューティ情報を記憶するか、フリップフロップ１３１
１が記憶したデューティ情報１０９を記憶し続けるかを
選択するセレクタ回路１３１０、バースト状のデータ信
号の先頭を示すリセット信号１１１によりリセットさ
れ、選択クロック１０６によりセレクタ回路１３１０が
出力するデューティ情報を記憶するフリップフロップ１
３１１により構成される。
の一実施例を示す図である。このデューティ判定回路
は、Ｍビット分の「１」，「０」交番データを、サンプ
リング回路２でＮ相クロックによりＮ相化し、位相比較
回路３で位相比較し、立下りエッジ検出回路３および立
上りエッジ検出回路６からの時間軸方向に連続したＭ×
Ｎ個の位相比較後データを入力し、時間軸方向の順番に
おいてＭ×Ｎ個の位相比較後データが、「０」から
「１」、「１」から「０」に変化する位置（１〜Ｍ×Ｎ
の内の数）の差分を、Ｍビット分平均したものをデュー
ティ情報とする。すなわち選択クロック１０６により立
下りエッジ情報１０３と立上りエッジ情報１０７を４ビ
ット分記憶する８相×４ビット記憶用シフトレジスタ１
３０２、立下りエッジ情報を記憶した８相×４ビット記
憶用シフトレジスタ１３０２が出力する後半２ビットの
データから立下りエッジの位相をエンコードする立下り
エッジ検出エンコーダ１３０３、立上りエッジ情報を記
憶した８相×４ビット記憶用シストレジスタ１３０２が
出力する後半２ビットのデータから立上りエッジの位相
をエンコードする立上りエッジ検出エンコーダ１３０
４、立下りエッジ情報を記憶した８相×４ビット記憶用
シフトレジスタ１３０２が出力する前半２ビットのデー
タから立下りエッジの位相をエンコードする立下りエッ
ジ検出エンコーダ１３０５、立上りエッジ情報を記憶し
た８相×４ビット記憶用シフトレジスタ１３０２が出力
する前半２ビットのデータから立上りエッジの位相をエ
ンコードする立上りエッジ検出エンコーダ１３０４、立
下りエッジ検出エンコーダ１３０３，１３０５から立下
りエンコード情報Ｓ１３０６，Ｓ１３０８を入力し、立
上りエッジ検出エンコーダ１３０４，１３０６から立上
りエンコード情報Ｓ１３０７，Ｓ１３０９を入力し、デ
ューティ情報を計算する減算器１３０７、２個の減算器
１３０７からデューティ情報を入力し、それの平均値を
計算する平均回路１３０８、バースト状のデータ信号の
先頭を示すリセット信号１１１によりリセットされ、デ
ータ数をカウントし、カウント値によりデューティ情報
の記憶を指示する記憶指示信号Ｓ１３０１を出力するデ
ータ数カウンタ１３０９、平均回路１３０８が出力する
デューティ情報を記憶するか、フリップフロップ１３１
１が記憶したデューティ情報１０９を記憶し続けるかを
選択するセレクタ回路１３１０、バースト状のデータ信
号の先頭を示すリセット信号１１１によりリセットさ
れ、選択クロック１０６によりセレクタ回路１３１０が
出力するデューティ情報を記憶するフリップフロップ１
３１１により構成される。
【００４４】図１０は、識別データ選択回路９の一実施
例を示す図である。図１０に示す識別データ選択回路９
は、位相比較後データ１０２よりエッジ数をカウントす
るエッジ数カウンタ１５０２、位相比較後データ１０２
より選択クロック１０６の１周期を基準としてエッジが
２個存在する場合の選択相をデコードするエッジデコー
ダ１５０３、立上りエッジ平均位相情報１０８とデュー
ティ情報１０９より、選択クロック１０６の１周期を基
準として、立上りエッジが１個存在する場合の選択相を
デコードする立上りエッジリタイミング位置決定回路１
５０４、エッジ数カウンタ１５０２が出力するエッジ数
情報Ｓ１５０２、エッジデコーダ１５０３が出力するデ
コード情報Ｓ１５０３、立上りエッジリタイミング位置
決定回路１５０４が出力するリタイミング位置情報Ｓ１
５０４より選択相を決定するセレクト信号作成回路１５
０５、セレクト信号作成回路１５０５が出力する選択情
報Ｓ１５０１により、８相の位相比較後データ１０２か
ら１相を選択するセレクタ回路１５０６により構成され
る。
例を示す図である。図１０に示す識別データ選択回路９
は、位相比較後データ１０２よりエッジ数をカウントす
るエッジ数カウンタ１５０２、位相比較後データ１０２
より選択クロック１０６の１周期を基準としてエッジが
２個存在する場合の選択相をデコードするエッジデコー
ダ１５０３、立上りエッジ平均位相情報１０８とデュー
ティ情報１０９より、選択クロック１０６の１周期を基
準として、立上りエッジが１個存在する場合の選択相を
デコードする立上りエッジリタイミング位置決定回路１
５０４、エッジ数カウンタ１５０２が出力するエッジ数
情報Ｓ１５０２、エッジデコーダ１５０３が出力するデ
コード情報Ｓ１５０３、立上りエッジリタイミング位置
決定回路１５０４が出力するリタイミング位置情報Ｓ１
５０４より選択相を決定するセレクト信号作成回路１５
０５、セレクト信号作成回路１５０５が出力する選択情
報Ｓ１５０１により、８相の位相比較後データ１０２か
ら１相を選択するセレクタ回路１５０６により構成され
る。
【００４５】図１１は、識別データ選択回路９の他の実
施例を示す図である。図１１に示す識別データ選択回路
は、立上りエッジ位相平均情報１０８，デューティ情報
１０９より選択相を決定し出力する条件判定回路１７０
１、条件判定回路１７０１が出力する選択相情報Ｓ１７
０１により８相の位相比較後データ１０２から１相を選
択するセレクタ回路１７０２より構成されている。
施例を示す図である。図１１に示す識別データ選択回路
は、立上りエッジ位相平均情報１０８，デューティ情報
１０９より選択相を決定し出力する条件判定回路１７０
１、条件判定回路１７０１が出力する選択相情報Ｓ１７
０１により８相の位相比較後データ１０２から１相を選
択するセレクタ回路１７０２より構成されている。
【００４６】図１２は、Ｎ：１クロック選択回路５の実
施例を示す図である。図１２に示すようにＮ：１クロッ
ク選択回路５は、立下りエッジ位相平均計算回路４から
の立下りエッジ平均位相情報１０４を選択クロックによ
りリタイミングするＤフリップフロップ１９０１，１９
０４，１９０７，１９１０，１９１３，１９１６，１９
１９，１９２２、リタイミングした立下りエッジ平均位
相情報により多相クロック１０５から１相を選択する選
択回路１９０２−１９０３，１９０５ー１９０６，１９
０８−１９０９，１９１１−１９１２，１９１４−１９
１５，１９１７−１９１８，１９２０−１９２１，１９
２３−１９２４，１９２５により構成されている。
施例を示す図である。図１２に示すようにＮ：１クロッ
ク選択回路５は、立下りエッジ位相平均計算回路４から
の立下りエッジ平均位相情報１０４を選択クロックによ
りリタイミングするＤフリップフロップ１９０１，１９
０４，１９０７，１９１０，１９１３，１９１６，１９
１９，１９２２、リタイミングした立下りエッジ平均位
相情報により多相クロック１０５から１相を選択する選
択回路１９０２−１９０３，１９０５ー１９０６，１９
０８−１９０９，１９１１−１９１２，１９１４−１９
１５，１９１７−１９１８，１９２０−１９２１，１９
２３−１９２４，１９２５により構成されている。
【００４７】（実施例の動作）次に、実施例の動作につ
いて図２を中心として詳細に説明する。サンプリング回
路１でランダムな変化をするデータを入力し、クロック
多相化回路（図２では図示せず）で発生する８相クロッ
クを用いてサンプリングデータを８相に多相化する。位
相比較回路２は、８相に多相化したサンプリングデータ
とＮ：１クロック選択回路５が出力する選択クロック１
０６を入力して、位相比較を行い、現在の選択クロック
の位相と、ＩＤＡＴＡより入力したデータの位相との差
分を出力する。
いて図２を中心として詳細に説明する。サンプリング回
路１でランダムな変化をするデータを入力し、クロック
多相化回路（図２では図示せず）で発生する８相クロッ
クを用いてサンプリングデータを８相に多相化する。位
相比較回路２は、８相に多相化したサンプリングデータ
とＮ：１クロック選択回路５が出力する選択クロック１
０６を入力して、位相比較を行い、現在の選択クロック
の位相と、ＩＤＡＴＡより入力したデータの位相との差
分を出力する。
【００４８】立下りエッジ検出回路３では、位相比較回
路２が出力する位相比較後データ１０２と、立下りエッ
ジ位相平均計算回路４が出力する立下りエッジ平均位相
情報１１２より、立下りエッジ情報１０３を検出する。
ここで検出された立下りエッジ情報１０３は、Ｎ：１ク
ロック選択回路５が出力する選択クロックと、ＩＤＡＴ
Ａより入力したデータの立下りエッジ位相の差分を示
す。
路２が出力する位相比較後データ１０２と、立下りエッ
ジ位相平均計算回路４が出力する立下りエッジ平均位相
情報１１２より、立下りエッジ情報１０３を検出する。
ここで検出された立下りエッジ情報１０３は、Ｎ：１ク
ロック選択回路５が出力する選択クロックと、ＩＤＡＴ
Ａより入力したデータの立下りエッジ位相の差分を示
す。
【００４９】次に立下りエッジ位相平均計算回路４で、
立下りエッジ検出回路３が出力する立下りエッジ位相
と、平均計算回路４の内部のフリップフロップが記憶し
た直前までの立下りエッジ平均位相情報１１２を用い
て、立下りエッジの平均値を計算回路で算出する。図４
に示す立下りエッジ位相平均計算回路４では、先ず図４
に示すエンコーダ５０２で立下りエッジ情報１０３を計
算できる形式に変換する。その論理を図１３に示す。
立下りエッジ検出回路３が出力する立下りエッジ位相
と、平均計算回路４の内部のフリップフロップが記憶し
た直前までの立下りエッジ平均位相情報１１２を用い
て、立下りエッジの平均値を計算回路で算出する。図４
に示す立下りエッジ位相平均計算回路４では、先ず図４
に示すエンコーダ５０２で立下りエッジ情報１０３を計
算できる形式に変換する。その論理を図１３に示す。
【００５０】次にエンコーダ５０２から出力された立下
り位相情報に対して、図４に示す１／ｍ除算器５０３，
１／ｎ除算器５０４で除算を行う。エッジ数カウンタ
は、バースト状のデータの先頭を示すリセット信号１１
１でリセットされ、エンコーダ５０２が出力する立下り
エッジ有無情報により、立下りエッジを受信した回数を
カウントしてセレクタ回路５０６に通知する。この様子
を図１４に示す。図４に示すセレクタ部５０６では、エ
ッジ数カウンタ５０５から入力したカウント値Ｓ５０３
で、１倍，１／ｍ倍，１／ｎ倍の立下り情報を選択す
る。この実施例では、バースト状データの先頭に近い
程、倍率が大きく、先頭から遠ざかると倍率が小さくな
り、最後に０倍に変化する。これはバースト状のデータ
の先頭に近い程、立下りエッジ平均位相情報１０４を急
速に入力データに近づけ、先頭から遠ざかるに従い追従
性を小さくして、ジッタ耐力を確保するためである。
り位相情報に対して、図４に示す１／ｍ除算器５０３，
１／ｎ除算器５０４で除算を行う。エッジ数カウンタ
は、バースト状のデータの先頭を示すリセット信号１１
１でリセットされ、エンコーダ５０２が出力する立下り
エッジ有無情報により、立下りエッジを受信した回数を
カウントしてセレクタ回路５０６に通知する。この様子
を図１４に示す。図４に示すセレクタ部５０６では、エ
ッジ数カウンタ５０５から入力したカウント値Ｓ５０３
で、１倍，１／ｍ倍，１／ｎ倍の立下り情報を選択す
る。この実施例では、バースト状データの先頭に近い
程、倍率が大きく、先頭から遠ざかると倍率が小さくな
り、最後に０倍に変化する。これはバースト状のデータ
の先頭に近い程、立下りエッジ平均位相情報１０４を急
速に入力データに近づけ、先頭から遠ざかるに従い追従
性を小さくして、ジッタ耐力を確保するためである。
【００５１】次に図４に示す加算器５０７で、セレクタ
回路５０６の出力の立下りエッジ平均位相情報１０４と
フリップフロップ５０９が出力する前回までの立下りエ
ッジ平均位相情報１１２とを加算する。この加算結果が
立下りエッジの平均位相情報の変換前の値である。通常
この値は、小数点以下の値を有する。従って最後に四捨
五入回路５０８で、小数点以下を四捨五入し、Ｎ：１ク
ロック選択回路５が入力できる形式に変換して出力す
る。この四捨五入の様子を図１５に示す。
回路５０６の出力の立下りエッジ平均位相情報１０４と
フリップフロップ５０９が出力する前回までの立下りエ
ッジ平均位相情報１１２とを加算する。この加算結果が
立下りエッジの平均位相情報の変換前の値である。通常
この値は、小数点以下の値を有する。従って最後に四捨
五入回路５０８で、小数点以下を四捨五入し、Ｎ：１ク
ロック選択回路５が入力できる形式に変換して出力す
る。この四捨五入の様子を図１５に示す。
【００５２】図１２に示すようにセレクタ回路とリタイ
ミング回路とで構成されるＮ：１クロック選択回路５で
は、立下りエッジ位相平均計算回路４が出力する立下り
エッジ平均位相情報１０４より、入力データの立下り位
相の平均位相に最も近い位相のクロックを、８相の多相
クロックの中から選択する。
ミング回路とで構成されるＮ：１クロック選択回路５で
は、立下りエッジ位相平均計算回路４が出力する立下り
エッジ平均位相情報１０４より、入力データの立下り位
相の平均位相に最も近い位相のクロックを、８相の多相
クロックの中から選択する。
【００５３】次に立上りエッジ検出回路６では、位相比
較回路２が出力する位相比較後データ１０２と、立下り
エッジ位相平均計算回路４が出力する立下りエッジ平均
位相情報１１２より、立上りエッジ情報１０７を検出す
る。ここで検出された立上りエッジ情報１０７は、立下
りエッジ平均位相情報１０４を基準にして、ｎ：１クロ
ック選択回路５が出力する選択クロックと、ＩＤＡＴＡ
より入力したデータの立上りエッジ位相の差分を示す。
較回路２が出力する位相比較後データ１０２と、立下り
エッジ位相平均計算回路４が出力する立下りエッジ平均
位相情報１１２より、立上りエッジ情報１０７を検出す
る。ここで検出された立上りエッジ情報１０７は、立下
りエッジ平均位相情報１０４を基準にして、ｎ：１クロ
ック選択回路５が出力する選択クロックと、ＩＤＡＴＡ
より入力したデータの立上りエッジ位相の差分を示す。
【００５４】次に立上りエッジ位相平均計算回路７で、
立上りエッジ検出回路６が出力する立上りエッジ位相
と、立上りエッジ平均計算回路７の内部のフリップフロ
ップが記憶した直前までの立上りエッジ平均位相情報を
用いて、立上りエッジの平均値を計算回路で算出する。
図４と図６の比較で明らかなように、立上りエッジ位相
平均計算回路７と立下りエッジ位相平均計算回路４との
違いは、減算器９０９が存在することである。この減算
器９０９を設けている理由は、立上りエッジ情報１０７
が立下りエッジ平均位相情報１０４との相対値で示さ
れ、立下りエッジのように直前までの立上りエッジ平均
位相情報との差分を計算する機能が他の回路中にないか
らである。
立上りエッジ検出回路６が出力する立上りエッジ位相
と、立上りエッジ平均計算回路７の内部のフリップフロ
ップが記憶した直前までの立上りエッジ平均位相情報を
用いて、立上りエッジの平均値を計算回路で算出する。
図４と図６の比較で明らかなように、立上りエッジ位相
平均計算回路７と立下りエッジ位相平均計算回路４との
違いは、減算器９０９が存在することである。この減算
器９０９を設けている理由は、立上りエッジ情報１０７
が立下りエッジ平均位相情報１０４との相対値で示さ
れ、立下りエッジのように直前までの立上りエッジ平均
位相情報との差分を計算する機能が他の回路中にないか
らである。
【００５５】次にデューティ判定回路８の動作である
が、図７に示すデューティ判定回路では、位相比較回路
２が出力する位相比較後データ１０６と、バースト状デ
ータの先頭を示すリセット信号１１１により、入力デー
タの先頭に位置する「１」，「２」交番データを抽出
し、計算回路で「１」である時間、「０」である時間を
計算し、入力データのデューティ情報を検出する。入力
データのデューティの定義を図１６に示す。入力データ
１が１００％の場合であり、入力データ２が１００％を
越す場合、入力データ３が１００％未満の場合である。
デューティ判定は、まず先頭より８相×４ビット分の位
相比較後データを抽出クロック１０６に従い、８相×４
ビット記憶用シフトレジスタ１１０２に記憶させる。次
に「１」状態カウントで記憶したデータ中の「１」の個
数を数える。次に１／（８×４）して、これをデューテ
ィ情報とする。エッジカウンタ１１０５，セレクタ回路
１１０６，記憶回路１１０７の動作により、バースト状
データの先頭「１」，「２」交番データのデューティ情
報を記憶する。図１７は、データ数カウンタ１１０５の
動作を示す。このデューティ情報は、次のバースト状デ
ータの先頭を示すリセット信号１１１を入力するまで、
保持される。
が、図７に示すデューティ判定回路では、位相比較回路
２が出力する位相比較後データ１０６と、バースト状デ
ータの先頭を示すリセット信号１１１により、入力デー
タの先頭に位置する「１」，「２」交番データを抽出
し、計算回路で「１」である時間、「０」である時間を
計算し、入力データのデューティ情報を検出する。入力
データのデューティの定義を図１６に示す。入力データ
１が１００％の場合であり、入力データ２が１００％を
越す場合、入力データ３が１００％未満の場合である。
デューティ判定は、まず先頭より８相×４ビット分の位
相比較後データを抽出クロック１０６に従い、８相×４
ビット記憶用シフトレジスタ１１０２に記憶させる。次
に「１」状態カウントで記憶したデータ中の「１」の個
数を数える。次に１／（８×４）して、これをデューテ
ィ情報とする。エッジカウンタ１１０５，セレクタ回路
１１０６，記憶回路１１０７の動作により、バースト状
データの先頭「１」，「２」交番データのデューティ情
報を記憶する。図１７は、データ数カウンタ１１０５の
動作を示す。このデューティ情報は、次のバースト状デ
ータの先頭を示すリセット信号１１１を入力するまで、
保持される。
【００５６】また図９に示すデューティ判定回路の他の
実施例では、立下りエッジ情報１０３と立上りエッジ情
報１０７を入力して、８相×４ビット分の情報を抽出ク
ロック１０６に従い記憶させる。その結果を立上りエッ
ジ検出エンコーダ１３０３，１３０５、立上りエッジ検
出エンコーダ１３０４，１３０６でデューティ判定に用
いる形式に変換する。その様子を図１８に示す。
実施例では、立下りエッジ情報１０３と立上りエッジ情
報１０７を入力して、８相×４ビット分の情報を抽出ク
ロック１０６に従い記憶させる。その結果を立上りエッ
ジ検出エンコーダ１３０３，１３０５、立上りエッジ検
出エンコーダ１３０４，１３０６でデューティ判定に用
いる形式に変換する。その様子を図１８に示す。
【００５７】次に、図９に示す２つの減算器１３０７で
デューティ情報を計算し、最後に２回の算出結果の平均
を算出し、デューティ情報とする。エッジカウンタ１３
０９，セレクタ回路１３１０，記憶回路１３１１でデュ
ーティ情報を記憶させる手段は、図７に示す上述のデュ
ーティ判定回路と同じである。以上の様子を図１９のタ
イミングチャートで示す。
デューティ情報を計算し、最後に２回の算出結果の平均
を算出し、デューティ情報とする。エッジカウンタ１３
０９，セレクタ回路１３１０，記憶回路１３１１でデュ
ーティ情報を記憶させる手段は、図７に示す上述のデュ
ーティ判定回路と同じである。以上の様子を図１９のタ
イミングチャートで示す。
【００５８】次に識別データ選択回路９の動作について
説明する。図１０に示す識別データ選択回路では、立上
りエッジ位相平均計算回路７が出力する立上りエッジ平
均位相情報１０８とデューティ情報１０９より、選択ク
ロック１０６の１周期を基準として、識別データ選択回
路９内部の条件判定回路で位相比較回路２が出力する８
相の位相比較後データの中から選択する位相を決定し、
識別データ選択回路９内部のセレクタ回路で、データを
選択する。図１０に示した構成では、抽出クロック１０
６の周期に対して、図２０のように、ＩＤＡＴＡ−１，
ＩＤＡＴＡ−２のエッジなし、ＩＤＡＴＡ−３の立下り
エッジ１回、ＩＤＡＴＡ−４の立上りエッジ１回、ＩＤ
ＡＴＡ−５のエッジ２回の４通りの状態のエッジの数に
分類し、アダプテイブに選択位相を決定する。
説明する。図１０に示す識別データ選択回路では、立上
りエッジ位相平均計算回路７が出力する立上りエッジ平
均位相情報１０８とデューティ情報１０９より、選択ク
ロック１０６の１周期を基準として、識別データ選択回
路９内部の条件判定回路で位相比較回路２が出力する８
相の位相比較後データの中から選択する位相を決定し、
識別データ選択回路９内部のセレクタ回路で、データを
選択する。図１０に示した構成では、抽出クロック１０
６の周期に対して、図２０のように、ＩＤＡＴＡ−１，
ＩＤＡＴＡ−２のエッジなし、ＩＤＡＴＡ−３の立下り
エッジ１回、ＩＤＡＴＡ−４の立上りエッジ１回、ＩＤ
ＡＴＡ−５のエッジ２回の４通りの状態のエッジの数に
分類し、アダプテイブに選択位相を決定する。
【００５９】まず図１０に示すエッジ数カウンタ１５０
２で抽出クロック１０６に対して、エッジ数を計算す
る。その様子を図２１に示す。同時にエッジ数カウンタ
１５０２でエッジ２回の場合の選択相を決定する。その
様子を図２２に示す。また同時に立上りリタイミング位
置決定回路１５０４で、立上りエッジ平均位相情報１０
８とデューティ情報１０９に従い、図２３に示すように
立上りエッジ１回の場合の選択相を決定する。次に図２
４に示すように、セレクト信号作成回路１５０３でエッ
ジ数で分類した４通りに従い、選択相を決定する。最後
に図２５に示すように、セレクタ回路１５０５でセレク
ト信号作成回路１５０３が出力する選択相情報Ｓ１５０
１に従い、８相の位相比較後データより、１相を選択す
る。
２で抽出クロック１０６に対して、エッジ数を計算す
る。その様子を図２１に示す。同時にエッジ数カウンタ
１５０２でエッジ２回の場合の選択相を決定する。その
様子を図２２に示す。また同時に立上りリタイミング位
置決定回路１５０４で、立上りエッジ平均位相情報１０
８とデューティ情報１０９に従い、図２３に示すように
立上りエッジ１回の場合の選択相を決定する。次に図２
４に示すように、セレクト信号作成回路１５０３でエッ
ジ数で分類した４通りに従い、選択相を決定する。最後
に図２５に示すように、セレクタ回路１５０５でセレク
ト信号作成回路１５０３が出力する選択相情報Ｓ１５０
１に従い、８相の位相比較後データより、１相を選択す
る。
【００６０】また図１１に示す識別データ選択回路の他
の実施例では、立上りエッジ平均位相情報１０８，デュ
ーティ情報１０９より、固定的に選択相を決定する。条
件判定回路１７０１では、図２６に示すように、立上り
エッジ平均位相情報１０８，デューティ情報１０９より
選択相情報を決定する。次に図２５に示すように、セレ
クタ回路１７０２でセレクト信号作成回路１７０１が出
力する選択相情報Ｓ１７０１に従い、８相の位相比較後
データより、１相を選択する。図２で示すように、フリ
ップフロップで構成される識別回路１０では、識別デー
タ選択回路９が出力する選択後データを、Ｎ：１クロッ
ク選択回路５が出力する選択クロックでリタイミング
し、出力する。
の実施例では、立上りエッジ平均位相情報１０８，デュ
ーティ情報１０９より、固定的に選択相を決定する。条
件判定回路１７０１では、図２６に示すように、立上り
エッジ平均位相情報１０８，デューティ情報１０９より
選択相情報を決定する。次に図２５に示すように、セレ
クタ回路１７０２でセレクト信号作成回路１７０１が出
力する選択相情報Ｓ１７０１に従い、８相の位相比較後
データより、１相を選択する。図２で示すように、フリ
ップフロップで構成される識別回路１０では、識別デー
タ選択回路９が出力する選択後データを、Ｎ：１クロッ
ク選択回路５が出力する選択クロックでリタイミング
し、出力する。
【００６１】（第２の実施形態）次に本発明の第２の実
施形態について説明する。図２７は、本発明の第２の実
施形態を説明するためのブロック図であり、図１と同一
符号は同一又は相当部分を示し、１１はクロック多相化
回路である。このクロック多相化回路１１は、クロック
を入力し、クロックを多相化する遅延量可変な遅延回路
と、この遅延回路が出力するクロックと入力クロックの
位相を比較することにより遅延量の調整信号を遅延回路
に出力する制御回路とで構成されている（図示せず）。
施形態について説明する。図２７は、本発明の第２の実
施形態を説明するためのブロック図であり、図１と同一
符号は同一又は相当部分を示し、１１はクロック多相化
回路である。このクロック多相化回路１１は、クロック
を入力し、クロックを多相化する遅延量可変な遅延回路
と、この遅延回路が出力するクロックと入力クロックの
位相を比較することにより遅延量の調整信号を遅延回路
に出力する制御回路とで構成されている（図示せず）。
【００６２】次に第２の実施形態の動作について説明す
る。サンプリング回路１でデータを入力し、クロック多
相化回路１１からの多相クロックで位相サンプリングを
行う。次に位相比較回路２で、サンプリング回路１から
出力されるサンプリングデータと、Ｎ：１クロック選択
回路５が出力する選択クロックを入力して、位相比較を
行う。
る。サンプリング回路１でデータを入力し、クロック多
相化回路１１からの多相クロックで位相サンプリングを
行う。次に位相比較回路２で、サンプリング回路１から
出力されるサンプリングデータと、Ｎ：１クロック選択
回路５が出力する選択クロックを入力して、位相比較を
行う。
【００６３】次に立上りエッジ検出回路６で、位相比較
回路２が出力する位相比較後データ１０２より、立上り
エッジを検出する。次に立上りエッジ位相平均計算回路
７で、立上りエッジ検出回路６が出力する立上りエッジ
情報より、立上りエッジ位相の平均値を算出する。Ｎ：
１クロック選択回路５では、立上りエッジ位相平均検出
回路７が出力する立上りエッジ平均位相情報１０８よ
り、多相クロックの中から選択クロック１０６を選択す
る。立下りエッジ検出回路３では、位相比較回路２が出
力する位相比較後データ１０２より立下りエッジを検出
する。次に立下りエッジ位相平均計算回路４では、立下
りエッジ検出部３が出力する立下りエッジ情報より、立
下りエッジ位相の平均値を算出する。
回路２が出力する位相比較後データ１０２より、立上り
エッジを検出する。次に立上りエッジ位相平均計算回路
７で、立上りエッジ検出回路６が出力する立上りエッジ
情報より、立上りエッジ位相の平均値を算出する。Ｎ：
１クロック選択回路５では、立上りエッジ位相平均検出
回路７が出力する立上りエッジ平均位相情報１０８よ
り、多相クロックの中から選択クロック１０６を選択す
る。立下りエッジ検出回路３では、位相比較回路２が出
力する位相比較後データ１０２より立下りエッジを検出
する。次に立下りエッジ位相平均計算回路４では、立下
りエッジ検出部３が出力する立下りエッジ情報より、立
下りエッジ位相の平均値を算出する。
【００６４】デューティ判定回路８では、位相比較回路
２が出力する位相比較後データ１０２よりデューティ値
を検出する。識別データ選択回路９では、立下りエッジ
位相平均計算回路４が出力する立下りエッジ平均位相情
報１０４と、デューティ判定回路８が出力するデューテ
ィ情報より識別点を決定し、位相比較回路２が出力する
位相比較後データ１０２より、決定した識別点に従い、
データを選択する。識別回路１０では、識別データ選択
回路９が出力する選択後データ１１０を、Ｎ：１クロッ
ク選択回路５が出力する選択クロック１０６でリタイミ
ングし、出力する。
２が出力する位相比較後データ１０２よりデューティ値
を検出する。識別データ選択回路９では、立下りエッジ
位相平均計算回路４が出力する立下りエッジ平均位相情
報１０４と、デューティ判定回路８が出力するデューテ
ィ情報より識別点を決定し、位相比較回路２が出力する
位相比較後データ１０２より、決定した識別点に従い、
データを選択する。識別回路１０では、識別データ選択
回路９が出力する選択後データ１１０を、Ｎ：１クロッ
ク選択回路５が出力する選択クロック１０６でリタイミ
ングし、出力する。
【００６５】
【発明の効果】本発明のディジタルＰＬＬ回路は以上説
明したように、ＰＬＬ回路内部でデユーティ変動量を測
定し認識できる構成とすることにより、大きなデューテ
ィ変動に対しても入力データを識別する識別点の決定に
エラーが生じることなく、誤り無く識別リタイミングを
行ったデータを出力できる。
明したように、ＰＬＬ回路内部でデユーティ変動量を測
定し認識できる構成とすることにより、大きなデューテ
ィ変動に対しても入力データを識別する識別点の決定に
エラーが生じることなく、誤り無く識別リタイミングを
行ったデータを出力できる。
【００６６】また立下りエッジ位相平均計算回路と立上
りエッジ位相平均計算回路とで、立上り，立下り両エッ
ジの位相を平均化し、その情報を用いてクロック抽出を
行う場合に、任意のビット間隔で追従速度を可変できる
ようにしたため、バースト毎に、位相，デューティ変
動，ジッタ量が異なるバースト状のデータ信号を、その
信号の先頭から数ビットでクロックを抽出し、且つジッ
タに対してもデータ信号をエラーなく識別でき、誤り無
く識別リタイミングを行ったデータを出力できる等の効
果がある。
りエッジ位相平均計算回路とで、立上り，立下り両エッ
ジの位相を平均化し、その情報を用いてクロック抽出を
行う場合に、任意のビット間隔で追従速度を可変できる
ようにしたため、バースト毎に、位相，デューティ変
動，ジッタ量が異なるバースト状のデータ信号を、その
信号の先頭から数ビットでクロックを抽出し、且つジッ
タに対してもデータ信号をエラーなく識別でき、誤り無
く識別リタイミングを行ったデータを出力できる等の効
果がある。
【図１】 本発明の第１の実施形態を示すブロック図で
ある。
ある。
【図２】 本発明の第１の実施例を示す図である。
【図３】 図２に示す立下りエッジ検出回路の一実施例
を示す図である。
を示す図である。
【図４】 図２に示す立下りエッジ位相平均計算回路の
一実施例を示す図である。
一実施例を示す図である。
【図５】 図２に示す立上りエッジ検出回路の一実施例
を示す図である。
を示す図である。
【図６】 図２に示す立下りエッジ位相平均計算回路の
一実施例を示す図である。
一実施例を示す図である。
【図７】 図２に示すデューティ判定回路の一実施例を
示す図である。
示す図である。
【図８】 本発明の第２の実施例を示す図である。
【図９】 図８に示すデューティ判定回路の一実施例を
示す図である。
示す図である。
【図１０】 識別データ選択回路の一実施例を示す図で
ある。
ある。
【図１１】 識別データ選択回路の他の実施例を示す図
である。
である。
【図１２】 Ｎ：１クロック選択回路の一実施例を示す
図である。
図である。
【図１３】 立下りエッジエッジ位相平均計算回路のエ
ンコーダの動作を示す図である。
ンコーダの動作を示す図である。
【図１４】 立下りエッジエッジ位相平均計算回路のエ
ッジ数カウンタの動作を示す図である。
ッジ数カウンタの動作を示す図である。
【図１５】 立下りエッジエッジ位相平均計算回路が行
う四捨五入の動作を示す図である。
う四捨五入の動作を示す図である。
【図１６】 本発明のデューティの定義を示す図であ
る。
る。
【図１７】 デューティ判定回路のデータ数カウンタの
動作を示す図である。
動作を示す図である。
【図１８】 デューティ判定回路の立上り，立下りエッ
ジ検出エンコーダの動作を示す図である。
ジ検出エンコーダの動作を示す図である。
【図１９】 デューティ判定回路の動作を示す図であ
る。
る。
【図２０】 識別データ選択回路の動作を示す図であ
る。
る。
【図２１】 識別データ選択回路のエッジカウンタの動
作を示す図である。
作を示す図である。
【図２２】 識別データ選択回路のエッジデコーダの動
作を示す図である。
作を示す図である。
【図２３】 識別データ選択回路の立上り位置リタイミ
ング決定の動作を示す図である。
ング決定の動作を示す図である。
【図２４】 識別データ選択回路のセレクト信号作成動
作を示す図である。
作を示す図である。
【図２５】 識別データ選択回路のセレクト回路の動作
を示す図である。
を示す図である。
【図２６】 識別データ選択回路の条件判定回路の動作
を示す図である。
を示す図である。
【図２７】 本発明の第２の実施形態を示すブロック図
である。
である。
【図２８】 先行出願に係るディジタルＰＬＬ回路を示
す図である。
す図である。
１ サンプリング回路 ２ 位相比較回路 ３ 立下りエッジ検出回路 ４ 立下りエッジ位相平均計算回路 ５ Ｎ：１クロック選択回路 ６ 立上りエッジ検出回路 ７ 立上りエッジ位相平均計算回路 ８ デューティ判定回路 ９ 識別データ選択回路 １０ 識別回路 １０１ サンプリングデータ １０２ 位相比較後データ １０３ 立下りエッジ情報 １０４ 立下りエッジ平均位相情報 １０５ 多相クロック １０６ 選択クロック １０７ 立上りエッジ情報 １０８ 立上りエッジ平均位相情報 １０９ デューティ情報 １１０ 選択後データ １１１ リセットの各信号
───────────────────────────────────────────────────── フロントページの続き (72)発明者 佐藤 正樹 神奈川県川崎市中原区小杉町一丁目403番 地 日本電気テレコムシステム株式会社内 (72)発明者 村上 仁子 神奈川県川崎市中原区小杉町一丁目403番 地 日本電気テレコムシステム株式会社内 (72)発明者 馬場 光男 東京都港区芝五丁目７番１号 日本電気株 式会社内 (72)発明者 三神 潔 東京都港区芝五丁目７番１号 日本電気株 式会社内
Claims (9)
- 【請求項１】 入力データ信号と周波数がほぼ同一で位
相が順次３６０度／Ｎ（Ｎは２以上の整数）づつずれた
Ｎ相クロックを入力し、このＮ相クロックのうちどの相
のクロックを選択するかを示す立下り平均位相情報に応
じてこれらＮ相クロックを択一的に選択した選択クロッ
クを出力するクロック選択回路と、 前記入力データ信号を前記Ｎ相クロックの各クロックに
よりサンプリングしてＮ個のサンプリングデータを生成
するサンプリング回路と、 前記サンプリング回路が出力するサンプリングデータの
位相と、前記選択クロックの位相を比較をする位相比較
回路と、 前記位相比較回路が出力する位相比較後データを入力
し、前記選択クロックを基準の第１相クロックとして以
下順次第２相〜第Ｎ相クロックとし、これら第１相〜第
Ｎ相クロックに対応して前記Ｎ個のサンプリングデータ
を並べ替えて第１相〜第Ｎ相サンプリングデータとし、
並べ替え後の第１相〜第Ｎ相サンプリングデータを前記
第１相クロックによりラッチし、各相のラッチ出力の互
いに隣り合う相同士のレベルにより立下りエッジが存在
する相の位置を検出して立下りエッジ情報を前記クロッ
クの１周期毎に生成する立下りエッジ検出回路と、 前記立下りエッジ情報を入力し、立下りエッジの個数の
情報を前記１周期毎に生成し、この立下りエッジの個数
の過去から現在までの平均値を前記１周期毎に算出して
平均位相情報を計算し、立下り平均位相情報を出力する
立下りエッジ位相平均計算回路と、 前記位相比較後データを入力し、前記立下りエッジ検出
回路と同様に動作して立上りエッジ情報を生成する立上
りエッジ検出回路と、 前記立上りエッジ情報を入力し、前記立下りエッジ位相
平均計算回路と同様に動作して立上り平均位相情報信号
を出力する立上りエッジ位相平均計算回路と、 前記位相比較後データを入力し、前記入力データ信号の
デューティを判定してデューティ情報を出力するデュー
ティ判定回路と、 前記立上りエッジ平均位相情報と前記デューティ情報と
によりデータ選択相を決定し、前記位相比較後データか
ら決定したデータ選択相に近いデータを選択し、選択後
データを出力する識別データ選択回路と、 前記選択後データを前記基準の第１相クロックによりリ
タイミングしてデータを出力する識別回路と、 を備えたことを特徴とするディジタルＰＬＬ回路。 - 【請求項２】 入力データ信号と周波数がほぼ同一で位
相が順次３６０度／Ｎ（Ｎは２以上の整数）づつずれた
Ｎ相クロックを入力し、このＮ相クロックのうちどの相
のクロックを選択するかを示す立下り平均位相情報に応
じてこれらＮ相クロックを択一的に選択した選択クロッ
クを出力するクロック選択回路と、 前記入力データ信号を前記Ｎ相クロックの各クロックに
よりサンプリングしてＮ個のサンプリングデータを生成
するサンプリング回路と、 前記サンプリング回路が出力するサンプリングデータの
位相と、前記選択クロックの位相を比較をする位相比較
回路と、 前記位相比較回路が出力する位相比較後データを入力
し、前記選択クロックを基準の第１相クロックとして以
下順次第２相〜第Ｎ相クロックとし、これら第１相〜第
Ｎ相クロックに対応して前記Ｎ個のサンプリングデータ
を並べ替えて第１相〜第Ｎ相サンプリングデータとし、
並べ替え後の第１相〜第Ｎ相サンプリングデータを前記
第１相クロックによりラッチし、各相のラッチ出力の互
いに隣り合う相同士のレベルにより立上りエッジが存在
する相の位置を検出して立上りエッジ情報を前記クロッ
クの１周期毎に生成する立上りエッジ検出回路と、 前記立上りエッジ情報を入力し、立上りエッジの個数の
情報を前記１周期毎に生成し、この立上りエッジの個数
の過去から現在までの平均値を前記１周期毎に算出して
平均位相情報を計算し、立上り平均位相情報を出力する
立上りエッジ位相平均計算回路と、 前記位相比較後データを入力し、前記立上りエッジ検出
回路と同様に動作して立下りエッジ情報を生成する立下
りエッジ検出回路と、 前記立下りエッジ情報を入力し、前記立上りエッジ位相
平均計算回路と同様に動作して立下り平均位相情報信号
を出力する立下りエッジ位相平均計算回路と、 前記位相比較後データを入力し、前記入力データ信号の
デューティを判定してデューティ情報を出力するデュー
ティ判定回路と、 前記立下りエッジ平均位相情報と前記デューティ情報と
によりデータ選択相を決定し、前記位相比較後データか
ら決定したデータ選択相に近いデータを選択し、選択後
データを出力する識別データ選択回路と、 前記選択後データを前記基準の第１相クロックによりリ
タイミングしてデータを出力する識別回路と、 を備えたことを特徴とするディジタルＰＬＬ回路。 - 【請求項３】 前記Ｎ相クロックの生成には、 入力したクロックを多相化する遅延量可変な遅延回路
と、この遅延回路が出力するクロックと入力クロックの
位相を比較することにより遅延量の調整信号を前記遅延
回路に出力する制御回路とで構成されるクロック多相化
回路が用いられることを特徴とする請求項１乃至請求項
２の何れかに記載のディジタルＰＬＬ回路。 - 【請求項４】 前記デューティ判定回路は、 前記入力データ信号先頭の固定位置に位置する数ビット
の「１」，「０」交番データを用いてデューティを判定
することを特徴とする請求項１乃至請求項２の何れかに
記載のディジタルＰＬＬ回路。 - 【請求項５】 前記デューティ判定回路は、 Ｍ（Ｍは２以上の整数）ビット分の前記「１」，「０」
交番データを、前記サンプリング回路で前記Ｎ相クロッ
クによりＮ相化し、前記位相比較回路で位相比較したＭ
×Ｎ個の前記位相比較後データを入力し、「１」の個数
または「０」の個数を数え、「１」または「０」の個数
／（Ｍ×Ｎ）をデューティ情報とすることを特徴とする
請求項１乃至請求項２の何れかに記載のディジタルＰＬ
Ｌ回路。 - 【請求項６】 前記デューティ判定回路は、 Ｍビット分の前記「１」，「０」交番データを、前記サ
ンプリング回路で前記Ｎ相クロックによりＮ相化し、前
記位相比較回路で位相比較し、時間軸方向に連続したＭ
×Ｎ個の前記位相比較後データを入力し、時間軸方向の
順番においてＭ×Ｎ個の位相比較後データが、「０」か
ら「１」、「１」から「０」に変化する位置の差分を、
Ｍビット分平均したものを前記デューティ情報とするこ
とを特徴とする請求項１乃至請求項２の何れかに記載の
ディジタルＰＬＬ回路。 - 【請求項７】 前記立下りエッジ位相平均計算回路およ
び前記立上りエッジ位相平均計算回路は、 前記入力データ信号先頭を受信した後、任意のビット間
隔で追従速度（係数）を可変する手段を備えたことを特
徴とする請求項１乃至請求項２の何れかに記載のディジ
タルＰＬＬ回路。 - 【請求項８】 前記識別データ選択回路は、 前記立上りエッジ平均位相情報と前記デューティ情報と
を入力して、固定的にデータ変化点の中心である相を選
択相と決定し、前記位相比較後データの中から決定した
選択相に近いデータを選択する手段を備えたことを特徴
とする請求項１乃至請求項２の何れかに記載のディジタ
ルＰＬＬ回路。 - 【請求項９】 前記識別データ選択回路は、 前記立上りエッジ平均位相情報と前記デューティ情報と
を入力して、データのエッジ数の条件に応じて選択相を
決定し、前記位相比較後データの中から決定した選択相
に近いデータを選択する手段を備えたことを特徴とする
請求項１乃至請求項２の何れかに記載のディジタルＰＬ
Ｌ回路。
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