JP3442931B2 - Ｐｌｌ回路 - Google Patents
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
- H03L7/0991—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider
- H03L7/0994—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider comprising an accumulator
-
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- H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
- H03L7/107—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using a variable transfer function for the loop, e.g. low pass filter having a variable bandwidth
- H03L7/1075—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using a variable transfer function for the loop, e.g. low pass filter having a variable bandwidth by changing characteristics of the loop filter, e.g. changing the gain, changing the bandwidth
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- H03L7/14—Details of the phase-locked loop for assuring constant frequency when supply or correction voltages fail or are interrupted
- H03L7/143—Details of the phase-locked loop for assuring constant frequency when supply or correction voltages fail or are interrupted by switching the reference signal of the phase-locked loop
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- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S331/00—Oscillators
- Y10S331/02—Phase locked loop having lock indicating or detecting means
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、位相同期ループ
（ＰＬＬ）回路及びその周波数引込方法に関する。
（ＰＬＬ）回路及びその周波数引込方法に関する。
【０００２】
【従来の技術】一般的なＰＬＬの基本構成を図１に示
す。図１において、位相比較器９２は基準発振器たる水
晶発振器９１からの基準周波数信号とＰＬＬの出力信号
とを位相比較し両信号の位相誤差信号を低域通過フィル
タ（ＬＰＦ）９３に通ぜしめ位相誤差信号の低域成分を
電圧制御発振器（ＶＣＯ）９４に供給する。ＶＣＯ９４
は、供給される位相誤差信号の低域成分に応じた周波数
で発振し、その発振出力信号をＰＬＬの出力信号とする
とともに、位相比較器９２に供給する。このような構成
により、ＰＬＬは、基準周波数信号に位相同期した出力
信号を得るのである。
す。図１において、位相比較器９２は基準発振器たる水
晶発振器９１からの基準周波数信号とＰＬＬの出力信号
とを位相比較し両信号の位相誤差信号を低域通過フィル
タ（ＬＰＦ）９３に通ぜしめ位相誤差信号の低域成分を
電圧制御発振器（ＶＣＯ）９４に供給する。ＶＣＯ９４
は、供給される位相誤差信号の低域成分に応じた周波数
で発振し、その発振出力信号をＰＬＬの出力信号とする
とともに、位相比較器９２に供給する。このような構成
により、ＰＬＬは、基準周波数信号に位相同期した出力
信号を得るのである。
【０００３】ところが図２に示されるように、ＰＬＬを
稼働する初期の段階において水晶発振器９１の基準周波
数ｆ0 とＶＣＯ９４の発振周波数ｆVCO との差が大きい
場合には基準周波数ｆ0 への引き込み（ロックイン）が
確実に行えないことがある。それ故、ＰＬＬがロックイ
ンするまでＶＣＯ９４を基準周波数ｆ0 に近い発振周波
数ｆVCO´ に予め強制的に制御すべく、ＶＣＯ９４の入
力電圧を設定することが考えられる。
稼働する初期の段階において水晶発振器９１の基準周波
数ｆ0 とＶＣＯ９４の発振周波数ｆVCO との差が大きい
場合には基準周波数ｆ0 への引き込み（ロックイン）が
確実に行えないことがある。それ故、ＰＬＬがロックイ
ンするまでＶＣＯ９４を基準周波数ｆ0 に近い発振周波
数ｆVCO´ に予め強制的に制御すべく、ＶＣＯ９４の入
力電圧を設定することが考えられる。
【０００４】すなわち、図３に示される如く加算器９５
及び電圧出力手段９６を設けて、ＶＣＯ９４の入力電圧
に強制引き込み用の電圧を加える構成とすることによ
り、ＰＬＬのロックインを確実にすることが考えられ
る。しかしながら、基準周波数とＶＣＯの発振周波数と
の周波数誤差が検出されていない場合、当該周波数誤差
に適する強制引き込み用の電圧値を導くことができな
い。従って、図３の構想では、電圧出力手段９６におい
て数多くの強制引込用電圧値をバンクメモリ９６ａに格
納しておき、セレクタ９６ｂによってこれら格納された
値を順次選択し、その選択値の電圧を加算器９５に供給
するようにして基準周波数ｆ0 への引き込みの試行を行
う。また、基準発振器に対するＰＬＬの汎用性を高める
ためには、バンクメモリ９６ａが外部書き込み可能であ
り、より多くの電圧値を書き込める容量を持つことが要
求される。
及び電圧出力手段９６を設けて、ＶＣＯ９４の入力電圧
に強制引き込み用の電圧を加える構成とすることによ
り、ＰＬＬのロックインを確実にすることが考えられ
る。しかしながら、基準周波数とＶＣＯの発振周波数と
の周波数誤差が検出されていない場合、当該周波数誤差
に適する強制引き込み用の電圧値を導くことができな
い。従って、図３の構想では、電圧出力手段９６におい
て数多くの強制引込用電圧値をバンクメモリ９６ａに格
納しておき、セレクタ９６ｂによってこれら格納された
値を順次選択し、その選択値の電圧を加算器９５に供給
するようにして基準周波数ｆ0 への引き込みの試行を行
う。また、基準発振器に対するＰＬＬの汎用性を高める
ためには、バンクメモリ９６ａが外部書き込み可能であ
り、より多くの電圧値を書き込める容量を持つことが要
求される。
【０００５】このように、図３の如き周波数引き込みの
構想は、汎用性を考慮すると構成の複雑化及び回路規模
の増大を招くものであり、さらなる改善が望まれる。
構想は、汎用性を考慮すると構成の複雑化及び回路規模
の増大を招くものであり、さらなる改善が望まれる。
【０００６】
【発明が解決しようとする課題】本発明は、上述した点
に鑑みなされたものであり、簡単な構成で周波数の引き
込みを行うことができ、また汎用性の高いＰＬＬ回路を
提供することを目的とする。
に鑑みなされたものであり、簡単な構成で周波数の引き
込みを行うことができ、また汎用性の高いＰＬＬ回路を
提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明によるＰＬＬ回路
は、制御入力信号に応じた周波数で発振をなす発振手段
と、この発振手段の発振出力信号と入力周波数信号との
位相誤差を検出しその検出値に応じた誤差信号を出力す
る位相比較手段とを有するＰＬＬ回路であって、前記誤
差信号の値と強制引込用信号の値とを加算しその加算結
果に応じた信号を前記制御入力信号とする強制引込手段
を有し、前記強制引込手段は、前記発振手段の発振周波
数の単位変化幅を定める基準値を供給する基準値生成手
段と、前記基準値に基づいて前記強制引込用信号の値を
算出する演算手段とを有することを特徴としている。
は、制御入力信号に応じた周波数で発振をなす発振手段
と、この発振手段の発振出力信号と入力周波数信号との
位相誤差を検出しその検出値に応じた誤差信号を出力す
る位相比較手段とを有するＰＬＬ回路であって、前記誤
差信号の値と強制引込用信号の値とを加算しその加算結
果に応じた信号を前記制御入力信号とする強制引込手段
を有し、前記強制引込手段は、前記発振手段の発振周波
数の単位変化幅を定める基準値を供給する基準値生成手
段と、前記基準値に基づいて前記強制引込用信号の値を
算出する演算手段とを有することを特徴としている。
【０００８】
【発明の実施の形態】以下、本発明の実施例を図に基づ
いて詳細に説明する。図４は、本発明による周波数制御
方法が適用された一実施例のＰＬＬ回路の構成を示して
いる。図４において、基準発振器１は、所定の基準周波
数例えば５ＭＨｚ±１００ｋＨｚで発振する正弦波信号
（以下、基準信号と呼ぶ）をＡ／Ｄ（アナログ／ディジ
タル）変換器２に供給する。システムクロック発生器２
００は、例えば２０ＭＨｚで発振する矩形波のシステム
クロックを発生し、Ａ／Ｄ変換器２及びＰＬＬ回路３に
供給する。Ａ／Ｄ変換器２は、システムクロックに同期
して、供給された基準信号を標本化しかつ量子化してデ
ィジタル値系列に変換し、この変換後のディジタル化基
準信号をＰＬＬ回路３に供給する。
いて詳細に説明する。図４は、本発明による周波数制御
方法が適用された一実施例のＰＬＬ回路の構成を示して
いる。図４において、基準発振器１は、所定の基準周波
数例えば５ＭＨｚ±１００ｋＨｚで発振する正弦波信号
（以下、基準信号と呼ぶ）をＡ／Ｄ（アナログ／ディジ
タル）変換器２に供給する。システムクロック発生器２
００は、例えば２０ＭＨｚで発振する矩形波のシステム
クロックを発生し、Ａ／Ｄ変換器２及びＰＬＬ回路３に
供給する。Ａ／Ｄ変換器２は、システムクロックに同期
して、供給された基準信号を標本化しかつ量子化してデ
ィジタル値系列に変換し、この変換後のディジタル化基
準信号をＰＬＬ回路３に供給する。
【０００９】ＰＬＬ回路３は、システムクロックに同期
してディジタル信号処理を行う。ＰＬＬ回路３は、基本
構成として、ディジタル化基準信号を一入力とするディ
ジタル位相比較部３０と、この比較部３０の比較出力を
入力とするディジタル−ループフィルタ（Ｄ−ＬＰＦ）
３１と、このＤ−ＬＰＦ３１の出力に応じた周波数の標
本化余弦波系列をディジタル値にて出力し位相比較部３
０の他入力端及びＰＬＬ回路３の外部出力端子へと導く
可変周波数発生部３２とからなるループを有する。
してディジタル信号処理を行う。ＰＬＬ回路３は、基本
構成として、ディジタル化基準信号を一入力とするディ
ジタル位相比較部３０と、この比較部３０の比較出力を
入力とするディジタル−ループフィルタ（Ｄ−ＬＰＦ）
３１と、このＤ−ＬＰＦ３１の出力に応じた周波数の標
本化余弦波系列をディジタル値にて出力し位相比較部３
０の他入力端及びＰＬＬ回路３の外部出力端子へと導く
可変周波数発生部３２とからなるループを有する。
【００１０】可変周波数発生部３２は、累積加算用レジ
スタ３２Ｒと、このレジスタ３２Ｒの出力値とＤ−ＬＰ
Ｆ３１の出力値を加算する加算器３２Ａと、この加算結
果の小数部のみを出力する整数部除去器３２Ｂとからな
る位相角演算器（またはディジタルＶＣＯ）３２０を有
する。累積加算用レジスタ３２Ｒは、システムクロック
に同期して整数部除去器３２Ｂの出力を保持し、その保
持値をＤ−ＬＰＦ３１の出力値に加えるべく加算器３２
Ａの入力に与える。これにより位相角演算器３２０は、
Ｄ−ＬＰＦ３１の出力値に比例した傾きで増加または減
少する０以上１未満の値系列を得る。従って、かかる位
相角演算器３２０の出力値系列は、Ｄ−ＬＰＦ３１の出
力値に比例して周波数が変化する標本化鋸波信号を形成
することになる。例えば、累積加算用レジスタ３２Ｒの
初期値が０．０であり、Ｄ−ＬＰＦ３１の出力値が０．
２５で一定であれば、位相角演算器３２０の出力値系列
は、 ｛0.0，0.25，0.5，0.75，0.0，…｝ となり、ＰＬＬ回路３におけるディジタル信号処理のシ
ステムクロックが２０ＭＨｚであることから５ＭＨｚの
鋸波の標本化系列が得られる。この例から分かるように
位相角演算器３２０の出力値系列は、システムクロック
の２０ＭＨｚにＤ−ＬＰＦ３１の出力値を掛けた周波数
で発振する鋸波標本化系列となる。
スタ３２Ｒと、このレジスタ３２Ｒの出力値とＤ−ＬＰ
Ｆ３１の出力値を加算する加算器３２Ａと、この加算結
果の小数部のみを出力する整数部除去器３２Ｂとからな
る位相角演算器（またはディジタルＶＣＯ）３２０を有
する。累積加算用レジスタ３２Ｒは、システムクロック
に同期して整数部除去器３２Ｂの出力を保持し、その保
持値をＤ−ＬＰＦ３１の出力値に加えるべく加算器３２
Ａの入力に与える。これにより位相角演算器３２０は、
Ｄ−ＬＰＦ３１の出力値に比例した傾きで増加または減
少する０以上１未満の値系列を得る。従って、かかる位
相角演算器３２０の出力値系列は、Ｄ−ＬＰＦ３１の出
力値に比例して周波数が変化する標本化鋸波信号を形成
することになる。例えば、累積加算用レジスタ３２Ｒの
初期値が０．０であり、Ｄ−ＬＰＦ３１の出力値が０．
２５で一定であれば、位相角演算器３２０の出力値系列
は、 ｛0.0，0.25，0.5，0.75，0.0，…｝ となり、ＰＬＬ回路３におけるディジタル信号処理のシ
ステムクロックが２０ＭＨｚであることから５ＭＨｚの
鋸波の標本化系列が得られる。この例から分かるように
位相角演算器３２０の出力値系列は、システムクロック
の２０ＭＨｚにＤ−ＬＰＦ３１の出力値を掛けた周波数
で発振する鋸波標本化系列となる。
【００１１】可変周波数発生部３２はさらに、出力段に
余弦値生成部３２Ｇを有する。この余弦値生成部３２Ｇ
は、位相角演算器３２０の出力値系列Ｘk を基に、
余弦値生成部３２Ｇを有する。この余弦値生成部３２Ｇ
は、位相角演算器３２０の出力値系列Ｘk を基に、
【００１２】
【数１】Ｙk ＝cos （２πＸk ）
のディジタル値系列を出力するものである。この生成さ
れたディジタル値系列は、可変周波数発生部３２の出力
となる。Ｄ−ＬＰＦ３１は、セレクタ３１Ｓが後述の第
２の入力ｅを選択しているときには、連続時間系におい
て伝達関数がＨ（ｓ）＝ａ＋（ｂ／ｓ）；ｓ＝ｊωなる
式にて表される完全積分型フィルタである。比例項たる
当該式の右辺第１項は、位相比較部３０の比較出力値を
入力とする係数乗算器３１Ｂ0 から、その乗算出力値を
一入力とするディジタル加算器３１Ａ0 を経る経路に対
応する。従ってこの経路以外の部分は、上記式右辺第２
項が担う積分項に対応する。具体的には、位相比較部３
０の比較出力値を入力とするもう１つの係数乗算器３１
Ｂ1 、この乗算出力値とその他の値とから選択した値を
出力するセレクタ３１Ｓ及びその選択出力値を積分する
積分部３１０によって、かかる積分項の演算が達成され
る。各係数乗算部は、入力値に各所定の係数ａ0 ，ａ1
を掛けて得られる値を出力するものであり、所望のルー
プ特性が得られるようにその係数の値が設定される。
れたディジタル値系列は、可変周波数発生部３２の出力
となる。Ｄ−ＬＰＦ３１は、セレクタ３１Ｓが後述の第
２の入力ｅを選択しているときには、連続時間系におい
て伝達関数がＨ（ｓ）＝ａ＋（ｂ／ｓ）；ｓ＝ｊωなる
式にて表される完全積分型フィルタである。比例項たる
当該式の右辺第１項は、位相比較部３０の比較出力値を
入力とする係数乗算器３１Ｂ0 から、その乗算出力値を
一入力とするディジタル加算器３１Ａ0 を経る経路に対
応する。従ってこの経路以外の部分は、上記式右辺第２
項が担う積分項に対応する。具体的には、位相比較部３
０の比較出力値を入力とするもう１つの係数乗算器３１
Ｂ1 、この乗算出力値とその他の値とから選択した値を
出力するセレクタ３１Ｓ及びその選択出力値を積分する
積分部３１０によって、かかる積分項の演算が達成され
る。各係数乗算部は、入力値に各所定の係数ａ0 ，ａ1
を掛けて得られる値を出力するものであり、所望のルー
プ特性が得られるようにその係数の値が設定される。
【００１３】セレクタ３１Ｓは、第１〜第４の入力を有
し、第１の入力ｒには所定のリセット値（本例では０．
２５）が与えられ、第２の入力ｅには係数乗算器３１Ｂ
1 の出力値が与えられる。また、第３及び第４の入力ｖ
0 ，ｖ1 には、ＰＬＬ回路３外部の基準値生成回路４か
ら供給される基準値（ホッピングステップ値）及び当該
基準値の正負の符号を反転させた値がそれぞれ与えられ
る。かかる基準値として、本例では０．０００５が設定
されているが、これ以外の値でも良く、要は発振部３２
０の発振周波数の単位変化幅を定めるものであれば良
い。基準値の符号を反転させる手段としては、係数乗算
器４０が採用される。
し、第１の入力ｒには所定のリセット値（本例では０．
２５）が与えられ、第２の入力ｅには係数乗算器３１Ｂ
1 の出力値が与えられる。また、第３及び第４の入力ｖ
0 ，ｖ1 には、ＰＬＬ回路３外部の基準値生成回路４か
ら供給される基準値（ホッピングステップ値）及び当該
基準値の正負の符号を反転させた値がそれぞれ与えられ
る。かかる基準値として、本例では０．０００５が設定
されているが、これ以外の値でも良く、要は発振部３２
０の発振周波数の単位変化幅を定めるものであれば良
い。基準値の符号を反転させる手段としては、係数乗算
器４０が採用される。
【００１４】積分部３１０は、セレクタ３１Ｓの出力値
を一入力とする加算器３１Ａ1 と、加算器３１Ａ1 の加
算出力値を保持する積分レジスタ３１Ｒと、その保持値
及び所定のリセット値（本例ではゼロ）のうちいずれか
一方を加算器３１Ａ1 の他入力とする切換部３１ＳＷと
からなり、加算器３１Ａ1 の出力値は加算器３１Ａ0の
他入力へも導かれる。レジスタ３１Ｒは、加算器３１Ａ
1 の加算出力を保持し、リセット以外の積分モード（切
換部３１ＳＷがその一入力ｉを導出するモード）におい
てその保持値をセレクタ３１Ｓの出力値に加えるべく、
加算器３１Ａ1の入力に与える。これにより積分部３１
０は、積分モードにおいてセレクタ３１Ｓの出力値が累
積加算された値を得る。従って積分部３１０は、積分モ
ードにおいてセレクタ３１Ｓの出力値の積分結果を出力
することとなる。
を一入力とする加算器３１Ａ1 と、加算器３１Ａ1 の加
算出力値を保持する積分レジスタ３１Ｒと、その保持値
及び所定のリセット値（本例ではゼロ）のうちいずれか
一方を加算器３１Ａ1 の他入力とする切換部３１ＳＷと
からなり、加算器３１Ａ1 の出力値は加算器３１Ａ0の
他入力へも導かれる。レジスタ３１Ｒは、加算器３１Ａ
1 の加算出力を保持し、リセット以外の積分モード（切
換部３１ＳＷがその一入力ｉを導出するモード）におい
てその保持値をセレクタ３１Ｓの出力値に加えるべく、
加算器３１Ａ1の入力に与える。これにより積分部３１
０は、積分モードにおいてセレクタ３１Ｓの出力値が累
積加算された値を得る。従って積分部３１０は、積分モ
ードにおいてセレクタ３１Ｓの出力値の積分結果を出力
することとなる。
【００１５】かかる積分結果は、加算器３１Ａ0 に与え
られる。これにより、係数乗算器３１Ｂ0 を経た比較出
力（位相誤差）は、当該積分値が加えられてフィルタ出
力となる。一方、切換部３１ＳＷが他入力ｒを導出する
リセットモードに制御された場合は、ゼロ値が加算器３
１Ａ1 に導出されるので、レジスタ３１Ｒの保持値は加
算器３１Ａ1 においてセレクタ３１Ｓの出力値に足され
ない。よって積分動作が行われず、さらにこの状態でセ
レクタ３１Ｓも第１入力ｒのリセット値（０．２５）を
出力するリセットモードに制御されると、レジスタ３１
Ｒが初期化すなわちその保持値がリセット値（０．２
５）となる。
られる。これにより、係数乗算器３１Ｂ0 を経た比較出
力（位相誤差）は、当該積分値が加えられてフィルタ出
力となる。一方、切換部３１ＳＷが他入力ｒを導出する
リセットモードに制御された場合は、ゼロ値が加算器３
１Ａ1 に導出されるので、レジスタ３１Ｒの保持値は加
算器３１Ａ1 においてセレクタ３１Ｓの出力値に足され
ない。よって積分動作が行われず、さらにこの状態でセ
レクタ３１Ｓも第１入力ｒのリセット値（０．２５）を
出力するリセットモードに制御されると、レジスタ３１
Ｒが初期化すなわちその保持値がリセット値（０．２
５）となる。
【００１６】セレクタ３１Ｓ、切換部３１ＳＷ及び積分
レジスタ３１Ｒは、それぞれ制御部３３によって、それ
ぞれに適合した制御が司られる。かかる制御には、強制
引込用信号の値を基準値に基づいて算出する制御も含ま
れる。より詳しくは、制御部３３は、セレクタ３１Ｓに
第１ないし第４の入力ｒ，ｅ，ｖ0 ，ｖ1 の値のうちの
どれを選択出力するかを指示する選択制御信号を発し、
切換部３１ＳＷに一方及び他方入力ｒ，ｉの値のうちの
どちらを導出するかを指示する切換制御信号を発する。
制御部３３は、これら制御をロック検出器３４，カウン
タ３５及びタイマ３６の動作に基づいて行う。制御部３
３及びセレクタ３１Ｓは演算手段を担い、この演算手段
は、基準値生成回路４と共に強制引込手段を構成する。
レジスタ３１Ｒは、それぞれ制御部３３によって、それ
ぞれに適合した制御が司られる。かかる制御には、強制
引込用信号の値を基準値に基づいて算出する制御も含ま
れる。より詳しくは、制御部３３は、セレクタ３１Ｓに
第１ないし第４の入力ｒ，ｅ，ｖ0 ，ｖ1 の値のうちの
どれを選択出力するかを指示する選択制御信号を発し、
切換部３１ＳＷに一方及び他方入力ｒ，ｉの値のうちの
どちらを導出するかを指示する切換制御信号を発する。
制御部３３は、これら制御をロック検出器３４，カウン
タ３５及びタイマ３６の動作に基づいて行う。制御部３
３及びセレクタ３１Ｓは演算手段を担い、この演算手段
は、基準値生成回路４と共に強制引込手段を構成する。
【００１７】ロック検出器３４は、周知の技術によって
ＰＬＬのロック／非ロック状態を検出するものであり、
その検出出力を制御部３３に供給する。カウンタ３５
は、ＰＬＬの稼動初期からの周波数引き込み動作（ホッ
ピング）の試行回数を数えるものであり、そのカウント
値を制御部３３に与える。カウンタ３５のカウント動作
は、タイマ３６の出力によって行われる。タイマ３６
は、制御部３３から与えられる情報に基づき、定常ルー
プによる制御の開始時点からのロック検出のための待ち
時間を作るものであり、その開始時点から所定時間が経
過すると、その旨の情報をカウンタ３５に送り、カウン
タ３５はこれを受けるとカウンタ３５のカウントを１つ
進ませ、制御部３３に次の試行回数を知らせる。
ＰＬＬのロック／非ロック状態を検出するものであり、
その検出出力を制御部３３に供給する。カウンタ３５
は、ＰＬＬの稼動初期からの周波数引き込み動作（ホッ
ピング）の試行回数を数えるものであり、そのカウント
値を制御部３３に与える。カウンタ３５のカウント動作
は、タイマ３６の出力によって行われる。タイマ３６
は、制御部３３から与えられる情報に基づき、定常ルー
プによる制御の開始時点からのロック検出のための待ち
時間を作るものであり、その開始時点から所定時間が経
過すると、その旨の情報をカウンタ３５に送り、カウン
タ３５はこれを受けるとカウンタ３５のカウントを１つ
進ませ、制御部３３に次の試行回数を知らせる。
【００１８】このように、制御部３３は、ロック検出器
３４，カウンタ３５及びタイマ３６と協働してセレクタ
３１Ｓ，切換部３１ＳＷ及び積分レジスタ３１Ｒの制御
を行うが、ロック検出器３４，カウンタ３５及びタイマ
３６が個別のブロックとして機能する必要はない。点線
で囲まれた如き一体的な機能ブロック５でも実現するこ
とは可能である。
３４，カウンタ３５及びタイマ３６と協働してセレクタ
３１Ｓ，切換部３１ＳＷ及び積分レジスタ３１Ｒの制御
を行うが、ロック検出器３４，カウンタ３５及びタイマ
３６が個別のブロックとして機能する必要はない。点線
で囲まれた如き一体的な機能ブロック５でも実現するこ
とは可能である。
【００１９】次に、このＰＬＬ回路３において制御部３
３が実行する周波数引込（周波数ホッピング）処理を図
５を参照して説明する。図５において、最初に制御部３
３は、現試行回数を示すカウンタ３５の値ｎを１に設定
し（ステップＳ１）、ｎの値が偶数であるか、１以外の
奇数であるか、或いは１であるかを判別する（ステップ
Ｓ２）。ｎの値が１であることが判別されると、制御部
３３は、積分部３１０をリセットする（ステップＳ４
０）。このリセット動作においては、制御部３３が、少
なくとも１システムクロックの間、セレクタ３１Ｓに対
し第１の入力ｒのリセット値（０．２５）を積分部３１
０に導出するよう制御信号を発し、切換部３１ＳＷに対
し一方の入力ｒのゼロ値を加算器３１Ａ1 に導出するよ
う制御信号を発する。これにより積分部３１０はリセッ
ト、すなわち積分レジスタ３１Ｒにはリセット値（０．
２５）が保持されることとなる。
３が実行する周波数引込（周波数ホッピング）処理を図
５を参照して説明する。図５において、最初に制御部３
３は、現試行回数を示すカウンタ３５の値ｎを１に設定
し（ステップＳ１）、ｎの値が偶数であるか、１以外の
奇数であるか、或いは１であるかを判別する（ステップ
Ｓ２）。ｎの値が１であることが判別されると、制御部
３３は、積分部３１０をリセットする（ステップＳ４
０）。このリセット動作においては、制御部３３が、少
なくとも１システムクロックの間、セレクタ３１Ｓに対
し第１の入力ｒのリセット値（０．２５）を積分部３１
０に導出するよう制御信号を発し、切換部３１ＳＷに対
し一方の入力ｒのゼロ値を加算器３１Ａ1 に導出するよ
う制御信号を発する。これにより積分部３１０はリセッ
ト、すなわち積分レジスタ３１Ｒにはリセット値（０．
２５）が保持されることとなる。
【００２０】ステップＳ２においてｎの値が偶数である
ことが判別された場合は、制御部３３は、基準値の符号
を正に定めかつ積分回数Ｎをｎ／２の値に定める（ステ
ップＳ３Ｂ）。そして制御部３３は、積分部３１０をリ
セットする（ステップＳ４Ｂ）。このリセット動作も、
上記ステップＳ４０と同様に行われる。ステップＳ４Ｂ
により積分部３１０のリセットが終了すると、制御部３
３は、正の基準値（正の被積分値＝＋０．０００５）を
ステップＳ３Ｂにおいて定められた積分回数Ｎだけ積分
せしめる（ステップＳ５Ｂ）。具体的には、連続するｎ
／２個のシステムクロックの間、セレクタ３１Ｓに対し
第３の入力ｖ0 の正の基準値を積分部３１０に導出する
よう選択制御信号が発せられ、切換部３１ＳＷに対し他
方の入力ｉのレジスタ保持値を加算器３１Ａ1 に導出す
るよう切換制御信号が発せられる。
ことが判別された場合は、制御部３３は、基準値の符号
を正に定めかつ積分回数Ｎをｎ／２の値に定める（ステ
ップＳ３Ｂ）。そして制御部３３は、積分部３１０をリ
セットする（ステップＳ４Ｂ）。このリセット動作も、
上記ステップＳ４０と同様に行われる。ステップＳ４Ｂ
により積分部３１０のリセットが終了すると、制御部３
３は、正の基準値（正の被積分値＝＋０．０００５）を
ステップＳ３Ｂにおいて定められた積分回数Ｎだけ積分
せしめる（ステップＳ５Ｂ）。具体的には、連続するｎ
／２個のシステムクロックの間、セレクタ３１Ｓに対し
第３の入力ｖ0 の正の基準値を積分部３１０に導出する
よう選択制御信号が発せられ、切換部３１ＳＷに対し他
方の入力ｉのレジスタ保持値を加算器３１Ａ1 に導出す
るよう切換制御信号が発せられる。
【００２１】ステップＳ５Ｂに至るフローにおいてｎ＝
２，４，６，…，またはｎMAX−１（ｎMAXを奇数とした
場合）であれば、１，２，３，…，または（ｎMAX−
１）／２個のシステムクロックの間、上述の積分制御が
なされ、正の基準値がその回数分累積加算される。これ
により積分レジスタ３１Ｒには、図６に出力積分値とし
て偶数試行回数に対応して示される、
２，４，６，…，またはｎMAX−１（ｎMAXを奇数とした
場合）であれば、１，２，３，…，または（ｎMAX−
１）／２個のシステムクロックの間、上述の積分制御が
なされ、正の基準値がその回数分累積加算される。これ
により積分レジスタ３１Ｒには、図６に出力積分値とし
て偶数試行回数に対応して示される、
【００２２】
【数２】０．２５＋０．０００５，
０．２５＋０．００１０，
０．２５＋０．００１５，
… ，または
０．２５＋０．０００５×（ｎMAX−１）／２
の値がそれぞれの初期値として保持される。
【００２３】ステップＳ２においてｎの値が１以外の奇
数であることが判別された場合は、制御部３３は、基準
値の符号を負に定めかつ積分回数Ｎを（ｎ−１）／２の
値に定める（ステップＳ３Ａ）。そして制御部３３は、
ステップＳ４Ｂ及びＳ４０と同じように積分部３１０を
リセットし（ステップＳ４Ａ）、今度は負の基準値（負
の被積分値＝−０．０００５）をステップＳ３Ａにおい
て定められた積分回数Ｎだけ積分せしめる（ステップＳ
５Ａ）。より詳しくは、連続する（ｎ−１）／２個のシ
ステムクロックの間、セレクタ３１Ｓに対し第４の入力
ｖ1 の負の基準値を積分部３１０に導出するよう選択制
御信号が発せられ、切換部３１ＳＷに対し他方の入力ｉ
のレジスタ保持値を加算器３１Ａ1 に導出するよう切換
制御信号が発せられる。ステップＳ５Ａに至るフローに
おいてｎ＝３，５，７，…，またはｎMAX（ｎMAXを奇数
とした場合）であれば、１，２，３，…，または（ｎ
MAX−１）／２個のシステムクロックの間、上述の積分
制御がなされ、負の基準値がその回数分累積加算され
る。これにより積分レジスタ３１Ｒには、図６に出力積
分値として１以外の奇数試行回数に対応して示される、
数であることが判別された場合は、制御部３３は、基準
値の符号を負に定めかつ積分回数Ｎを（ｎ−１）／２の
値に定める（ステップＳ３Ａ）。そして制御部３３は、
ステップＳ４Ｂ及びＳ４０と同じように積分部３１０を
リセットし（ステップＳ４Ａ）、今度は負の基準値（負
の被積分値＝−０．０００５）をステップＳ３Ａにおい
て定められた積分回数Ｎだけ積分せしめる（ステップＳ
５Ａ）。より詳しくは、連続する（ｎ−１）／２個のシ
ステムクロックの間、セレクタ３１Ｓに対し第４の入力
ｖ1 の負の基準値を積分部３１０に導出するよう選択制
御信号が発せられ、切換部３１ＳＷに対し他方の入力ｉ
のレジスタ保持値を加算器３１Ａ1 に導出するよう切換
制御信号が発せられる。ステップＳ５Ａに至るフローに
おいてｎ＝３，５，７，…，またはｎMAX（ｎMAXを奇数
とした場合）であれば、１，２，３，…，または（ｎ
MAX−１）／２個のシステムクロックの間、上述の積分
制御がなされ、負の基準値がその回数分累積加算され
る。これにより積分レジスタ３１Ｒには、図６に出力積
分値として１以外の奇数試行回数に対応して示される、
【００２４】
【数３】０．２５−０．０００５，
０．２５−０．００１０，
０．２５−０．００１５，
… ，または
０．２５−０．０００５×（ｎMAX−１）／２
の値がそれぞれの初期値として保持される。
【００２５】このようにｎが示す試行回数に対応した積
分初期値が得られた段階で、ステップＳ６以降の処理が
行われる。すなわち、制御部３３は、ＰＬＬ回路３を定
常ループにて動作せしめ、タイマ３６を起動する（ステ
ップＳ６）。定常ループでの動作（ＰＬＬ動作）は、セ
レクタ３１Ｓが第２の入力ｅの値を出力するように制御
され、切換部３１ＳＷが他方の入力ｉのレジスタ保持値
を導出するよう制御される。これにより積分部３１０
は、ステップＳ５Ａ，Ｓ５ＢまたはＳ４０によって生成
された初期値から係数乗算器３１Ｂ1 の出力信号を積分
する動作を開始し、その積分出力値に応じた制御入力値
にてディジタルＶＣＯ３２０が安定に発振するように促
される。タイマ３６はこの定常ループ動作の開始時点か
ら計時動作を開始することとなる。
分初期値が得られた段階で、ステップＳ６以降の処理が
行われる。すなわち、制御部３３は、ＰＬＬ回路３を定
常ループにて動作せしめ、タイマ３６を起動する（ステ
ップＳ６）。定常ループでの動作（ＰＬＬ動作）は、セ
レクタ３１Ｓが第２の入力ｅの値を出力するように制御
され、切換部３１ＳＷが他方の入力ｉのレジスタ保持値
を導出するよう制御される。これにより積分部３１０
は、ステップＳ５Ａ，Ｓ５ＢまたはＳ４０によって生成
された初期値から係数乗算器３１Ｂ1 の出力信号を積分
する動作を開始し、その積分出力値に応じた制御入力値
にてディジタルＶＣＯ３２０が安定に発振するように促
される。タイマ３６はこの定常ループ動作の開始時点か
ら計時動作を開始することとなる。
【００２６】このようにＶＣＯ３２０に定常ループによ
る安定動作が促された状態の下、制御部３３は、ロック
検出器３４の出力に基づき、ＰＬＬのロック状態を監視
し（ステップＳ７）、ＰＬＬのロックインが検出される
と、以降ステップＳ６で制御した定常ループのクローズ
状態を維持するべく本周波数引込処理ルーチンを終了す
る。一方、ステップＳ７においてＰＬＬが未だロックイ
ンされていなければ、タイマ３６がタイムアップしたか
否か、すなわちＰＬＬ動作の開始時点から既に所定の待
ち時間を計時したか否かを判別する（ステップＳ８）。
る安定動作が促された状態の下、制御部３３は、ロック
検出器３４の出力に基づき、ＰＬＬのロック状態を監視
し（ステップＳ７）、ＰＬＬのロックインが検出される
と、以降ステップＳ６で制御した定常ループのクローズ
状態を維持するべく本周波数引込処理ルーチンを終了す
る。一方、ステップＳ７においてＰＬＬが未だロックイ
ンされていなければ、タイマ３６がタイムアップしたか
否か、すなわちＰＬＬ動作の開始時点から既に所定の待
ち時間を計時したか否かを判別する（ステップＳ８）。
【００２７】ステップＳ８において、タイマ３６が所定
の待ち時間を未だ計時していないものと判別された場
合、制御部３３は、タイマ３６に計時動作の継続を指令
し（ステップＳ９）、ステップＳ７に移行する。ステッ
プＳ８においてタイマ３６が所定の待ち時間を既に計時
している場合は、定常ループでの制御動作を解除し（ス
テップＳ１０）、現在の試行回数ｎの値が最大試行回数
ｎMAX より小さいか否かが判別される（ステップＳ１
１）。
の待ち時間を未だ計時していないものと判別された場
合、制御部３３は、タイマ３６に計時動作の継続を指令
し（ステップＳ９）、ステップＳ７に移行する。ステッ
プＳ８においてタイマ３６が所定の待ち時間を既に計時
している場合は、定常ループでの制御動作を解除し（ス
テップＳ１０）、現在の試行回数ｎの値が最大試行回数
ｎMAX より小さいか否かが判別される（ステップＳ１
１）。
【００２８】ステップＳ１１においてｎ≧ｎMAX である
ことが判別された場合、制御部３３が制御し得る全ての
出力積分値（図６参照）につきディジタルＶＣＯ３２０
の発振周波数を設定しても基準周波数ｆ0 に対するＰＬ
Ｌ回路３のロックインが達成されなかったものとして、
例えば異常フラグを立てこれに応じた外部出力をなす処
理を行う（ステップＳ１２）。その後、本周波数引込処
理ルーチンを終了する。この場合の異常フラグに基づ
き、図示せぬシステム制御部においては、再度この周波
数引込処理を行う等の対応処理を行う。
ことが判別された場合、制御部３３が制御し得る全ての
出力積分値（図６参照）につきディジタルＶＣＯ３２０
の発振周波数を設定しても基準周波数ｆ0 に対するＰＬ
Ｌ回路３のロックインが達成されなかったものとして、
例えば異常フラグを立てこれに応じた外部出力をなす処
理を行う（ステップＳ１２）。その後、本周波数引込処
理ルーチンを終了する。この場合の異常フラグに基づ
き、図示せぬシステム制御部においては、再度この周波
数引込処理を行う等の対応処理を行う。
【００２９】一方、ステップＳ１１においてｎ＜ｎMAX
であった場合は、制御部３３が制御し得る出力積分値が
まだ残っているものとして、カウンタ３５のカウント値
ｎを１つ増加せしめ（ステップＳ１３）、ステップＳ２
に移行する。かくして、この周波数引込処理によれば、
図６から分かるように、試行回数ｎが１，２，３，４，
５，…，ｎMAX −２，ｎMAX −１，ｎMAX と進むにつれ
ディジタルＶＣＯ３２０の制御入力値に加えられる出力
積分値が、
であった場合は、制御部３３が制御し得る出力積分値が
まだ残っているものとして、カウンタ３５のカウント値
ｎを１つ増加せしめ（ステップＳ１３）、ステップＳ２
に移行する。かくして、この周波数引込処理によれば、
図６から分かるように、試行回数ｎが１，２，３，４，
５，…，ｎMAX −２，ｎMAX −１，ｎMAX と進むにつれ
ディジタルＶＣＯ３２０の制御入力値に加えられる出力
積分値が、
【００３０】
【数４】０．２５，
０．２５＋０．０００５，
０．２５−０．０００５，
０．２５＋０．０００５×２，
０．２５−０．０００５×２，
… ，
０．２５＋０．０００５×（ｎMAX−３）／２，
０．２５−０．０００５×（ｎMAX−３）／２，
０．２５＋０．０００５×（ｎMAX−１）／２，
０．２５−０．０００５×（ｎMAX−１）／２
と設定されることとなる。
【００３１】これに伴い、ＰＬＬ動作開始時点でのＶＣ
Ｏ３２０の各初期発振周波数は、
Ｏ３２０の各初期発振周波数は、
【００３２】
【数５】５ＭＨｚ，
５ＭＨｚ＋１０ｋＨｚ，
５ＭＨｚ−１０ｋＨｚ，
５ＭＨｚ＋２０ｋＨｚ，
５ＭＨｚ−２０ｋＨｚ，
…
と設定されることとなる。
【００３３】このように、ディジタルＶＣＯ３２０は、
ＰＬＬがロックインするまでの間、その発振周波数の増
加と減少とをリセット値０．２５に対応する発振周波数
５ＭＨｚを基準にして交互に繰り返すとともに、徐々に
その変化幅を大きくさせつつ発振周波数を変化させるこ
ととなる。このことにつき図７を参照すれば、初期の段
階においては、基準周波数ｆ0 に対しＶＣＯの初期設定
発振周波数が高いのか低いのかが不明であり、当該初期
設定発振周波数が図示の如くｆVCO1にあるとすれば、Ｖ
ＣＯの制御入力値をｆVCO1から徐々に高くするように与
えてしまうと、ＶＣＯの発振周波数は基準周波数ｆ 0 に
近づかないばかりか永久にロックインレンジに到達しな
い。また逆にＶＣＯの初期設定発振周波数が図示の如く
ｆVCO2にあった場合に、ＶＣＯの制御入力値をｆVCO2か
ら徐々に低くするように与えてしまっても、同様であ
る。
ＰＬＬがロックインするまでの間、その発振周波数の増
加と減少とをリセット値０．２５に対応する発振周波数
５ＭＨｚを基準にして交互に繰り返すとともに、徐々に
その変化幅を大きくさせつつ発振周波数を変化させるこ
ととなる。このことにつき図７を参照すれば、初期の段
階においては、基準周波数ｆ0 に対しＶＣＯの初期設定
発振周波数が高いのか低いのかが不明であり、当該初期
設定発振周波数が図示の如くｆVCO1にあるとすれば、Ｖ
ＣＯの制御入力値をｆVCO1から徐々に高くするように与
えてしまうと、ＶＣＯの発振周波数は基準周波数ｆ 0 に
近づかないばかりか永久にロックインレンジに到達しな
い。また逆にＶＣＯの初期設定発振周波数が図示の如く
ｆVCO2にあった場合に、ＶＣＯの制御入力値をｆVCO2か
ら徐々に低くするように与えてしまっても、同様であ
る。
【００３４】これに対して本実施例は、例えばＶＣＯの
初期設定発振周波数がｆVCO1にあった場合に、同図のｎ
の値によって指し示されるように、ｆVCO1を中心に交互
にＶＣＯの制御入力値を増減させるようにしているの
で、このような不具合を生じないのである。なお本実施
例では、基準周波数ｆ0 が５ＭＨｚ±１００ｋＨｚであ
る場合に、システムクロック周波数２０ＭＨｚに対する
基準値を０．０００５としてＶＣＯ発振周波数の増減幅
の単位であるΔｆを１０ｋＨｚに設定しているが、この
場合ｎMAX ＝２１が適当である。つまり２１回の試行に
よって基準周波数ｆ0 の振れ幅２００ｋＨｚ（−１００
ｋＨｚ〜＋１００ｋＨｚ）の周波数範囲に亘ってＶＣＯ
の初期周波数を制御できるからである。
初期設定発振周波数がｆVCO1にあった場合に、同図のｎ
の値によって指し示されるように、ｆVCO1を中心に交互
にＶＣＯの制御入力値を増減させるようにしているの
で、このような不具合を生じないのである。なお本実施
例では、基準周波数ｆ0 が５ＭＨｚ±１００ｋＨｚであ
る場合に、システムクロック周波数２０ＭＨｚに対する
基準値を０．０００５としてＶＣＯ発振周波数の増減幅
の単位であるΔｆを１０ｋＨｚに設定しているが、この
場合ｎMAX ＝２１が適当である。つまり２１回の試行に
よって基準周波数ｆ0 の振れ幅２００ｋＨｚ（−１００
ｋＨｚ〜＋１００ｋＨｚ）の周波数範囲に亘ってＶＣＯ
の初期周波数を制御できるからである。
【００３５】さらに本実施例による周波数引込処理にお
けるＶＣＯの制御入力値の変化の様子を描けば、図８の
ようになる。図８においては、１回目の引込試行期間以
降全てロックインの検出がなされなかった場合につき示
されている。各試行期間は、それぞれステップＳ４０，
Ｓ４ＡまたはＳ４Ｂによる積分レジスタのリセット期間
Ｒから始まり、次いでステップＳ３ＡまたはＳ３Ｂによ
り定められた基準値及び積分回数にて積分を行う期間を
経て、ステップＳ６〜Ｓ９により作られたタイマ３６に
基づく待ち時間Ｗに至る。そして待ち時間Ｗの終了直前
においてステップＳ７による当該試行についての最終的
なロック検出が行われる。
けるＶＣＯの制御入力値の変化の様子を描けば、図８の
ようになる。図８においては、１回目の引込試行期間以
降全てロックインの検出がなされなかった場合につき示
されている。各試行期間は、それぞれステップＳ４０，
Ｓ４ＡまたはＳ４Ｂによる積分レジスタのリセット期間
Ｒから始まり、次いでステップＳ３ＡまたはＳ３Ｂによ
り定められた基準値及び積分回数にて積分を行う期間を
経て、ステップＳ６〜Ｓ９により作られたタイマ３６に
基づく待ち時間Ｗに至る。そして待ち時間Ｗの終了直前
においてステップＳ７による当該試行についての最終的
なロック検出が行われる。
【００３６】これによれば、ＶＣＯの制御入力値は、基
準値（この場合０．０００５）を単位として、リセット
値（０．２５）に対応するＶＣＯの初期発振周波数に対
応する制御入力値（基準制御入力値）から増えたり減っ
たりを交互に繰り返すとともに、試行回数が２つ進む毎
に基準制御入力値からの変化幅が整数倍に大きくなるこ
とが分かる。なお、原理的には試行回数が進むにつれて
積分回数が増える訳であるから試行期間が長くなるが、
実際には積分レジスタのリセットや積分を行うためのシ
ステムクロックの周期（１／２０ＭＨｚ）が待ち時間Ｗ
に比べて十分短いので、略同等とみなされる時間周期で
試行を行うことができる。
準値（この場合０．０００５）を単位として、リセット
値（０．２５）に対応するＶＣＯの初期発振周波数に対
応する制御入力値（基準制御入力値）から増えたり減っ
たりを交互に繰り返すとともに、試行回数が２つ進む毎
に基準制御入力値からの変化幅が整数倍に大きくなるこ
とが分かる。なお、原理的には試行回数が進むにつれて
積分回数が増える訳であるから試行期間が長くなるが、
実際には積分レジスタのリセットや積分を行うためのシ
ステムクロックの周期（１／２０ＭＨｚ）が待ち時間Ｗ
に比べて十分短いので、略同等とみなされる時間周期で
試行を行うことができる。
【００３７】これまでの説明から分かるように、本実施
例においては、積分レジスタ３１Ｒ等の制御を工夫する
ことにより、初期段階においてＶＣＯに強制的に与える
制御入力値をいわば演算によって作り出すことを実現し
ている。すなわち先の図３の如き構想のＰＬＬのような
大容量のバンクメモリ９６ａを有せず、試行の都度制御
入力値を演算して生成することにより、ＶＣＯを強制的
に基準周波数に引き込ませるようにしている。また、Ｐ
ＬＬ回路３に与える基準値も１つで済ませており、この
点でも回路の簡素化が図られているとともに、基準値自
体も可変であって外部より自在に調整または制御するこ
とができるのでＶＣＯの強制的な引込制御の範囲も広く
させることができ、もって基準周波数ｆ0 に柔軟に対応
させることができる。
例においては、積分レジスタ３１Ｒ等の制御を工夫する
ことにより、初期段階においてＶＣＯに強制的に与える
制御入力値をいわば演算によって作り出すことを実現し
ている。すなわち先の図３の如き構想のＰＬＬのような
大容量のバンクメモリ９６ａを有せず、試行の都度制御
入力値を演算して生成することにより、ＶＣＯを強制的
に基準周波数に引き込ませるようにしている。また、Ｐ
ＬＬ回路３に与える基準値も１つで済ませており、この
点でも回路の簡素化が図られているとともに、基準値自
体も可変であって外部より自在に調整または制御するこ
とができるのでＶＣＯの強制的な引込制御の範囲も広く
させることができ、もって基準周波数ｆ0 に柔軟に対応
させることができる。
【００３８】また、上述における待ち時間Ｗもタイマ３
６の設定時間を変えることにより調整することができ、
図４に示されるように、ＰＬＬ回路３の外部より設定さ
せることができる。さらにｎMAX の値も可変とすること
もできる。これも図４に示されるように、設定すべきｎ
MAX の値を示す信号をＰＬＬ回路３の外部より制御部３
３に供給し、制御部３３がこれに応じた図５の如き処理
を行うことによって達成する。
６の設定時間を変えることにより調整することができ、
図４に示されるように、ＰＬＬ回路３の外部より設定さ
せることができる。さらにｎMAX の値も可変とすること
もできる。これも図４に示されるように、設定すべきｎ
MAX の値を示す信号をＰＬＬ回路３の外部より制御部３
３に供給し、制御部３３がこれに応じた図５の如き処理
を行うことによって達成する。
【００３９】他方、本実施例は、ＰＬＬ回路３がロック
イン状態にない場合において位相誤差信号の値と強制引
込用信号の値とを加算しその加算結果に応じた信号をＶ
ＣＯ３２０の制御入力とする強制引込手段としてＤ−Ｌ
ＰＦ３１を活用した点にも特徴がある。つまり、図４に
おけるＤ−ＬＰＦ３１は、図９の如き等価回路に置き換
えることができる。
イン状態にない場合において位相誤差信号の値と強制引
込用信号の値とを加算しその加算結果に応じた信号をＶ
ＣＯ３２０の制御入力とする強制引込手段としてＤ−Ｌ
ＰＦ３１を活用した点にも特徴がある。つまり、図４に
おけるＤ−ＬＰＦ３１は、図９の如き等価回路に置き換
えることができる。
【００４０】図９において、加算器３１Ａ0 は、前段及
び後段の２つの加算器ａ1 ，ａ2 に置き換えることがで
き、後段加算器ａ2 にはステップＳ５Ａ，Ｓ５Ｂまたは
Ｓ４０によって積分レジスタ３１Ｒに保持された値と前
段加算器ａ1 の出力値とが与えられ、前段加算器ａ1 に
は、係数乗算器３１Ｂ0 の出力値と加算器３１Ａ1 の出
力値とが与えられる。ここで、ステップＳ５Ａ，Ｓ５Ｂ
またはＳ４０の如き処理により積分レジスタ３１Ｒの保
持値を得るブロック３１´と、加算器３１Ａ1及び積分
レジスタ３１Ｒとは、積分部３１０を構成し、積分レジ
スタ３１Ｒは、図４と異なり、予めゼロ値にリセットさ
れた後に動作する。すなわち、定常ループ動作（ＰＬＬ
動作）の前においてはブロック３１´により積分動作の
初期値が生成され（機能１）、ＰＬＬ動作開始後におい
ては加算器３１Ａ1 及び積分レジスタ３１Ｒによりその
生成された初期値を基準にして係数乗算器３１Ｂ1 の出
力を積分する動作が行われる（機能２）のである。
び後段の２つの加算器ａ1 ，ａ2 に置き換えることがで
き、後段加算器ａ2 にはステップＳ５Ａ，Ｓ５Ｂまたは
Ｓ４０によって積分レジスタ３１Ｒに保持された値と前
段加算器ａ1 の出力値とが与えられ、前段加算器ａ1 に
は、係数乗算器３１Ｂ0 の出力値と加算器３１Ａ1 の出
力値とが与えられる。ここで、ステップＳ５Ａ，Ｓ５Ｂ
またはＳ４０の如き処理により積分レジスタ３１Ｒの保
持値を得るブロック３１´と、加算器３１Ａ1及び積分
レジスタ３１Ｒとは、積分部３１０を構成し、積分レジ
スタ３１Ｒは、図４と異なり、予めゼロ値にリセットさ
れた後に動作する。すなわち、定常ループ動作（ＰＬＬ
動作）の前においてはブロック３１´により積分動作の
初期値が生成され（機能１）、ＰＬＬ動作開始後におい
ては加算器３１Ａ1 及び積分レジスタ３１Ｒによりその
生成された初期値を基準にして係数乗算器３１Ｂ1 の出
力を積分する動作が行われる（機能２）のである。
【００４１】このように、図９の等価回路は、２つの機
能を個々に専用の回路ブロックにて実現したものであ
り、また、本実施例の原理を如実に描いたものに相当す
る。換言すれば、図４の積分部３１０の構成は、かかる
ブロック３１´の機能を、切換器３１ＳＷを用いること
によって加算器３１Ａ1 及び積分レジスタ３１Ｒだけで
実現しているのである。
能を個々に専用の回路ブロックにて実現したものであ
り、また、本実施例の原理を如実に描いたものに相当す
る。換言すれば、図４の積分部３１０の構成は、かかる
ブロック３１´の機能を、切換器３１ＳＷを用いること
によって加算器３１Ａ1 及び積分レジスタ３１Ｒだけで
実現しているのである。
【００４２】かくして、本実施例は、簡単な構成でかつ
汎用性の高いＰＬＬ回路を提供することができるのであ
る。なお、上記実施例においては最大試行回数ｎMAX が
奇数であることを限定しているが、偶数であっても本発
明は適用され得ることは勿論である。また、上記ループ
フィルタ３１は、完全積分型フィルタであるが、基本的
にはラグフィルタやラグリードフィルタ等、種々のタイ
プのフィルタが適用され得る。しかしディジタル信号を
扱うことを考慮すれば、構成及び特性の面から完全積分
型フィルタが好ましい。
汎用性の高いＰＬＬ回路を提供することができるのであ
る。なお、上記実施例においては最大試行回数ｎMAX が
奇数であることを限定しているが、偶数であっても本発
明は適用され得ることは勿論である。また、上記ループ
フィルタ３１は、完全積分型フィルタであるが、基本的
にはラグフィルタやラグリードフィルタ等、種々のタイ
プのフィルタが適用され得る。しかしディジタル信号を
扱うことを考慮すれば、構成及び特性の面から完全積分
型フィルタが好ましい。
【００４３】さらに、この他にも、上記実施例では限定
的な説明を行ったが、当業者の設計可能な範囲で適宜改
変することができる。
的な説明を行ったが、当業者の設計可能な範囲で適宜改
変することができる。
【００４４】
【発明の効果】以上説明したように、本発明によるＰＬ
Ｌ回路は、簡単な構成で周波数の引き込みを行うことが
でき、また汎用性が高いので好ましいのである。
Ｌ回路は、簡単な構成で周波数の引き込みを行うことが
でき、また汎用性が高いので好ましいのである。
【図１】従来の一般的なＰＬＬの構成を示すブロック
図。
図。
【図２】図１のＰＬＬの問題点を説明するためのスペク
トラム図。
トラム図。
【図３】図１のＰＬＬの問題点の解消を図らんとしたＰ
ＬＬの構成を示すブロック図。
ＬＬの構成を示すブロック図。
【図４】本発明が適用された一実施例のＰＬＬ回路の構
成を示すブロック図。
成を示すブロック図。
【図５】図４のＰＬＬ回路における制御部が実行する周
波数引込の処理手順を示すフローチャート。
波数引込の処理手順を示すフローチャート。
【図６】図４のＰＬＬ回路における制御部が実行する周
波数引込処理によって設定される試行回数，設定基準
値，積分回数及び出力積分値の対応関係を示す図表。
波数引込処理によって設定される試行回数，設定基準
値，積分回数及び出力積分値の対応関係を示す図表。
【図７】図４のＰＬＬ回路の作用効果を説明するための
スペクトラム図。
スペクトラム図。
【図８】図４のＰＬＬ回路による周波数引込処理におけ
るＶＣＯの制御入力値の変化の様子を示す波形図。
るＶＣＯの制御入力値の変化の様子を示す波形図。
【図９】図４におけるＤ−ＬＰＦ３１の等価回路を示す
ブロック図。
ブロック図。
１ 基準発振器
２ Ａ／Ｄ変換器
２００ システムクロック発生器
３ ＰＬＬ回路
３０ 位相比較部
３１ ループフィルタ
３１Ｂ0 ，３１Ｂ1 係数乗算器
３１Ａ0 ，３１Ａ1 加算器
３１Ｓ セレクタ
３１０ 積分部
３１ＳＷ 切換部
３１Ｒ 積分レジスタ
３２ 可変周波数発生部
３２０ 位相角演算器（ディジタルＶＣＯ）
３２Ｒ 累積加算用レジスタ
３２Ａ 加算器
３２Ｂ 整数部除去部
３２Ｇ 余弦値生成部
３３ 制御部
３４ ロック検出器
３５ カウンタ
３６ タイマ
４ 基準値生成回路
４０ 係数乗算器
Claims (10)
- 【請求項１】 制御入力信号に応じた周波数で発振をな
す発振手段と、この発振手段の発振出力信号と入力周波
数信号との位相誤差を検出しその検出値に応じた誤差信
号を出力する位相比較手段とを有するＰＬＬ回路であっ
て、 前記誤差信号の値と強制引込用信号の値とを加算しその
加算結果に応じた信号を前記制御入力信号とする強制引
込手段を有し、 前記強制引込手段は、前記発振手段の発振周波数の単位
変化幅を定める基準値を供給する基準値生成手段と、前
記基準値に基づいて前記強制引込用信号の値を算出する
演算手段とを有することを特徴とするＰＬＬ回路。 - 【請求項２】 前記演算手段は、前記強制引込用信号の
値を前記基準値の整数倍に定めるとともに所定数の試行
期間毎に前記強制引込用信号の値の極性を正及び負の一
方から他方へ切り換えつつ前記強制引込用信号の絶対値
を段階的に増加させることを特徴とする請求項１記載の
ＰＬＬ回路。 - 【請求項３】 前記強制引込手段は、前記ＰＬＬ回路が
定常ループ制御状態にある場合において前記誤差信号が
供給される積分手段と、前記積分手段の積分出力信号の
値を前記誤差信号の値と加算しその加算結果に応じて前
記制御入力信号を生成する主加算手段とを有するループ
フィルタ手段を含み、 前記演算手段は、前記ＰＬＬ回路が前記定常ループ制御
を開始する前において被積分値として前記誤差信号の値
に代え前記基準値を前記積分手段に設定し、前記積分手
段によりその設定された基準値を所定回数だけ積分して
得られる積分出力値に応じて前記強制引込用信号を生成
することを特徴とする請求項１記載のＰＬＬ回路。 - 【請求項４】 前記積分手段は、所定周波数を有するク
ロックに応答して入力値を保持するレジスタと、このレ
ジスタの保持値及び所定の第１リセット値のいずれかを
選択的に導出する切換手段と、前記切換手段により導出
された値を前記積分手段に供給された値に加算してその
加算結果の値を前記レジスタの入力値とするとともに前
記積分出力値とする副加算手段とを有し、 基準値生成手段は、前記基準値の正負それぞれの値を生
成し、 前記演算手段は、 前記誤差信号の値，前記基準値の正負それぞれの値及び
所定の第２リセット値のうちのいずれかを選択して前記
積分手段に供給するセレクタと、 第ｎ回目（ｎは自然数）の前記強制引込用信号の値の変
更に際し、少なくとも１の前記クロックの有効発生期間
に亘り前記第１リセット値を導出するよう前記切換手段
を制御し前記第２リセット値を選択するよう前記セレク
タを制御して前記レジスタをリセットさせておき、次い
で、ｎの値に応じた積分回数の前記クロックの有効発生
期間に亘り、ｎが偶数である場合は前記基準値の正負そ
れぞれの値のうちの一方を選択するよう前記セレクタを
制御し、ｎが奇数である場合は前記基準値の正負それぞ
れの値のうちの他方を選択するよう前記セレクタを制御
して前記積分出力値を生成せしめる積分制御処理を行う
制御手段と、を有することを特徴とする請求項３記載の
ＰＬＬ回路。 - 【請求項５】 前記制御手段は、前記積分出力値を生成
せしめた後は、前記誤差信号の値を選択するよう前記セ
レクタを制御しかつ前記レジスタの保持値を導出するよ
う前記切換手段を制御して定常ループによる位相同期制
御を行わしめ、この定常ループによる位相同期制御の開
始から所定時間が過ぎてもロックイン状態とならない場
合はｎの値を増加せしめて再度前記積分制御処理を行う
ことを特徴とする請求項４記載のＰＬＬ回路。 - 【請求項６】 前記所定時間は、可変であることを特徴
とする請求項５記載のＰＬＬ回路。 - 【請求項７】 前記制御手段は、増加させたｎの値が所
定の最大値を上回った場合には、ロックイン不可と判定
することを特徴とする請求項５または６記載のＰＬＬ回
路。 - 【請求項８】 前記最大値は、可変であることを特徴と
する請求項７記載のＰＬＬ回路。 - 【請求項９】 前記積分回数は、ｎが奇数である場合
は、（ｎ−１）／２であり、ｎが偶数である場合はｎ／
２であることを特徴とする請求項４，５，６，７または
８記載のＰＬＬ回路。 - 【請求項１０】 前記基準値は、可変であることを特徴
とする請求項１ないし９のうちいずれか１つに記載のＰ
ＬＬ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14151496A JP3442931B2 (ja) | 1996-06-04 | 1996-06-04 | Ｐｌｌ回路 |
| US08/869,010 US6025743A (en) | 1996-06-04 | 1997-06-04 | PLL circuit having forcible pull-in function |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14151496A JP3442931B2 (ja) | 1996-06-04 | 1996-06-04 | Ｐｌｌ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09326696A JPH09326696A (ja) | 1997-12-16 |
| JP3442931B2 true JP3442931B2 (ja) | 2003-09-02 |
Family
ID=15293743
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14151496A Expired - Fee Related JP3442931B2 (ja) | 1996-06-04 | 1996-06-04 | Ｐｌｌ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6025743A (ja) |
| JP (1) | JP3442931B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3072833B2 (ja) * | 1997-05-23 | 2000-08-07 | 日本電気株式会社 | ディジタルｐｌｌ回路 |
| US6741110B2 (en) * | 2002-05-28 | 2004-05-25 | Lsi Logic Corporation | Method and/or circuit for generating precision programmable multiple phase angle clocks |
| JP4575816B2 (ja) * | 2005-03-23 | 2010-11-04 | 株式会社アドバンテスト | 基準信号に基づいて信号を発生させる発振装置 |
| US7755437B2 (en) * | 2005-08-24 | 2010-07-13 | Qualcomm Incorporated | Phase locked loop system having locking and tracking modes of operation |
| JP4686432B2 (ja) * | 2006-10-13 | 2011-05-25 | 三菱電機株式会社 | クロック位相シフト装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3873929A (en) * | 1970-10-01 | 1975-03-25 | Us Air Force | Clock synchronization system |
| US4847569A (en) * | 1987-02-20 | 1989-07-11 | Wavetek Corporation | Automatic calibration system for a voltage control oscillator |
| US4885554A (en) * | 1988-12-16 | 1989-12-05 | Tektronix, Inc. | Phase-offset signal generator |
| FR2674336B1 (fr) * | 1991-03-22 | 1994-07-29 | Thomson Csf | Dispositif comparateur de phase a grande dynamique. |
| US5363419A (en) * | 1992-04-24 | 1994-11-08 | Advanced Micro Devices, Inc. | Dual phase-locked-loop having forced mid range fine control zero at handover |
-
1996
- 1996-06-04 JP JP14151496A patent/JP3442931B2/ja not_active Expired - Fee Related
-
1997
- 1997-06-04 US US08/869,010 patent/US6025743A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09326696A (ja) | 1997-12-16 |
| US6025743A (en) | 2000-02-15 |
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |