JPH08288842A - 周波数シンセサイザ - Google Patents

Abstract

(57)【要約】 【構成】ＰＬＬの安定状態において、ＤＡＣに入力され
るデータを全て、記憶する。その後、外乱により安定状
態から逸脱した場合には、ＰＬＬのループゲインを即座
に最大値とする。更に、その復帰動作開始時に所定期間
ＤＡＣに入力するデータは、記憶データとする。 【効果】その安定状態への復帰動作開始時に、電圧制御
発振器のスタート時の発振周波数を所定周波数に限りな
く近づけることができるので、短時間で復帰することが
できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、位相同期ループを用い
た周波数シンセサイザに係り、特に、位相比較結果がデ
ィジタル数値データで出力される周波数シンセサイザに
用いて好適なループゲイン制御回路に関する。

【０００２】

【従来の技術】周波数シンセサイザの構成法は各種の方
法が知られており、特に集積回路の発達により位相同期
ループを用いた構成法がよく用いられる。多数の通信チ
ャネルを有する移動通信装置では、電圧制御発振器（以
下、ＶＣＯと称す。）、可変分周器と水晶発振器を用い
て位相同期ループを構成し、可変分周器の分周数を選択
して必要な通信チャネル周波数を発生させる。ＶＣＯの
出力信号を可変分周器で分周した信号と、水晶発振器出
力から生成した基準信号との位相を位相比較器で比較
し、アナログ値の比較結果をフィルタにより積分して
後、ＶＣＯの周波数制御端子に印加する。

【０００３】発振周波数の高い周波数シンセサイザを実
現する方法として、二つの分周比（１／Ｐ，１／（Ｐ＋
１）：Ｐは整数）を持つ２モジュラスプリスケーラ（以
下、プリスケーラと称す。）を用いて可変分周器を構成
する方法が提案されている。この方式を用いることによ
り、任意の分周回路が実現できるので、位相比較を行う
基準周波数を可変することなく発振周波数の高い周波数
シンセサイザを実現できる。

【０００４】この種の装置として関連するものは、柳沢
編、「ＰＬＬ（位相同期ループ）応用回路」総合電子出
版、pp118-pp121、1977年9月が挙げられる。

【０００５】位相同期ループを用いた周波数シンセサイ
ザでは、二つの位相比較出力のディジタル信号をアナロ
グ信号に変換する際に、ＬＰＦが必須になる。一方、周
波数シンセサイザの用途として、多数の通信チャネルを
有する移動通信装置があり、通信チャネル周波数を短時
間で切替ることが必要になる。そのためには、ＬＰＦの
時定数を小さくし、ループ利得を大きくする必要があ
る。一方、発振周波数の精度の向上のためには、ＬＰＦ
の時定数を大きくして、ループ利得を小さくする必要が
ある。従って、高速収束で、かつ高精度を実現するには
ＰＬＬの収束の途中でループ利得を切替なければならな
い。しかし、従来のアナログ方式ではループ利得切替時
に直流成分に不連続が生じて、それにより周波数変動が
生じ、設定周波数への高速収束かつ高精度の実現に難が
あるという問題点がある。

【０００６】そこで高速収束を解決する周波数シンセサ
イザの構成法が提案されている。（参考文献、梶原、中
川「高速周波数ホッピングが可能なＰＬＬシンセサイ
ザ」、電子情報通信学会論文誌、Ｂ−II、vol.j73-B-I
I、No2、pp95-102、1990年2月）この提案方式では位相
比較そのものを数値演算処理により行い、比較結果に含
まれる高調波成分を単純な演算によって除去することに
より、ＬＰＦを不要とすることによって周波数切替時間
の短縮化を図るものである。

【０００７】

【発明が解決しようとする課題】文献に示されている周
波数シンセサイザ（以下、このシンセサイザを数値位相
比較直流化周波数シンセサイザと呼ぶ）において、位相
比較器の比較結果を直流化する位相補正回路の回路規模
が大きくなるという問題がある。又、シンセサイザでは
位相比較する際に正規化による誤差が発生する。

【０００８】これらの問題点を解決する手段として、特
願平４−１０４７８６号明細書に示されている発明があ
る。この発明は、電圧或いは電流により、発振周波数を
制御して発振信号を出力する電圧／電流制御発振器と、
所定の周波数の基準信号を出力する基準発振器とを有し
て位相同期ループを構成して発振周波数を制御する周波
数シンセサイザにおける周波数制御方法であり、発振信
号に基づいて、繰り返し周波数ｆｒ１（但し、ｆｒ１は
指示された周波数をｆｖとすると、ｆｖ＝Ｎ×ｆｒ１な
る関係がある）で１周期当り指示された発振周波数を決
定するために設定されるＮ（但し、Ｎは自然数）回標本
化して位相情報を出力し、位相情報を周期１／（ｍＫｆ
ｒ１）（但し、ｍ，Ｋは自然数）毎に標本化して前後す
る位相情報を比較して微分位相を求めて、求めた微分位
相を微分位相情報として出力し、該微分位相情報と、基
準微分位相情報Ｎとを比較して微分位相誤差を求め、該
微分位相誤差を積分し位相誤差を求めることで、発振信
号の周波数を制御する方法について述べている。すなわ
ち、数値データで表される位相誤差をＤＡ変換器でアナ
ログ信号に変換し、そのアナログ信号で、電圧／電流制
御発振器を制御する。

【０００９】上記発明で、基準信号の位相情報と電圧／
電流制御発振器の出力信号の位相情報とは非同期であ
り、電圧／電流制御発振器の出力信号の位相情報抽出時
に、標本化のタイミングが重なると量子化誤差が発生
し、ＰＬＬを制御する上で問題になる。

【００１０】本発明の目的は、ＰＬＬの安定状態におい
て、標本化の際に発生する誤差を数値演算により小さく
して、周波数シンセサイザの設定周波数の精度を向上
し、更に、外乱により安定状態から逸脱した場合に安定
状態に短時間で戻るようにループゲインを制御すること
にある。

【００１１】

【課題を解決するための手段】目的を解決するために、
設定周波数の精度を向上を達成し、更に、外乱により安
定状態から逸脱した場合に安定状態に短時間で戻るため
の手段を述べる。

【００１２】本発明はディジタル方式でＰＬＬを実現す
るものであり、アナログ方式での利得切替で発生する直
流成分の不連続は発生しないので、その利得切替が可能
である。

【００１３】すなわち、安定状態では位相誤差情報は直
流成分と変動成分とに分けることができる。変動成分を
下位Ｍ（Ｍは自然数）ビットとすると、たとえば１ビッ
トシフトにより変動成分は１／２になり、ループゲイン
を半分にできる。

【００１４】一方、直流成分を、利得切替時に位相誤差
情報の履歴として切捨て操作無しに加算すれば直流成分
の連続性は保たれる。そこで、微分位相比較方式の積分
回路出力から得られる位相誤差情報について、安定状態
におけるＰＬＬのループゲインを小さくすることで、そ
の位相誤差情報の変動量を数値演算により１／α（α＞
１：αは実数）に低減する。更に、外乱によりその安定
状態から逸脱した場合には、即座にループゲインを最大
値とすることにより、短時間で安定状態に復帰させる。

【００１５】

【作用】本ディジタル方式ＰＬＬでは、基準信号の位相
情報と電圧／電流制御発振器の出力信号の位相情報とは
非同期であり、位相情報抽出時に標本化のタイミングが
重なると量子化誤差が発生し、周波数シンセサイザの発
振周波数の周波数誤差になる。位相比較データはＰＬＬ
発振周波数が所定の周波数に近づくに従って、その変動
量は小さくなる。そこで、本発明では、安定状態におけ
る変動量を数値演算により小さくすることで、ＰＬＬの
ループゲインを小さくし、量子化誤差を低減して周波数
シンセサイザの設定周波数の精度を向上する。更に、外
乱により安定状態から逸脱した場合には、ＰＬＬのルー
プゲインを即座に最大値とすることにより、安定状態に
短時間で戻ることができる。その時のＰＬＬ動作開始時
に所定期間ＤＡ変換器に入力するデータは、直前の安定
状態でのデータを入力する。

【００１６】

【実施例】初めに、図１を参照して微分位相周波数シン
セサイザの基本原理を説明した後で、本発明の具体的な
実施例を説明する。

【００１７】本発明の基本原理を示す実施例である微分
位相周波数シンセサイザのブロック図を図１に示す。

【００１８】図１で、１１は基準発振器、１２は階段状
波基準信号発生部、１３は基準信号微分位相発生部、１
４はクロック発生部、１５は電圧（あるいは、電流）制
御発振器、１６は階段信号発生部、１７は階段信号微分
位相発生部、１８は微分位相比較器、１９は積分器、２
０は信号処理部、２１は電圧（あるいは、電流）変換
部、２２はインタフェイス部、２４はディジタルフィル
タ、２５は微分器、２６はゲイン制御手段、２７は積分
器、２８はタイミング制御手段、２９はロック検出手
段、３０は低域ろ波器（以下、ＬＰＦと略す）である。

【００１９】クロック発生部１４は、基準発振器１１の
出力信号から周波数ｆｒ１を有する第１クロック、周波
数ｆｒ１のＫ（ただし、Ｋは自然数）倍の周波数ｆｒ２
を有する第２クロック、及び、構成各部の動作に必要な
各種タイミングクロックを発生し、構成要素各部１２，
１３，１７〜２０に必要なクロックを供給する。階段状
波基準信号発生部１２は、分周器、または数値制御発振
器、または分周器と数値制御発振器の組合せにより構成
されており、基準発振器１１の出力信号から繰返し周波
数ｆｒ１の階段状波形を有する基準信号を発生する。基
準信号微分位相発生部１３は、周波数ｆｒ２毎に基準信
号の微分位相情報を発生する。階段信号発生部１６は、
分周器、または数値制御発振器、または分周器と数値制
御発振器の組合せからなり、電圧制御発振器１５の出力
信号から繰返し周波数ｆｒ１の階段状波形を有する階段
信号を発生する。階段信号微分位相発生部１７は、周波
数ｆｒ２毎に階段信号の微分位相情報を発生する。微分
位相比較器１８は、基準信号微分位相情報と階段信号微
分位相情報との微分位相差分を求める。積分器１９は、
その微分位相差分を積分することによって基準信号と階
段信号との位相差分情報とする。

【００２０】信号処理部２０は、積分器１９からの位相
差分情報に対してフィルタリング等の信号処理を行う。

【００２１】変換部２１は、信号処理部２０の出力信号
を発振器１５の周波数制御に適した電圧または電流信号
に変換し、ＬＰＦ３０で所定周波数以上の変換部２１等
で発生するノイズをフィルタリングした後、発振器１５
の周波数を制御する。インタフェイス部２２は、例え
ば、分周器の分周数や初期値などを、例えばマイクロプ
ロセッサ（図示せず）から受け取り、必要な構成要素各
部に送出する。

【００２２】本実施例では、基準信号と階段信号との微
分位相差分、すなわち周波数差を求めた後、積分するこ
とによって位相情報を得ているので、基準信号と階段信
号との位相差分を直接求めた場合に発生する位相飛びが
発生しない。すなわち、本実施例で求めた位相差分情報
は必然的に直流化されており、直流化回路が不要で、か
つ位相同期ループの高速引込みが可能となる。

【００２３】本実施例において、階段信号発生部１６が
発生する階段信号が周波数ｆｒ１の一周期Ｔ内に有する
最大値を基準信号微分位相情報とする。すなわち、周波
数ｆｒ２毎に最大値ずつ増加する周期Ｔの数値制御発振
器を想定し、その出力信号の微分位相を求めることと等
価である。更に、この基準信号微分位相情報と周波数ｆ
ｒ２毎の階段信号微分位相情報のＫ倍との差分を微分位
相差分とすることによって、正規化処理が不要となる。
また、これによって階段状波基準信号発生部１２と基準
信号微分位相発生部１３が事実上不要となり、回路構成
が簡単になるという特徴がある。

【００２４】以上のように構成することにより、階段状
波基準信号発生部１２〜タイミング発生部１４、階段信
号発生部１６〜信号処理部２０の各ブロックは、ディジ
タル信号で処理することができる。したがって、信号処
理部２０の出力信号は数値データで表されることにな
る。この数値データ（位相差分情報）を変換部２１で発
振器１５の周波数制御に適した電圧、または電流信号に
変換し、発振器１５の周波数を制御する。

【００２５】本発明の一実施例を、信号処理部２０に適
用して説明する。積分器１９からの位相差分情報に対し
て、ディジタルフィルタ２４でフィルタリングする。次
に、微分器２５により位相差分情報の変動量を検出し、
その変動量をゲイン制御手段２６で１／α（α≧１：α
は実数）倍することにより、その変動量を低減してルー
プゲインを低減する。よって、発振器１５の出力信号の
標本化の際に発生する誤差を数値演算により小さくする
ことができ、周波数シンセサイザの設定周波数の精度を
向上することができる。その後、ゲイン制御手段２６の
出力信号を積分器２７で積分することにより、その直流
成分を再生して位相差分情報を得る。このゲイン制御手
段２６において、その数値演算を切捨てなしに行うこと
により、ループゲイン切替前後で直流成分の不連続は発
生しないでループゲインの切替ができる。そのゲイン制
御は、タイミング制御手段２８により行う。その制御タ
イミングは、ＰＬＬが安定状態に到達した後、その位相
差情報の変動量を低減する。この様にして、発振器１５
に印加する電圧または電流信号の変動量が低減すること
になり、発振器１５の出力周波数の精度向上を図ること
ができる。また、ＰＬＬが安定状態にあることはロック
検出回路２９で検出する。そのロック検出は、例えば、
所定時間内の積分器１９の出力信号の変動量が所定値以
下であることを検出して、ＰＬＬの安定状態を検出す
る。そのロック検出信号をタイミング制御手段２８に入
力して、所定タイミングを得る。さらに、安定状態にあ
るＰＬＬに外乱が加わり安定状態から逸脱した場合に
は、ロック検出回路２９からのアンロック信号によりタ
イミング制御回路２８を介してゲイン制御手段２６でα
＝１とすることにより、設定した最大ループゲインでＰ
ＬＬ動作をさせることで、安定状態への復帰を短時間で
行うことができる。さらに、ＰＬＬ動作開始時に変換部
２１に所定時間入力するデータは、直前の安定状態にあ
った時に、変換部２１に入力されていたデータとするこ
とにより、安定状態への復帰を更に短時間で行うことが
できる。

【００２６】さらに、安定状態にあるＰＬＬに外乱が加
わり安定状態から逸脱した場合には、上述のように、ル
ープゲインを最大値とすると同時に、ＬＰＦ３０のカッ
トオフ周波数を高めにすることにより、ＰＬＬの振動を
防止して安定状態への復帰を短時間で行うことができ
る。

【００２７】次に、本発明の一実施例を、図２、図３を
用いて説明する。図２は本発明の具体的な回路図、図３
は要部のタイミングチャートを示す。

【００２８】図２で、３１はロック検出回路、３２はタ
イミング制御回路、３３，３４はｎビットのセレクタ群
（ｎ≧２の自然数）、３５，３６はｎビットのラッチ
群、３７はｍビットの加算器（ｍ≧（ｎ＋１））、３８
はＡＮＤゲート、３９は抵抗、４２はスイッチ、４３は
コンデンサである。

【００２９】本実施例では、微分器２５により位相差分
情報の変動量を検出すると同時に、その変動量からこの
ＰＬＬが安定状態にあるかどうかを、ロック検出回路３
１で検出する。すなわち、この変動量が所定値以下であ
れば、安定状態にあると判断する。この時、その出力信
号（ＬＯＣＫ）は、ハイレベルに反転する。従って、Ａ
ＮＤゲート３８を介してラッチ３６にデータをラッチす
るクロック信号（ＣＫ２）が供給される。よって、この
時ＤＡＣ２１に入力される位相差分情報が記憶される。
すなわち、このＤＡＣ２１に入力されるデータは、ＰＬ
Ｌが安定状態にあるときの位相差分情報である。一方、
微分器２５の出力信号はゲイン制御回路２６に入力さ
れ、クロック（ＣＫ１）信号でラッチされる。ゲイン制
御回路２６は、所定ビット数の並列入力−並列出力のシ
フトレジスタで構成され、安定状態にない場合にはＣＫ
１信号でラッチされるのみで、ＳＨＩＦＴ信号は供給さ
れない。従って、α＝１となり、ゲイン最大値で収束動
作を行う。一方、安定状態にある場合（ＬＯＣＫ信号が
ハイレベルの場合）ＳＨＩＦＴ信号が供給され、シフト
レジスタで所定ビット数だけ下位方向にシフトする。こ
の場合、ｎビットシフトしたならば、α＝１／（２のｎ
乗）となり、ＰＬＬのループゲインが低減することにな
る。このゲイン制御回路２６の出力信号を、その後のラ
ッチ３５と加算器３７で構成される積分器で直流成分を
再生することにより、直流成分の連続性を保ってループ
ゲインの低減ができる。

【００３０】ＰＬＬの動作は、インタフェース部２２に
設定チャネルシリアルデータ（ＤＡＴＡ，ＣＬＫ，ＳＴ
Ｂ）が入力され、そのデータ入力終了信号（ＳＴＢ信号
がハイレベルに反転したタイミング）で、その設定周波
数への収束動作が開始する。収束動作開始後所定時間
（位相比較周期１周期以上）、セレクタ３３はＢ入力を
選択する。従って、ラッチ３５には所定時間一定データ
（以下、初期値と称す。）が入力されることになる。そ
の初期値はＤＡＣ２１でアナログ電圧に変換され、ＬＰ
Ｆ３０を介してＶＣＯ１５に印加される。よって、所定
時間ではＶＣＯ１５には、一定電圧が印加される。この
印加電圧を、設定周波数に近づければ近づけるほど、そ
の後の収束は短時間で行うことができる。また、所定時
間におけるＬＰＦの時定数は最小の値とする。すなわ
ち、スイッチ４２をオンして、このオン抵抗とコンデン
サ４３で決まる時定数とする。この様にして、収束動作
開始後所定時間でＶＣＯ１５の発振周波数を設定周波数
に近づけた後、本来のループ動作とする。所定時間後、
セレクタ３３はＡ入力を選択する。この時、ラッチ３５
のラッチ出力を加算器３７でゲイン制御回路２６の出力
信号と加算して、ラッチ３７の入力信号とすることによ
り積分器を構成する。一方、ＬＰＦ３０のスイッチ４２
は、所定時間後オフして所定の時定数を持つＬＰＦを実
現する。このＬＰＦの時定数は、ＤＡＣ等の高域のノイ
ズを低減する値とする。このラッチ３５の出力信号をＤ
ＡＣ２１でアナログ信号に変換して、ＬＰＦを介して、
ＶＣＯ１５に制御電圧を印加し、その発振周波数が所定
周波数になるように制御する。

【００３１】収束動作開始時に、セレクタ３３に入力す
る初期値は、シリアルデータで入力し、インタフェース
部２２を介して、セレクタ３４のＢ入力に入力する。例
えば、ＶＣＯ１５の発振周波数範囲を２０ＭＨｚ，ＤＡ
Ｃ２１を２０ビットのＤＡＣとして、その上位８ビット
分をシリアルデータで入力することにより設定周波数か
らの偏差として８０ｋＨｚ程度にまで近づけることがで
きる。

【００３２】また、このＰＬＬが振動等の外乱によりそ
の安定状態から逸脱した場合は、セレクタ３４の出力信
号をＡ入力の信号、すなわち直前の安定状態における２
０ビットのデータとすることにより、設定周波数と一致
する２０ビットデータをその安定状態に復帰する場合の
初期値とすることができる。この場合も、収束動作開始
時と同様にして、所定時間２０ビットデータ（セレクタ
３４の出力）をセレクタ３３を介してラッチ３５に入力
する。その所定時間後、セレクタ３３の出力信号をその
Ａ入力とすることにより、ＰＬＬ動作を実現する。ま
た、ＬＰＦ３０の時定数制御も同様に行う。以上のよう
にして、安定状態にあるＰＬＬが、外乱によりその安定
状態を逸脱した場合、初期値として直前の安定状態にお
けるＤＡＣ２１に入力した全データをＤＡＣ２１を介し
てＶＣＯ１５に印加することにより、その安定状態への
復帰を短時間で行うことができる。

【００３３】次に、ＰＬＬの安定状態を検出するロック
検出回路３１、及びタイミング制御回路３２の回路図に
ついて、図４を用いて説明する。

【００３４】図４で、４５は大小比較回路、４６〜４８
はラッチ、４９，５０はＡＮＤゲート、５１はＯＲゲー
ト、５２はＡＮＤゲート、５３はタイマ回路、５４は立
ち下がりエッジ検出回路、５５は単安定マルチバイブレ
ータ回路である。

【００３５】ＰＬＬの安定状態は、所定周波数からの偏
差が所定値以下となった場合に、安定状態にあると判断
する。すなわち、前述のＶＣＯ１５に印加される制御電
圧（位相差分情報）の変動量が所定値以下となる場合で
ある。そこで、微分器２５の出力信号（位相差分情報の
変動量：ｌビット、ｌ＜ｎ）と所定値（ｌビット）との
大小を、大小比較回路４５で比較する。微分器２５の出
力信号が所定値よりも小さくなった時に、その大小比較
回路４５の出力信号はハイレベルに反転する。その大小
比較結果を、ラッチ４６，４７で順にラッチする。この
大小比較回路４５の出力がラッチ４６，４７でラッチさ
れるタイミングで連続してハイレベルをラッチしたとき
にＡＮＤゲート４９の出力信号はハイレベルになる。更
に、収束動作開始時から所定の時間をタイマ５３で計測
し、その所定時間経過後に、大小比較結果を生かすこと
により、ロック検出の誤判定を防止している。

【００３６】

【発明の効果】本発明によれば、位相比較情報が数値デ
ータで表現される周波数シンセサイザにおいて、ＰＬＬ
が安定状態に有るときのＤＡＣに入力されるデータを全
て記憶する。そして、このＰＬＬが外乱により安定状態
を逸脱したときに、即座にループゲインを最大値とし、
記憶データを安定状態へ復帰するときのスタート時のＤ
ＡＣ制御データとすることができるので、その復帰を短
時間で実現できる。

【図面の簡単な説明】

【図１】本発明の一実施例のブロック図。

【図２】本発明の一実施例の回路図。

【図３】図２の要部のタイミングチャート。

【図４】本発明のゲインシフト制御回路の回路図。

【符号の説明】

１１…基準発振器、 １２…階段状波基準信号発生部、 １３…基準信号微分位相発生部、 １４…クロック発生部、 １５…電圧制御発振器、 １６…階段信号発生部、 １７…階段信号微分位相発生部、 １８…微分位相比較器、 １９…積分器、 ２０…信号処理部、 ２１…電圧変換部、 ２２…インタフェイス部、 ２４…ディジタルフィルタ、 ２５…微分器、 ２６…ゲイン制御回路、 ２７…積分器、 ２８…タイミング制御回路、 ２９…ロック検出回路、 ３０…ＬＰＦ。

Claims (2)

【特許請求の範囲】
1. 【請求項１】基準発振器の出力信号から繰返し周波数の
   鋸歯状波形を有する基準信号を発生する基準信号発生部
   と、周波数を有する発振信号を出力する電圧制御発振器
   と、前記発振信号から繰返し周波数の鋸歯状波形を有す
   る鋸歯信号を出力する鋸歯信号発生部と、前記基準信号
   発生部の出力信号と鋸歯信号発生部の出力信号との位相
   差を求める位相比較器と、前記位相比較器の出力信号に
   信号処理を行う信号処理部と、前記信号処理部の出力信
   号を電圧に変換する変換器とを備え、前記変換器の出力
   信号によって前記電圧制御発振器の発振周波数を制御す
   ることにより、位相同期ループを構成した周波数シンセ
   サイザにおいて、 前記電圧制御発振器の発振周波数の所定周波数からの偏
   差を検出する検出手段と、前記検出手段の出力信号に応
   じて、前記信号処理部の出力信号を記憶する記憶手段
   と、前記検出手段の出力信号に応じて、前記記憶手段の
   出力信号の出力を選択して、前記変換器に所定期間入力
   する選択手段とを備えてなることを特徴とする周波数シ
   ンセサイザ。
2. 【請求項２】基準発振器の出力信号から繰返し周波数の
   鋸歯状波形を有する基準信号を発生する基準信号発生部
   と、周波数を有する発振信号を出力する電圧制御発振器
   と、前記発振信号から繰返し周波数の鋸歯状波形を有す
   る鋸歯信号を出力する鋸歯信号発生部と、前記基準信号
   の微分位相を求める基準信号微分位相発生部と、前記鋸
   歯信号の微分位相を求める鋸歯信号微分位相発生部と、
   前記基準信号微分位相発生部の出力信号と鋸歯信号微分
   位相発生部の出力信号との差を求める微分位相比較器
   と、前記微分位相比較器の出力信号を積分して位相誤差
   を求める積分器と、前記積分器の出力信号に信号処理を
   行う信号処理部と、前記信号処理部の出力信号を電圧に
   変換する変換器とを備え、前記変換器の出力信号によっ
   て前記電圧制御発振器の発振周波数を制御することによ
   り、位相同期ループを構成した周波数シンセサイザにお
   いて、 前記電圧制御発振器の発振周波数の所定周波数からの偏
   差を検出する検出手段と、前記検出手段の出力信号に応
   じて、前記信号処理部の出力信号を記憶する記憶手段
   と、前記検出手段の出力信号に応じて、前記記憶手段の
   出力信号の出力を選択して、前記変換器に所定期間入力
   する選択手段とを備えてなることを特徴とする周波数シ
   ンセサイザ。