JP2925182B2 - クロック再生装置 - Google Patents
クロック再生装置Info
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- JP2925182B2 JP2925182B2 JP1262852A JP26285289A JP2925182B2 JP 2925182 B2 JP2925182 B2 JP 2925182B2 JP 1262852 A JP1262852 A JP 1262852A JP 26285289 A JP26285289 A JP 26285289A JP 2925182 B2 JP2925182 B2 JP 2925182B2
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、CMI（コーデッド・マーク・インバージョ
ン）等の入力信号に同期して、その入力信号と同一のビ
ットレートのクロックを再生するクロック再生装置に関
する。
ン）等の入力信号に同期して、その入力信号と同一のビ
ットレートのクロックを再生するクロック再生装置に関
する。
〔従来の技術〕 一般にクロック再生装置は、入力パルスと電圧制御発
振器（以下VCOという）の出力パルスとの位相差を位相
比較器により検出し、この位相差をループフィルタによ
り高周波成分を除去し、これによりVCOを制御して出力
パルスを入力パルスに同期させていた。
振器（以下VCOという）の出力パルスとの位相差を位相
比較器により検出し、この位相差をループフィルタによ
り高周波成分を除去し、これによりVCOを制御して出力
パルスを入力パルスに同期させていた。
特にCMI等のディジタル信号においては、ワンショッ
ト回路等を用い入力パルスをその立下りを始点とする一
定パルス幅のパルス列に変換し、該パルス列の立上りも
しくは立下りと出力パルスとを比較するか、または、出
力パルスの立上りもしくは立下りと前記パルス列とを比
較することによって位相比較を行っていた。
ト回路等を用い入力パルスをその立下りを始点とする一
定パルス幅のパルス列に変換し、該パルス列の立上りも
しくは立下りと出力パルスとを比較するか、または、出
力パルスの立上りもしくは立下りと前記パルス列とを比
較することによって位相比較を行っていた。
このとき、実際の回路では、前記パルス列のパルス幅
は、出力パルスの周期の1/2とする必要がある。
は、出力パルスの周期の1/2とする必要がある。
しかし、従来の装置ではワンショット回路のパルス幅
は、出力パルスの周波数変化に追従しないため、位相比
較器の位相差検出能力が低下する欠点があった。
は、出力パルスの周波数変化に追従しないため、位相比
較器の位相差検出能力が低下する欠点があった。
このため、VCOの制御電圧（ループフィルタの出力）
によりパルス幅を変化させて出力パルスの周期の1/2に
整え、位相比較器の位相差検出能力の低下を防止してい
た（特開昭58-205337号参照）。
によりパルス幅を変化させて出力パルスの周期の1/2に
整え、位相比較器の位相差検出能力の低下を防止してい
た（特開昭58-205337号参照）。
従来の装置では、LSI化するのに際し、クロック再生
装置を構成する素子のばらつきにより、クロック再生装
置の自走周波数やワンショット回路のパルス幅が大きく
変化してしまう。そこで、幅広い範囲の周波数に対し周
波数同期できて、パルス幅変化できる必要があることか
ら、ループフィルタからの出力によるVCOの可変範囲を
広くとりループフィルタの帯域を広くする必要があっ
た。
装置を構成する素子のばらつきにより、クロック再生装
置の自走周波数やワンショット回路のパルス幅が大きく
変化してしまう。そこで、幅広い範囲の周波数に対し周
波数同期できて、パルス幅変化できる必要があることか
ら、ループフィルタからの出力によるVCOの可変範囲を
広くとりループフィルタの帯域を広くする必要があっ
た。
このため、ループフィルタの出力に高周波成分が多く
含まれると共に、ループフィルタからの制御電圧のわず
かな変動や雑音によりVCOの周波数および位相が大きく
変化するため、出力パルスの周波数および位相の精度・
安定性が悪くなるほか、ワンショット回路の出力パルス
幅も変動してしまい、高精度の位相比較ができないとい
う欠点があった。
含まれると共に、ループフィルタからの制御電圧のわず
かな変動や雑音によりVCOの周波数および位相が大きく
変化するため、出力パルスの周波数および位相の精度・
安定性が悪くなるほか、ワンショット回路の出力パルス
幅も変動してしまい、高精度の位相比較ができないとい
う欠点があった。
よって本発明の目的は、上述の点に鑑み、ループフィ
ルタによるVCO発振周波数の可変範囲を狭くしても、同
期でき、再生クロックの周波数，位相の精度・安定性の
優れたクロック再生装置を提供することにする。
ルタによるVCO発振周波数の可変範囲を狭くしても、同
期でき、再生クロックの周波数，位相の精度・安定性の
優れたクロック再生装置を提供することにする。
上記の目的を達成するために、本発明に係るクロック
再生装置は、入力信号のレベル変化を検出するエッジ検
出器と、該エッジ検出器の出力信号から所定幅のパルス
を形成して出力するパルス形成器と、前記入力信号に同
期して、該入力信号のビットレートと同一のクロックパ
ルスを発生する電圧制御発振器と、該発振器の出力位相
と前記パルス形成器の出力位相を比較する位相比較器
と、該比較器の出力信号の高周波成分を除去して該発振
器に制御電圧を出力するループフィルタと、を有するク
ロック再生装置において、前記パルス形成器および前記
電圧制御発振器は、それぞれ制御電圧に従ってコンデン
サに充電される速度が変化することによりパルス幅を制
御する単安定マルチバイブレータおよび非安定マルチバ
イブレータで構成されており、前記エッジ検出器の出力
信号または入力信号のビットレートと同一周波数の基準
クロックと前記電圧制御発振器の出力との間における周
波数差または位相差を検出し、その差が小さくなるよう
に前記電圧制御発振器の出力周期および前記パルス形成
器の出力パルス幅を変化させる第２の制御電圧を前記電
圧制御発振器および前記パルス形成器に供給する更正回
路を備えたものである。
再生装置は、入力信号のレベル変化を検出するエッジ検
出器と、該エッジ検出器の出力信号から所定幅のパルス
を形成して出力するパルス形成器と、前記入力信号に同
期して、該入力信号のビットレートと同一のクロックパ
ルスを発生する電圧制御発振器と、該発振器の出力位相
と前記パルス形成器の出力位相を比較する位相比較器
と、該比較器の出力信号の高周波成分を除去して該発振
器に制御電圧を出力するループフィルタと、を有するク
ロック再生装置において、前記パルス形成器および前記
電圧制御発振器は、それぞれ制御電圧に従ってコンデン
サに充電される速度が変化することによりパルス幅を制
御する単安定マルチバイブレータおよび非安定マルチバ
イブレータで構成されており、前記エッジ検出器の出力
信号または入力信号のビットレートと同一周波数の基準
クロックと前記電圧制御発振器の出力との間における周
波数差または位相差を検出し、その差が小さくなるよう
に前記電圧制御発振器の出力周期および前記パルス形成
器の出力パルス幅を変化させる第２の制御電圧を前記電
圧制御発振器および前記パルス形成器に供給する更正回
路を備えたものである。
本発明によれば、更正回路の働きにより、VCOの自走
周波数を順次可変させていくため、周波数引き込み範
囲、すなわちループフィルターの出力によるVCOの発振
周波数の可変範囲を狭くできる。さらに、パルス形成器
からの出力パルス幅は、電圧制御発振器の出力信号の周
期の約２分の１になっており、位相比較器が位相比較す
るのに最適な幅に更正され、ループフィルタの出力によ
らないため、精度・安定性の良い位相比較が可能とな
る。
周波数を順次可変させていくため、周波数引き込み範
囲、すなわちループフィルターの出力によるVCOの発振
周波数の可変範囲を狭くできる。さらに、パルス形成器
からの出力パルス幅は、電圧制御発振器の出力信号の周
期の約２分の１になっており、位相比較器が位相比較す
るのに最適な幅に更正され、ループフィルタの出力によ
らないため、精度・安定性の良い位相比較が可能とな
る。
以下に、図面を参照して本発明の一実施例を詳細に説
明する。
明する。
実施例 １ 本発明によるクロック再生装置の一実施例を第１図に
示す。本図において、〜は信号、20はエッジ検出
器,22はパルス形成器,24は位相比較器,26はループフィ
ルタ,28はVCO（電圧制御発振器）,30は更正回路であ
る。
示す。本図において、〜は信号、20はエッジ検出
器,22はパルス形成器,24は位相比較器,26はループフィ
ルタ,28はVCO（電圧制御発振器）,30は更正回路であ
る。
第２図に実施例１の更に詳しい構成図を示す。入力信
号は電圧比較器32の二つの入力端の電圧差ＶA−ＶBで
表わされ、電圧比較器32と立下りエッジ検出部34により
エッジ検出器20が構成され、パルス形成器22は単安定マ
ルチバイブレータで構成され、VCO28は非安定マルチバ
イブレータで構成される。
号は電圧比較器32の二つの入力端の電圧差ＶA−ＶBで
表わされ、電圧比較器32と立下りエッジ検出部34により
エッジ検出器20が構成され、パルス形成器22は単安定マ
ルチバイブレータで構成され、VCO28は非安定マルチバ
イブレータで構成される。
更正回路30は、エッジ検出器出力と再生クロック
の位相を比較する位相比較器36と、ループフィルタ26の
出力をさらに直流分に近くまで平滑化するローパスフィ
ルタ42の電圧と基準電圧Ｖ1の電圧を比較する電圧比較
器44とを有し、位相比較器36と電圧比較器44の出力信号
に応じてD/Aコンバータ40を制御する制御回路38からな
る。D/Aコンバータ40の出力電圧は、VCO28とパルス形成
器22に出力される。
の位相を比較する位相比較器36と、ループフィルタ26の
出力をさらに直流分に近くまで平滑化するローパスフィ
ルタ42の電圧と基準電圧Ｖ1の電圧を比較する電圧比較
器44とを有し、位相比較器36と電圧比較器44の出力信号
に応じてD/Aコンバータ40を制御する制御回路38からな
る。D/Aコンバータ40の出力電圧は、VCO28とパルス形成
器22に出力される。
第１図および第２図に示した実施例は、CMI（コーデ
ッド・マーク・インバージョン）符号復号器において利
用されるクロック再生装置の一例であって、第３図は第
１図および第２図中に示した信号〜の波形を示す。
エッジ検出器20の２つの入力端の電圧差として信号が
入力され、第３図の信号に示すように信号の立ち下
がりで振幅の中心を検出する。信号がパルス形成部22
に入力されて一定幅のパルス列信号となり、再生クロ
ックは信号に対し90°遅れた位相で且つ一定周期の
パルスとして再生される。
ッド・マーク・インバージョン）符号復号器において利
用されるクロック再生装置の一例であって、第３図は第
１図および第２図中に示した信号〜の波形を示す。
エッジ検出器20の２つの入力端の電圧差として信号が
入力され、第３図の信号に示すように信号の立ち下
がりで振幅の中心を検出する。信号がパルス形成部22
に入力されて一定幅のパルス列信号となり、再生クロ
ックは信号に対し90°遅れた位相で且つ一定周期の
パルスとして再生される。
本実施例においては、例えば入力信号のビットレート
が2.048MHzの場合、ループフィルタ26によるVCOの周波
数変化は±100kHzとする。さらに、D/Aコンバータ40を
８ビットとし、LSB（最小値ビット）に対しては10kHz変
化する。
が2.048MHzの場合、ループフィルタ26によるVCOの周波
数変化は±100kHzとする。さらに、D/Aコンバータ40を
８ビットとし、LSB（最小値ビット）に対しては10kHz変
化する。
次に、第４図に更正回路の動作フローチャートを示
し、第５図に更正時におけるVCO28の周波数とパルス形
成器22のパルス幅の遷移状態を示す。本実施例では、更
正回路の制御をゲートの組み合わせにより行なったが、
マイクロ・コンピュータ等を用いてもよい。
し、第５図に更正時におけるVCO28の周波数とパルス形
成器22のパルス幅の遷移状態を示す。本実施例では、更
正回路の制御をゲートの組み合わせにより行なったが、
マイクロ・コンピュータ等を用いてもよい。
クロック再生装置への電源投入もしくはリセット信号
の入力を契機として、更正回路が動作を開始する。まず
制御回路38がD/Aコンバータ40をリセットし、D/Aコンバ
ータ40の出力を最小“0"とする（ステップ１）。この結
果、VCO28の出力周波数は最小となり、入力信号の周
波数がクロック再生装置の周波数引き込み範囲をはずれ
るため非同期状態となる。このときパルス形成器22の出
力パルス幅も最大である。
の入力を契機として、更正回路が動作を開始する。まず
制御回路38がD/Aコンバータ40をリセットし、D/Aコンバ
ータ40の出力を最小“0"とする（ステップ１）。この結
果、VCO28の出力周波数は最小となり、入力信号の周
波数がクロック再生装置の周波数引き込み範囲をはずれ
るため非同期状態となる。このときパルス形成器22の出
力パルス幅も最大である。
位相比較器36は信号によりVCO28の出力パルスを
適当な期間、例えば32回サンプルし、位相比較を行なう
（ステップ２）。サンプルされた信号は、非同期状態の
場合、HIGHとLOWが不規則に現れる。
適当な期間、例えば32回サンプルし、位相比較を行なう
（ステップ２）。サンプルされた信号は、非同期状態の
場合、HIGHとLOWが不規則に現れる。
32回サンプルした結果が全てLOWでない場合、D/Aコン
バータ40へ供給するデータを＋２として増やし（ステッ
プ３）、VCO28の出力周波数を高くして適当な期間置い
た後、再び位相比較を行なう。32回の連続したサンプル
の結果が全てLOWとなった場合には、同期したと判断す
る。
バータ40へ供給するデータを＋２として増やし（ステッ
プ３）、VCO28の出力周波数を高くして適当な期間置い
た後、再び位相比較を行なう。32回の連続したサンプル
の結果が全てLOWとなった場合には、同期したと判断す
る。
この時点では入力信号の周波数はクロック再生装置の
周波数同期保持範囲の上限付近にあり、定常位相誤差を
有する。従って、ループフィルタ26の出力電圧は、定常
位相誤差の分だけ高くなっている。位相比較器24の入力
位相差が零となったときのループフィルタ26の出力電圧
を基準電圧Ｖ1として電圧比較器44に加え、ループフィ
ルタ26の出力電圧が基準電圧Ｖ1より高ければ、D/Aコン
バータ40へのデータを増やし、D/Aコンバータ40の出力
電圧を高くする（ステップ４）。
周波数同期保持範囲の上限付近にあり、定常位相誤差を
有する。従って、ループフィルタ26の出力電圧は、定常
位相誤差の分だけ高くなっている。位相比較器24の入力
位相差が零となったときのループフィルタ26の出力電圧
を基準電圧Ｖ1として電圧比較器44に加え、ループフィ
ルタ26の出力電圧が基準電圧Ｖ1より高ければ、D/Aコン
バータ40へのデータを増やし、D/Aコンバータ40の出力
電圧を高くする（ステップ４）。
VCO28の出力周波数は一旦高くなるが、フィードバッ
クにより再び同期状態となり、このときループフィルタ
26の出力電圧は低くなる。この動作をループフィルタ26
の出力が基準電圧より小さくなるまで、すなわち、ほぼ
一致するまで繰り返す。一致した時点で更正回路の出力
をロックして動作を終了してもよいし、引き続いて微調
整を行ってもよい。
クにより再び同期状態となり、このときループフィルタ
26の出力電圧は低くなる。この動作をループフィルタ26
の出力が基準電圧より小さくなるまで、すなわち、ほぼ
一致するまで繰り返す。一致した時点で更正回路の出力
をロックして動作を終了してもよいし、引き続いて微調
整を行ってもよい。
このとき第２の制御電圧はパルス形成器22に入力され
ており、パルス形成器22は、以下に示す理由により出力
パルス幅を再生クロックの周期の1/2とするように構
成されている。
ており、パルス形成器22は、以下に示す理由により出力
パルス幅を再生クロックの周期の1/2とするように構
成されている。
本実施例におけるパルス形成器22とVCO28の具体的構
成を第６図（Ａ）と第７図（Ａ）にそれぞれ示して説明
する。
成を第６図（Ａ）と第７図（Ａ）にそれぞれ示して説明
する。
第６図（Ａ）において46は更正回路30の出力である制
御電圧を電流に変換するＶ−Ｉ変換部である。いま出力
信号（第６図の信号Ｂ）がLOWである時は、PMOS FET5
0はオフ,NMOS FET52はオンし、コンデンサ48は両端が接
地されている。いま、エッジ検出器20の出力であるトリ
ガ信号（第６図の信号Ｃ）がフリップフロップ54に入
力されると、出力信号はHIGHになり、PMOS FET50はオ
ン,NMOS FET52はオフし、コンデンサ48はＶ−Ｉ変換部
で発生した電流に比例した速さで充電が行われる（第６
図の信号Ｅ）。
御電圧を電流に変換するＶ−Ｉ変換部である。いま出力
信号（第６図の信号Ｂ）がLOWである時は、PMOS FET5
0はオフ,NMOS FET52はオンし、コンデンサ48は両端が接
地されている。いま、エッジ検出器20の出力であるトリ
ガ信号（第６図の信号Ｃ）がフリップフロップ54に入
力されると、出力信号はHIGHになり、PMOS FET50はオ
ン,NMOS FET52はオフし、コンデンサ48はＶ−Ｉ変換部
で発生した電流に比例した速さで充電が行われる（第６
図の信号Ｅ）。
充電電圧がVrefに達すると、電圧比較器56の出力はHI
GHになり、フリップフロップ54にクロックを出力し、出
力信号はLOWになると共にコンデンサ48は放電され
る。
GHになり、フリップフロップ54にクロックを出力し、出
力信号はLOWになると共にコンデンサ48は放電され
る。
以上のようにして、パルス形成器20は制御電圧に従っ
てパルス幅を可変にすることができる。
てパルス幅を可変にすることができる。
第７図（Ａ）は、制御電圧入力端を２端子有するVCO2
8の構成例である。Ｖ−Ｉ変換部58および60は、第６図
（Ａ）に示したＶ−Ｉ変換部と同じ構成であり、ループ
フィルタ26からの制御電圧および更正回路30からの第２
の制御電圧を電流に変換する。いま再生クロック（第
７図では信号Ａ）がLOWである場合を考えると、PMOS FE
T62はオン、NMOS FET64はオフし、コンデンサ66は前記
電流によって充電され、PMOS FET68はオフ,NMOS FET70
はオンし、コンデンサ72は両端が接地される。
8の構成例である。Ｖ−Ｉ変換部58および60は、第６図
（Ａ）に示したＶ−Ｉ変換部と同じ構成であり、ループ
フィルタ26からの制御電圧および更正回路30からの第２
の制御電圧を電流に変換する。いま再生クロック（第
７図では信号Ａ）がLOWである場合を考えると、PMOS FE
T62はオン、NMOS FET64はオフし、コンデンサ66は前記
電流によって充電され、PMOS FET68はオフ,NMOS FET70
はオンし、コンデンサ72は両端が接地される。
コンデンサ66の充電電圧Ｆが基準電圧Vrefに達する
と、電圧比較器74はHIGHになり、フリップフロップ78に
クロックが出力され、信号Ａおよび信号Ｂは共に反転す
る。この時点でPMOS FET62はオフし、NMOS FET64はオン
し、コンデンサ66は放電され、PMOS FET68はオン、NMOS
FET70はオフし、コンデンサ72は充電を開始する。コン
デンサ72の充電電圧Ｇが基準電圧Verfに達すると、電圧
比較器76の出力はHIGHになり、フリップフロップ78の出
力が反転する。
と、電圧比較器74はHIGHになり、フリップフロップ78に
クロックが出力され、信号Ａおよび信号Ｂは共に反転す
る。この時点でPMOS FET62はオフし、NMOS FET64はオン
し、コンデンサ66は放電され、PMOS FET68はオン、NMOS
FET70はオフし、コンデンサ72は充電を開始する。コン
デンサ72の充電電圧Ｇが基準電圧Verfに達すると、電圧
比較器76の出力はHIGHになり、フリップフロップ78の出
力が反転する。
したがって、制御電圧と第２の制御電圧に従って、コ
ンデンサに充電される速度が変化して出力周波数を制御
することができる。
ンデンサに充電される速度が変化して出力周波数を制御
することができる。
本実施例においては、VCO28のコンデンサ66,72とパル
ス形成器22のコンデンサ48の容量を等しくし、かつ、基
準電圧Verfを等しくしたため、パルス形成器22のパルス
幅をVCO28の出力の同期の1/2とすることができた。
ス形成器22のコンデンサ48の容量を等しくし、かつ、基
準電圧Verfを等しくしたため、パルス形成器22のパルス
幅をVCO28の出力の同期の1/2とすることができた。
以上のように、パルス形成器22とVCO28にそれぞれ単
安定マルチバイブレータ，非安定マルチバイブレータと
いう類似度の高い回路を利用しているため、再生クロッ
クの1/2周期となり、更正精度を高めることができる。
安定マルチバイブレータ，非安定マルチバイブレータと
いう類似度の高い回路を利用しているため、再生クロッ
クの1/2周期となり、更正精度を高めることができる。
実施例 ２ 第８図は、本発明を適用した第２の実施例を示す。本
実施例は第１図に示した実施例と基本的には同じである
が、本クロック再生装置が用いられる符号復号器（図示
せず）内に受信すべき信号のビットレートと同一周波数
の基準クロックが存在している場合を前提としている。
すなわち、更正回路32には基準クロックが入力されてお
り、VCO28の発振周波数（PLLの自走周波数）が基準クロ
ックの周波数と一致するように、またパルス幅補正器の
レベル検出器からの出力を受けて出力するパルスの幅が
１ビット区間の1/2になるように、更正を行うものであ
る。
実施例は第１図に示した実施例と基本的には同じである
が、本クロック再生装置が用いられる符号復号器（図示
せず）内に受信すべき信号のビットレートと同一周波数
の基準クロックが存在している場合を前提としている。
すなわち、更正回路32には基準クロックが入力されてお
り、VCO28の発振周波数（PLLの自走周波数）が基準クロ
ックの周波数と一致するように、またパルス幅補正器の
レベル検出器からの出力を受けて出力するパルスの幅が
１ビット区間の1/2になるように、更正を行うものであ
る。
本実施例によれば、第１の実施例（第１図参照）に比
べて、更正回路をより簡易に構成することができる。
べて、更正回路をより簡易に構成することができる。
以上の説明から明らかなように、本発明によれば、製
造時に素子がばらついた場合にも同期保持範囲を狭くで
き、位相比較器が位相比較するのに最適な幅に更正でき
るため、周波数・位相の精度、安定性の良いクロック再
生装置を実現することができる。
造時に素子がばらついた場合にも同期保持範囲を狭くで
き、位相比較器が位相比較するのに最適な幅に更正でき
るため、周波数・位相の精度、安定性の良いクロック再
生装置を実現することができる。
第１図は本発明の第１の実施例を示すブロック図、 第２図は第１図の具体的な構成例を示す回路図、 第３図は第１図および第２図における各部の信号波形
図、 第４図は更正回路の動作を示すフローチャート、 第５図は更正時におけるVCOの周波数とパルス形成器の
出力パルスを示す線図、 第６図（Ａ）はVCOおよびパルス形成器の具体的構成を
示す回路図、 第６図（Ｂ）は第６図（Ａ）の動作を示す波形図、 第７図（Ａ）はVCOおよびパルス形成器の具体的構成を
示す波形図、 第７図（Ｂ）は第７図（Ａ）の動作を示す波形図、 第８図は第２の実施例を示すブロック図である。 20……エッジ検出部、22……パルス形成器、24……位相
比較器、26……ループフィルタ、28……VCO、30……更
正回路、30a……第１の更正回路、30b……第２の更正回
路。
図、 第４図は更正回路の動作を示すフローチャート、 第５図は更正時におけるVCOの周波数とパルス形成器の
出力パルスを示す線図、 第６図（Ａ）はVCOおよびパルス形成器の具体的構成を
示す回路図、 第６図（Ｂ）は第６図（Ａ）の動作を示す波形図、 第７図（Ａ）はVCOおよびパルス形成器の具体的構成を
示す波形図、 第７図（Ｂ）は第７図（Ａ）の動作を示す波形図、 第８図は第２の実施例を示すブロック図である。 20……エッジ検出部、22……パルス形成器、24……位相
比較器、26……ループフィルタ、28……VCO、30……更
正回路、30a……第１の更正回路、30b……第２の更正回
路。
フロントページの続き (56)参考文献 特開 昭63−200641（ＪＰ，Ａ) 特開 昭60−113530（ＪＰ，Ａ) 特開 昭59−219025（ＪＰ，Ａ) 特開 昭58−107727（ＪＰ，Ａ) 特開 昭59−65909（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H03L 7/06 - 7/14
Claims (1)
- 【請求項１】入力信号のレベル変化を検出するエッジ検
出器と、該エッジ検出器の出力信号から所定幅のパルス
を形成して出力するパルス形成器と、前記入力信号に同
期して、該入力信号のビットレートと同一のクロックパ
ルスを発生する電圧制御発振器と、該発振器の出力位相
と前記パルス形成器の出力位相を比較する位相比較器
と、該比較器の出力信号の高周波成分を除去して該発振
器に制御電圧を出力するループフィルタと、を有するク
ロック再生装置において、 前記パルス形成器および前記電圧制御発振器は、それぞ
れ制御電圧に従ってコンデンサに充電される速度が変化
することによりパルス幅を制御する単安定マルチバイブ
レータおよび非安定マルチバイブレータで構成されてお
り、 前記エッジ検出器の出力信号または入力信号のビットレ
ートと同一周波数の基準クロックと前記電圧制御発振器
の出力との間における周波数差または位相差を検出し、
その差が小さくなるように前記電圧制御発振器の出力周
期および前記パルス形成器の出力パルス幅を変化させる
第２の制御電圧を前記電圧制御発振器および前記パルス
形成器に供給する更正回路を備えた ことを特徴とするクロック再生装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1262852A JP2925182B2 (ja) | 1989-10-11 | 1989-10-11 | クロック再生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1262852A JP2925182B2 (ja) | 1989-10-11 | 1989-10-11 | クロック再生装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03125516A JPH03125516A (ja) | 1991-05-28 |
| JP2925182B2 true JP2925182B2 (ja) | 1999-07-28 |
Family
ID=17381520
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1262852A Expired - Fee Related JP2925182B2 (ja) | 1989-10-11 | 1989-10-11 | クロック再生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2925182B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3590304B2 (ja) * | 1999-08-12 | 2004-11-17 | 株式会社東芝 | アナログ同期回路 |
| KR100849222B1 (ko) * | 2006-04-10 | 2008-07-31 | 삼성전자주식회사 | 직렬 전송 방식에 사용되는 전송주파수 제어 방법, 이를기록한 기록매체 및 장치 |
-
1989
- 1989-10-11 JP JP1262852A patent/JP2925182B2/ja not_active Expired - Fee Related
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|---|---|
| JPH03125516A (ja) | 1991-05-28 |
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