JPS605095B2 - Ｐｌｌ回路の安定化時間の短縮方法 - Google Patents
Ｐｌｌ回路の安定化時間の短縮方法Info
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- JPS605095B2 JPS605095B2 JP52043905A JP4390577A JPS605095B2 JP S605095 B2 JPS605095 B2 JP S605095B2 JP 52043905 A JP52043905 A JP 52043905A JP 4390577 A JP4390577 A JP 4390577A JP S605095 B2 JPS605095 B2 JP S605095B2
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- 238000011105 stabilization Methods 0.000 title claims description 3
- 238000000034 method Methods 0.000 claims description 4
- 230000010355 oscillation Effects 0.000 claims 2
- 238000010586 diagram Methods 0.000 description 7
- 230000010354 integration Effects 0.000 description 4
- 230000001788 irregular Effects 0.000 description 2
- 238000005070 sampling Methods 0.000 description 2
- 230000001276 controlling effect Effects 0.000 description 1
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- 230000007257 malfunction Effects 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/76—Television signal recording
- H04N5/91—Television signal processing therefor
- H04N5/93—Regeneration of the television signal or of selected parts thereof
- H04N5/95—Time-base error compensation
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
- H03L7/104—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using an additional signal from outside the loop for setting or controlling a parameter in the loop
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- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Television Signal Processing For Recording (AREA)
- Signal Processing Not Specific To The Method Of Recording And Reproducing (AREA)
Description
【発明の詳細な説明】
本発明はフェーズロックドループ（ＰＬＬ）回路の安定
化に要する時間を短縮する方法を提供せんとするもので
ある。
化に要する時間を短縮する方法を提供せんとするもので
ある。
ＰＬＬ回路は各種電気機器において賞用されている。
たとえばビデオデイスクプレーヤにおいては、再生映像
信号の時間誤差を補正するために再生水平同期信号の時
間誤差変動を検出するようにしているが、そのために上
記ＰＬＬ回路が利用されている。このＰＬＬ回路には、
その発振器の出力を直接位相比較回路に供給するものと
、該出力を１／Ｎ分周器５を介して供給するものとがあ
るが、いずれのものにおいても、その入力から供給され
るべき入力信号がないときには積分回路の出力レベルＶ
が不定値となって、正規の入力信号が到来してからこの
ＰＬＬ回路が安定化する迄の時間が区々となり、場合に
よっては安定化に面する時間が非常に長くかかる欠点が
否めなかった。
信号の時間誤差を補正するために再生水平同期信号の時
間誤差変動を検出するようにしているが、そのために上
記ＰＬＬ回路が利用されている。このＰＬＬ回路には、
その発振器の出力を直接位相比較回路に供給するものと
、該出力を１／Ｎ分周器５を介して供給するものとがあ
るが、いずれのものにおいても、その入力から供給され
るべき入力信号がないときには積分回路の出力レベルＶ
が不定値となって、正規の入力信号が到来してからこの
ＰＬＬ回路が安定化する迄の時間が区々となり、場合に
よっては安定化に面する時間が非常に長くかかる欠点が
否めなかった。
これは、ＰＬＬ回路への入力信号が機器の運用途中にお
いて途切れる機会の多いもの、たとえばポーズ機能を備
えたビデオディスクプレーヤにおいてはとくに改善され
なければならない。上記欠点を明らかにするため一般の
ＰＬＬ回路を起動スタートする場合の動作につき説明す
る。
いて途切れる機会の多いもの、たとえばポーズ機能を備
えたビデオディスクプレーヤにおいてはとくに改善され
なければならない。上記欠点を明らかにするため一般の
ＰＬＬ回路を起動スタートする場合の動作につき説明す
る。
第１図のＰＬＬ回路の入力端子１にある時点ｔｏより第
２図に示して正規の入力信号ａ，が入力された場合、位
相比較回路２内において電圧制御発振器３の出力を波形
整形した鏡歯状波ｄ，を前記時点以降からサンプリング
して前記位相比較回路の出力として波形ｑに示すような
信号を導出し、それを積分回路４に供孫舎した場合波形
ｃ，に示すような信号を導出する。ここで、正規の入力
信号が入る時点も以前においては前記積分回路出力はあ
る不定のレベルたとえばＶｏを示し、入力信号の到来後
のある時点りこおいて最終平衡安定レベルである一定値
Ｖ，におちつく。この起動後より安定するまでの期間（
引込時間、Ｔ：Ｌ−ｔｏ）は前記積分回路の特性及び正
規の入力信号が到来する前のレベルＶｏと安定後のレベ
ルＶ，との差に依存し、前記積分回路の時定数が大きい
程、又ＩＶ。−Ｖ，ｌが大きい程長くなる。第３図の波
形Ｃ３，Ｃ３′はこの間の事情を示している。すなわち
不定レベルＶｏがＶｏ，の如くＶのよりも安定レベルＶ
，から離れている場合、引込時間は長くなる。したがっ
て、この引込時間を短か〈するためには前記積分回路の
特性が固定されているときは上記しベル差をなくすよう
にすればよいことがわかる。けれども、第２図の如く入
力信号の到来時点以前に入力端子１に入力かない場合に
は入力信号の到来時点が不定であるので、Ｖｏの値は不
定となり上記しベル差を規定することができない。本発
明は、正規の入力信号が到来する前の積分回路出力レベ
ルＶｏを安定レベルＶ，に可及的に一致するように規定
するために、その到来時点ｔｏ以前には、正規の入力信
号の周波数に比して十分高い周波数を持つ正規でない入
力信号をＰＬＬ回路の入力端子に供給し、而して前言己
ＰＬＬ回路の引込時間を可及的に短縮せんとするもので
ある。
２図に示して正規の入力信号ａ，が入力された場合、位
相比較回路２内において電圧制御発振器３の出力を波形
整形した鏡歯状波ｄ，を前記時点以降からサンプリング
して前記位相比較回路の出力として波形ｑに示すような
信号を導出し、それを積分回路４に供孫舎した場合波形
ｃ，に示すような信号を導出する。ここで、正規の入力
信号が入る時点も以前においては前記積分回路出力はあ
る不定のレベルたとえばＶｏを示し、入力信号の到来後
のある時点りこおいて最終平衡安定レベルである一定値
Ｖ，におちつく。この起動後より安定するまでの期間（
引込時間、Ｔ：Ｌ−ｔｏ）は前記積分回路の特性及び正
規の入力信号が到来する前のレベルＶｏと安定後のレベ
ルＶ，との差に依存し、前記積分回路の時定数が大きい
程、又ＩＶ。−Ｖ，ｌが大きい程長くなる。第３図の波
形Ｃ３，Ｃ３′はこの間の事情を示している。すなわち
不定レベルＶｏがＶｏ，の如くＶのよりも安定レベルＶ
，から離れている場合、引込時間は長くなる。したがっ
て、この引込時間を短か〈するためには前記積分回路の
特性が固定されているときは上記しベル差をなくすよう
にすればよいことがわかる。けれども、第２図の如く入
力信号の到来時点以前に入力端子１に入力かない場合に
は入力信号の到来時点が不定であるので、Ｖｏの値は不
定となり上記しベル差を規定することができない。本発
明は、正規の入力信号が到来する前の積分回路出力レベ
ルＶｏを安定レベルＶ，に可及的に一致するように規定
するために、その到来時点ｔｏ以前には、正規の入力信
号の周波数に比して十分高い周波数を持つ正規でない入
力信号をＰＬＬ回路の入力端子に供給し、而して前言己
ＰＬＬ回路の引込時間を可及的に短縮せんとするもので
ある。
第４図は本発明方法をビデオディスクプレーャに使用し
た１実施例の要部ブロック図である。
た１実施例の要部ブロック図である。
ピックアツプー川まビデオディスク１１よりその記録信
号を抽出し、その抽出出力はプリアンプ１２、リミタ１
３及び復調器１４に供されビデオ信号ｅ４が復調される
。このビデオ信号は同期分離回路１５に供給されてその
出力として信号らを導出する。各信号宅４，ｆ４におい
て、時点らを境として、その前は前記プレーャが実質的
に再生状態にあらずランダムノイズ（たとえば４〜９Ｍ
批のホワイトノイズ）を呈し、またそれ以降は通常の再
生状態にあることを示している。
号を抽出し、その抽出出力はプリアンプ１２、リミタ１
３及び復調器１４に供されビデオ信号ｅ４が復調される
。このビデオ信号は同期分離回路１５に供給されてその
出力として信号らを導出する。各信号宅４，ｆ４におい
て、時点らを境として、その前は前記プレーャが実質的
に再生状態にあらずランダムノイズ（たとえば４〜９Ｍ
批のホワイトノイズ）を呈し、またそれ以降は通常の再
生状態にあることを示している。
再生した水平同期信号にはいわゆるドロップアウトに基
づく不要パルスが図示の如く乗る可能性がある。
づく不要パルスが図示の如く乗る可能性がある。
この不要パルスを含んだ水平同期信号を使ってジッタ−
検出を行なうと誤動作を生じるので、この水平同期信号
はゲート回路１６及び短パルス除去回路１７を備えた信
号処理回路１８に通して前言己不要パルスを除去するよ
うにしている。この信号処理回路１８に前記再生水平同
期信号を通すと前記不要パルスが除去されきれいな水平
同期信号のみが得られるが、同時に上記ランダムノイズ
も除去される傾向にあるので、上記時点ｔｏに達する直
前までは該信号処理回路１８を短絡すべくスイッチ信号
＆によってスイッチ１９，２０をオンするようにしてい
る。而してＰＬＬ回路２１の入力端子２２に第５図ａ４
に示すような入力信号を供給する。
検出を行なうと誤動作を生じるので、この水平同期信号
はゲート回路１６及び短パルス除去回路１７を備えた信
号処理回路１８に通して前言己不要パルスを除去するよ
うにしている。この信号処理回路１８に前記再生水平同
期信号を通すと前記不要パルスが除去されきれいな水平
同期信号のみが得られるが、同時に上記ランダムノイズ
も除去される傾向にあるので、上記時点ｔｏに達する直
前までは該信号処理回路１８を短絡すべくスイッチ信号
＆によってスイッチ１９，２０をオンするようにしてい
る。而してＰＬＬ回路２１の入力端子２２に第５図ａ４
に示すような入力信号を供給する。
ここで時点ｔｏまでは正規でない入力信号Ａが供給され
、その時点以降には正規の入力信号Ｂが供給される。尚
、本実施例では正規でない入力信号の周波数は４〜９Ｍ
批近辺のランダムノイズであり、また正規の入力信号の
周波数は水平周波数である。この入力信号は、中心周波
数が水平周波数である電圧制御発振器２３と、前記入力
信号及び前記発振器出力を２入力する位相比較回路であ
って前記発振器出力を鋸歯状波に変換する回路を含んだ
位相比較回路２４と、この比較出力の直流成分レベルを
調整する回路２５と、その出力を積分して積分出力で前
記発振器の周波数を制御する積分回路２６とを備えたＰ
ＬＬ回路２１に供給される。そのため上記時点ら以前に
おいては、前記位相比較回路２４は前記発振器２３の出
力とみることができる鏡歯状波平を４に比し十分高い周
波数を有する上記正規でない入力信号でサンプリングし
ているので、その出力として第４図ぬの如き比較出力を
呈し、それを積分回路２６に入力するとその出力は波形
ｃ４の如く前記発振器出力の直流成分レベルに相当した
出力を呈する。比較される信号ｂ４がｑと相似になるた
めには入力サンプリングパルス信号ａ４の周波数は被サ
ンプリング波が正弦波の場合には、その周波数の２倍以
上の周波数であればよい。また、本実施例の如く被サン
プリング波が非正弦波である鏡歯状波のようなものであ
れば、その周波数成分の数次の高周波成分周波数の２倍
以上のサンプリング周波数をもてばよく上記ランダムノ
イズはこの条件を満している。上記平均レベル出力は前
記調整回路２５に供給され、そこでその出力が、上記正
規の入力信号が供給されたときに呈する安定レベルＶ，
に可及的に一致するように、すなわち第６図イを同図口
にすがるように調整される。
、その時点以降には正規の入力信号Ｂが供給される。尚
、本実施例では正規でない入力信号の周波数は４〜９Ｍ
批近辺のランダムノイズであり、また正規の入力信号の
周波数は水平周波数である。この入力信号は、中心周波
数が水平周波数である電圧制御発振器２３と、前記入力
信号及び前記発振器出力を２入力する位相比較回路であ
って前記発振器出力を鋸歯状波に変換する回路を含んだ
位相比較回路２４と、この比較出力の直流成分レベルを
調整する回路２５と、その出力を積分して積分出力で前
記発振器の周波数を制御する積分回路２６とを備えたＰ
ＬＬ回路２１に供給される。そのため上記時点ら以前に
おいては、前記位相比較回路２４は前記発振器２３の出
力とみることができる鏡歯状波平を４に比し十分高い周
波数を有する上記正規でない入力信号でサンプリングし
ているので、その出力として第４図ぬの如き比較出力を
呈し、それを積分回路２６に入力するとその出力は波形
ｃ４の如く前記発振器出力の直流成分レベルに相当した
出力を呈する。比較される信号ｂ４がｑと相似になるた
めには入力サンプリングパルス信号ａ４の周波数は被サ
ンプリング波が正弦波の場合には、その周波数の２倍以
上の周波数であればよい。また、本実施例の如く被サン
プリング波が非正弦波である鏡歯状波のようなものであ
れば、その周波数成分の数次の高周波成分周波数の２倍
以上のサンプリング周波数をもてばよく上記ランダムノ
イズはこの条件を満している。上記平均レベル出力は前
記調整回路２５に供給され、そこでその出力が、上記正
規の入力信号が供給されたときに呈する安定レベルＶ，
に可及的に一致するように、すなわち第６図イを同図口
にすがるように調整される。
その結果正規の入力信号がＰＬＬ回路に入力される直前
には前記積分回路出力を安定レベル付近に規定すること
ができ、而してＰＬＬ回路の起動から安定動作への移行
を極めて短時間で行うことができる。この発明の思想は
上記実施例に限らずＰＬＬ回路を備えた各種機器に適用
されることはいうまでもない。
には前記積分回路出力を安定レベル付近に規定すること
ができ、而してＰＬＬ回路の起動から安定動作への移行
を極めて短時間で行うことができる。この発明の思想は
上記実施例に限らずＰＬＬ回路を備えた各種機器に適用
されることはいうまでもない。
また、ビデオディスクプレーャに適用した場合、正規で
ない入力信号として上記実施例の如く水平同期信号が抽
出される系のランダムノイズに代えて該プレーャに備え
た発振器たとえばサブキャリア発振器の出力を利用する
ようにしてもよし、。更に、上記調整回路の配置も上記
実施例に限らず発振器出力の平均レベルを変更できる構
成であればどこでも良いことは明らかである。
ない入力信号として上記実施例の如く水平同期信号が抽
出される系のランダムノイズに代えて該プレーャに備え
た発振器たとえばサブキャリア発振器の出力を利用する
ようにしてもよし、。更に、上記調整回路の配置も上記
実施例に限らず発振器出力の平均レベルを変更できる構
成であればどこでも良いことは明らかである。
第１図は一般的なＰＬＬ回路のブロ、ソク図、第２図は
その動作説明図、第３図は引込時間の説明図である。 第４図は本発明方法をビデオディスクプレーャに使用し
た１実施例の要部ブロック図、第５図はその動作説明図
、第６図は引込時間の説明図である。主な図番の説明２
２・・・入力端子、２３・・・電圧制御発振器、２４・
・・位相比較回路、２５・・・調整回路、２６・・・積
分回路、２１・・・ＰＬＬ回路、Ｂ…正規の入力信号、
Ａ…正規でない入力信号、１８・・・信号処理回路。 第１図 第２図 第３図 第４図 第５図 第６図
その動作説明図、第３図は引込時間の説明図である。 第４図は本発明方法をビデオディスクプレーャに使用し
た１実施例の要部ブロック図、第５図はその動作説明図
、第６図は引込時間の説明図である。主な図番の説明２
２・・・入力端子、２３・・・電圧制御発振器、２４・
・・位相比較回路、２５・・・調整回路、２６・・・積
分回路、２１・・・ＰＬＬ回路、Ｂ…正規の入力信号、
Ａ…正規でない入力信号、１８・・・信号処理回路。 第１図 第２図 第３図 第４図 第５図 第６図
Claims (1)
- １ 入力端子と、電圧制御発振器と、前記入力端子から
の入力信号の位相と前記発振器からの発振出力の位相と
比較し位相差を検出する比較回路と、この比較回路の出
力を積分しその積分出力に基づき前記発振器の発振周波
数を制御する積分回路とを備えたフエーズロツクドルー
プ（ＰＬＬ）回路に、前記入力端子から正規の入力信号
が供給する直前まで、該正規の入力信号の周波数に比べ
て十分高い周波数を持った正規でない入力信号を供給し
、この正規でない入力信号によって前記積分回路出力が
前記正規の入力が供給されたとき呈する該積分回路出力
に可及的に一致するように規定し、もって前記正規の入
力信号の到来直後から前記ＰＬＬ回路の安定化までの時
間を圧縮する方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52043905A JPS605095B2 (ja) | 1977-04-14 | 1977-04-14 | Ｐｌｌ回路の安定化時間の短縮方法 |
| US05/896,613 US4167027A (en) | 1977-04-14 | 1978-04-14 | Stabilizing circuit for phase locked loop |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52043905A JPS605095B2 (ja) | 1977-04-14 | 1977-04-14 | Ｐｌｌ回路の安定化時間の短縮方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS53128256A JPS53128256A (en) | 1978-11-09 |
| JPS605095B2 true JPS605095B2 (ja) | 1985-02-08 |
Family
ID=12676716
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52043905A Expired JPS605095B2 (ja) | 1977-04-14 | 1977-04-14 | Ｐｌｌ回路の安定化時間の短縮方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4167027A (ja) |
| JP (1) | JPS605095B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4314206A (en) * | 1979-12-26 | 1982-02-02 | Motorola Inc. | Noise chopper for preventing false locks in a coherent carrier recovery system |
| US4608610A (en) * | 1980-08-22 | 1986-08-26 | Victor Company Of Japan, Ltd. | Jitter compensation system in rotary recording medium reproducing apparatus |
| NL8801340A (nl) * | 1988-05-25 | 1989-12-18 | Philips Nv | Inrichting voor het afleiden van een variabele bemonsteringsfrekwentie. |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3887941A (en) * | 1972-09-01 | 1975-06-03 | Int Video Corp | Synchronizing pulse processor for a video tape recorder |
| CA1083706A (en) * | 1975-08-25 | 1980-08-12 | Ichiro Takahara | Jitter correcting system in video reproducing apparatus |
-
1977
- 1977-04-14 JP JP52043905A patent/JPS605095B2/ja not_active Expired
-
1978
- 1978-04-14 US US05/896,613 patent/US4167027A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4167027A (en) | 1979-09-04 |
| JPS53128256A (en) | 1978-11-09 |
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