JPH0548038B2 - - Google Patents
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- JPH0548038B2 JPH0548038B2 JP58184027A JP18402783A JPH0548038B2 JP H0548038 B2 JPH0548038 B2 JP H0548038B2 JP 58184027 A JP58184027 A JP 58184027A JP 18402783 A JP18402783 A JP 18402783A JP H0548038 B2 JPH0548038 B2 JP H0548038B2
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- signal
- circuit
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- horizontal synchronization
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N9/00—Details of colour television systems
- H04N9/79—Processing of colour television signals in connection with recording
- H04N9/80—Transformation of the television signal for recording, e.g. modulation, frequency changing; Inverse transformation for playback
- H04N9/82—Transformation of the television signal for recording, e.g. modulation, frequency changing; Inverse transformation for playback the individual colour picture signal components being recorded simultaneously only
- H04N9/83—Transformation of the television signal for recording, e.g. modulation, frequency changing; Inverse transformation for playback the individual colour picture signal components being recorded simultaneously only the recorded chrominance signal occupying a frequency band under the frequency band of the recorded brightness signal
- H04N9/84—Transformation of the television signal for recording, e.g. modulation, frequency changing; Inverse transformation for playback the individual colour picture signal components being recorded simultaneously only the recorded chrominance signal occupying a frequency band under the frequency band of the recorded brightness signal the recorded signal showing a feature, which is different in adjacent track parts, e.g. different phase or frequency
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- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はビデオ信号の位相制御回路に関し、例
えばビデオテープレコーダ（VTR）等のビデオ
信号処理装置に適用して好適なものである。
えばビデオテープレコーダ（VTR）等のビデオ
信号処理装置に適用して好適なものである。
例えばVTRの再生回路において、色信号の位
相を再生ビデオ信号にロツクさせながら低域変換
色信号を搬送色信号に周波数変換するために第１
図の構成の位相制御回路が用いられている。すな
わちテープから再生された再生低域変換色信号Ｓ
１（周波数fS）は周波数変換回路１においてロー
カル信号Ｓ２（周波数fS＋fCによつて周波数変換
されて周波数がfCの搬送色信号Ｓ３に変換され
る。かくして得られた搬送色信号Ｓ３はバンドパ
スフイルタ２を通した後加算回路２０において
1H遅延回路３の出力と加算されて後段回路に再
生搬送色信号Ｓ０として送出される。
相を再生ビデオ信号にロツクさせながら低域変換
色信号を搬送色信号に周波数変換するために第１
図の構成の位相制御回路が用いられている。すな
わちテープから再生された再生低域変換色信号Ｓ
１（周波数fS）は周波数変換回路１においてロー
カル信号Ｓ２（周波数fS＋fCによつて周波数変換
されて周波数がfCの搬送色信号Ｓ３に変換され
る。かくして得られた搬送色信号Ｓ３はバンドパ
スフイルタ２を通した後加算回路２０において
1H遅延回路３の出力と加算されて後段回路に再
生搬送色信号Ｓ０として送出される。
この再生搬送色信号Ｓ０はバースト抜取回路４
に与えられ、抜取られたバースト信号Ｓ４が位相
比較回路５に与えられて色副搬送波の周波数fCを
もつ水晶発振器６の出力Ｓ５と位相比較される。
その位相エラー信号Ｓ６は電圧制御型発振回路
（VCO回路）７に与えられてその発振周波数fSを
エラー信号Ｓ６が０になる方向に制御する。かく
して得られるVCO回路７の出力Ｓ７は周波数変
換回路８に与えられ、発振器６の出力Ｓ５と共に
その周波数の和の周波数fS＋fCのキヤリア信号Ｓ
８を送出する。このキヤリア信号Ｓ８は移相制御
回路９に与えられてPI信号Ｓ９によつてPI処理
された後ローカル信号Ｓ２として周波数変換回路
１に送出される。
に与えられ、抜取られたバースト信号Ｓ４が位相
比較回路５に与えられて色副搬送波の周波数fCを
もつ水晶発振器６の出力Ｓ５と位相比較される。
その位相エラー信号Ｓ６は電圧制御型発振回路
（VCO回路）７に与えられてその発振周波数fSを
エラー信号Ｓ６が０になる方向に制御する。かく
して得られるVCO回路７の出力Ｓ７は周波数変
換回路８に与えられ、発振器６の出力Ｓ５と共に
その周波数の和の周波数fS＋fCのキヤリア信号Ｓ
８を送出する。このキヤリア信号Ｓ８は移相制御
回路９に与えられてPI信号Ｓ９によつてPI処理
された後ローカル信号Ｓ２として周波数変換回路
１に送出される。
かくして再生搬送色信号Ｓ０の位相は位相比較
回路５において発振器６の出力Ｓ５の位相を基準
としてこれを一致するように位相制御される。そ
の際周波数変換回路８においてキヤリア信号Ｓ８
を得る前に十分に低い周波数fSで発振するVCO回
路７を位相比較回路５の位相エラー信号Ｓ６によ
つて制御するようにしたことにより、容易かつ安
定に自動位相制御しうる。
回路５において発振器６の出力Ｓ５の位相を基準
としてこれを一致するように位相制御される。そ
の際周波数変換回路８においてキヤリア信号Ｓ８
を得る前に十分に低い周波数fSで発振するVCO回
路７を位相比較回路５の位相エラー信号Ｓ６によ
つて制御するようにしたことにより、容易かつ安
定に自動位相制御しうる。
ところが以上の構成によれば再生搬送色信号Ｓ
０から抜取つたバースト信号に基づいて位相制御
されたVCO回路７の出力を用いて得たローカル
信号Ｓ２によつて再生低域変換色信号Ｓ１から再
生搬送色信号Ｓ０を得るようなループが構成され
ているので、このループにおいて水晶発振器６の
発振周波数から離れた周波数の周波数信号がバー
スト信号Ｓ４として与えられた場合にも擬似ロツ
ク状態になるおそれがある。
０から抜取つたバースト信号に基づいて位相制御
されたVCO回路７の出力を用いて得たローカル
信号Ｓ２によつて再生低域変換色信号Ｓ１から再
生搬送色信号Ｓ０を得るようなループが構成され
ているので、このループにおいて水晶発振器６の
発振周波数から離れた周波数の周波数信号がバー
スト信号Ｓ４として与えられた場合にも擬似ロツ
ク状態になるおそれがある。
本発明はこのような位相制御回路における擬似
ロツクを生じさせないようにしようとするもの
で、かくするにつき位相制御回路をIC上に形成
した場合にこれに適応できるようにしたものであ
る。
ロツクを生じさせないようにしようとするもの
で、かくするにつき位相制御回路をIC上に形成
した場合にこれに適応できるようにしたものであ
る。
かかる目的を達成するため本発明においては、
VCO回路の出力信号に基づいてビデオ信号を処
理して得られる周波数信号を分周回路部において
ビデオ信号に含まれている水平同期信号の各水平
同期区間内における位相を表わすフラグ信号を
得、このフラグ信号及び水平同期信号を用いて所
定の水平同期区間ごとにVCO回路の出力信号が
水平同期信号に対して第１の所定量以上位相ずれ
しているか否かを検出してVCO回路に対する修
正信号を得、フラグ信号及び水平同期信号を比較
して第２の所定量以上の位相ずれが生じたか否か
を各水平同期区間ごとに検出して当該検出出力に
よつて分周回路部をリセツトさせる。
VCO回路の出力信号に基づいてビデオ信号を処
理して得られる周波数信号を分周回路部において
ビデオ信号に含まれている水平同期信号の各水平
同期区間内における位相を表わすフラグ信号を
得、このフラグ信号及び水平同期信号を用いて所
定の水平同期区間ごとにVCO回路の出力信号が
水平同期信号に対して第１の所定量以上位相ずれ
しているか否かを検出してVCO回路に対する修
正信号を得、フラグ信号及び水平同期信号を比較
して第２の所定量以上の位相ずれが生じたか否か
を各水平同期区間ごとに検出して当該検出出力に
よつて分周回路部をリセツトさせる。
以下図面について本発明の一実施例を詳述す
る。この実施例の場合、位相制御回路は第１図に
ついて上述した構成に加えてAPC ID回路２１を
設ける。このAPC ID回路２１は再生水平同期信
号HSYNCを追従すべき周波数信号として受ける
と共に、VCO回路７の発振周波数出力信号Ｓ７
を追従させるべき周波数信号として受け、信号Ｓ
７の位相が再生水平同期信号HSYNCの位相と比
較して所定の範囲以上に相違する状態になつた時
これを検出して修正信号Ｓ２１を発生し、これを
VCO回路７に発振周波数修正信号として与える。
ここで再生水平同期信号HSYNCはテープから再
生されたビデオ信号に含まれる水平同期信号をハ
ーフエツチキラー回路を通じてハーフエツチパル
スを除去して得られた信号を用いるものである。
る。この実施例の場合、位相制御回路は第１図に
ついて上述した構成に加えてAPC ID回路２１を
設ける。このAPC ID回路２１は再生水平同期信
号HSYNCを追従すべき周波数信号として受ける
と共に、VCO回路７の発振周波数出力信号Ｓ７
を追従させるべき周波数信号として受け、信号Ｓ
７の位相が再生水平同期信号HSYNCの位相と比
較して所定の範囲以上に相違する状態になつた時
これを検出して修正信号Ｓ２１を発生し、これを
VCO回路７に発振周波数修正信号として与える。
ここで再生水平同期信号HSYNCはテープから再
生されたビデオ信号に含まれる水平同期信号をハ
ーフエツチキラー回路を通じてハーフエツチパル
スを除去して得られた信号を用いるものである。
APC ID回路２１は第２図に示すようにVCO
回路７の周波数出力信号Ｓ７を1/378分周回路２
２に受ける。この分周回路２２は周波数出力信号
Ｓ７の周波数fS（＝378fH）を分周して水平同期信
号HSYNCの1Hの周期とほぼ等しい周期を持つ
分周出力を形成するもので、その第１番目の分周
区間において第３図Ａに示すように周波数出力信
号Ｓ７のパルスが８周期分到来したときに第３図
Ｂに示すようにその第６〜第８番目の周期に相当
するパルス幅を有するパルス出力を分周出力Ｓ２
２として送出し、これに続いて第２番目の分周区
間において第４図Ａに示すように周波数出力信号
Ｓ７のパルスが10周期分到来したときその第６〜
第10番目の周期に相当するパルス幅を有する出力
パルスを分周出力Ｓ２２として送出し、さらにこ
れに続いて第３〜第47番目の分周周期において第
３図Ａに示すように周波数出力信号Ｓ７のパルス
が順次８周期分づつ到来するごとにその第６〜第
８番目の周期に相当するパルス幅を有する出力パ
ルスを分周出力Ｓ２２として送出するようになさ
れている。
回路７の周波数出力信号Ｓ７を1/378分周回路２
２に受ける。この分周回路２２は周波数出力信号
Ｓ７の周波数fS（＝378fH）を分周して水平同期信
号HSYNCの1Hの周期とほぼ等しい周期を持つ
分周出力を形成するもので、その第１番目の分周
区間において第３図Ａに示すように周波数出力信
号Ｓ７のパルスが８周期分到来したときに第３図
Ｂに示すようにその第６〜第８番目の周期に相当
するパルス幅を有するパルス出力を分周出力Ｓ２
２として送出し、これに続いて第２番目の分周区
間において第４図Ａに示すように周波数出力信号
Ｓ７のパルスが10周期分到来したときその第６〜
第10番目の周期に相当するパルス幅を有する出力
パルスを分周出力Ｓ２２として送出し、さらにこ
れに続いて第３〜第47番目の分周周期において第
３図Ａに示すように周波数出力信号Ｓ７のパルス
が順次８周期分づつ到来するごとにその第６〜第
８番目の周期に相当するパルス幅を有する出力パ
ルスを分周出力Ｓ２２として送出するようになさ
れている。
かくして分周回路２２から第５図Ｂに示すよう
に水平同期信号HSYNCの一周期に相当する周期
1Hを第１〜第47番目の分周区間に区切り、その
第１番目、第２番目、第３番目〜第47番目の区間
において順次第３図Ｂ、第４図Ｂ、第３図Ｂ〜第
３図Ｂについて上述したパルスでなる分周出力Ｓ
２２を形成する。ところでこのことは第５図Ａに
示すように第１番目〜第47番目の区間がそれぞれ
1Hの区間を第１〜第47番目の時間窓Ｍ１Ｔ〜Ｍ
４７Ｔで区切つたと等価な結果を得ることができ
ることを意味している。実際上分周回路２２はこ
の分周出力Ｓ２２の各時間窓の長さと同じパルス
幅を有する47個のパルス出力Ｍ１〜Ｍ４７（第５
図Ｃ１〜Ｃ４７）を並列信号として出力するよう
になされ、これにより１周期区間1Hの時間位置
（従つて位相）を並列出力Ｍ１〜Ｍ４７で表わし
た信号形式の分周出力として分周回路２２からデ
コード回路２３に出力される。
に水平同期信号HSYNCの一周期に相当する周期
1Hを第１〜第47番目の分周区間に区切り、その
第１番目、第２番目、第３番目〜第47番目の区間
において順次第３図Ｂ、第４図Ｂ、第３図Ｂ〜第
３図Ｂについて上述したパルスでなる分周出力Ｓ
２２を形成する。ところでこのことは第５図Ａに
示すように第１番目〜第47番目の区間がそれぞれ
1Hの区間を第１〜第47番目の時間窓Ｍ１Ｔ〜Ｍ
４７Ｔで区切つたと等価な結果を得ることができ
ることを意味している。実際上分周回路２２はこ
の分周出力Ｓ２２の各時間窓の長さと同じパルス
幅を有する47個のパルス出力Ｍ１〜Ｍ４７（第５
図Ｃ１〜Ｃ４７）を並列信号として出力するよう
になされ、これにより１周期区間1Hの時間位置
（従つて位相）を並列出力Ｍ１〜Ｍ４７で表わし
た信号形式の分周出力として分周回路２２からデ
コード回路２３に出力される。
これに加えて周波数出力信号Ｓ７を1/378分周
してなる分周出力Ｓ２３（例えばパルスＭ２でな
る）が1/5分周回路２４に与えられ、その分周出
力Ｓ２４がデコード回路２３に与えられる。
してなる分周出力Ｓ２３（例えばパルスＭ２でな
る）が1/5分周回路２４に与えられ、その分周出
力Ｓ２４がデコード回路２３に与えられる。
デコード回路２３は分周回路２２から与えられ
る分周出力Ｓ２２の内容が時間窓Ｍ２５Ｔの開始
時点を表わす内容になつたとき第６図Ｂに示すよ
うに論理「Ｌ」から論理「Ｈ」に立上り、その後
分周出力Ｓ２２の内容が時間窓Ｍ１Ｔの立上りを
表わす内容になつたとき論理「Ｈ」から論理
「Ｌ」に立下るエラー判断用フラグ信号FG１を発
生する。このエラー判断用フラグ信号FG１はそ
の立上り時点が再生水平同期信号HSYNC（第６
図Ａ）の立上りの位相と比較して周波数出力信号
Ｓ７の位相が水平同期信号HSYNCに対して進ん
でいるかまたは遅れているかを判断する際に用い
られるものである。
る分周出力Ｓ２２の内容が時間窓Ｍ２５Ｔの開始
時点を表わす内容になつたとき第６図Ｂに示すよ
うに論理「Ｌ」から論理「Ｈ」に立上り、その後
分周出力Ｓ２２の内容が時間窓Ｍ１Ｔの立上りを
表わす内容になつたとき論理「Ｈ」から論理
「Ｌ」に立下るエラー判断用フラグ信号FG１を発
生する。このエラー判断用フラグ信号FG１はそ
の立上り時点が再生水平同期信号HSYNC（第６
図Ａ）の立上りの位相と比較して周波数出力信号
Ｓ７の位相が水平同期信号HSYNCに対して進ん
でいるかまたは遅れているかを判断する際に用い
られるものである。
またデコード回路２３は水平同期信号HSYNC
の５周期分の時間5Hごとに所定の時間幅を有す
るエラー検出条件フラグ信号FG２（第６図Ｄ）
を発生する。このフラグ信号FG２はエラー判断
用フラグ信号FG２の立上り時点の前後に亘つて
論理「Ｈ」となるパルス幅を有し、これによりエ
ラー検出条件フラグ信号FG２が論理「Ｈ」のと
きエラー判断フラグ信号FG１と水平同期信号
HSYNCとの位相関係の判断を行なうようになさ
れている。
の５周期分の時間5Hごとに所定の時間幅を有す
るエラー検出条件フラグ信号FG２（第６図Ｄ）
を発生する。このフラグ信号FG２はエラー判断
用フラグ信号FG２の立上り時点の前後に亘つて
論理「Ｈ」となるパルス幅を有し、これによりエ
ラー検出条件フラグ信号FG２が論理「Ｈ」のと
きエラー判断フラグ信号FG１と水平同期信号
HSYNCとの位相関係の判断を行なうようになさ
れている。
さらにデコード回路２３は分周出力Ｓ２２のタ
イミングが時間窓Ｍ２５Ｔの立上り時点を挾んで
前後に所定の時間幅Ｔ１の間論理「Ｈ」から論理
「Ｌ」に立下る不感帯設定用フラグ信号FG３を送
出する。この不感帯設定用フラグ信号FG３は論
理「Ｌ」に立下つている間水平同期信号HSYNC
とエラー判断用フラグ信号FG１との位相関係の
判断をさせないようになされ、かくして時間窓Ｍ
２５Ｔの開始時点を挾む所定の時間幅を不感帯と
して設定するようになされている。
イミングが時間窓Ｍ２５Ｔの立上り時点を挾んで
前後に所定の時間幅Ｔ１の間論理「Ｈ」から論理
「Ｌ」に立下る不感帯設定用フラグ信号FG３を送
出する。この不感帯設定用フラグ信号FG３は論
理「Ｌ」に立下つている間水平同期信号HSYNC
とエラー判断用フラグ信号FG１との位相関係の
判断をさせないようになされ、かくして時間窓Ｍ
２５Ｔの開始時点を挾む所定の時間幅を不感帯と
して設定するようになされている。
これらのフラグ信号FG１，FG２，FG３はエ
ラー信号形成回路２５に与えられ、エラー検出条
件フラグ信号FG２が5Hごとに1H区間の間論理
「Ｈ」に立上つたとき（第６図Ｄ）再生水平同期
信号HSYNC（第６図Ａ）の立上りがエラー判断
用フラグ信号FG１の立上りの前の時点で発生す
るかまたは後の時点で発生するかに応じて、前の
時点で発生したとき（この状態は水平同期信号
HSYNCに対して周波数出力信号Ｓ７の位相が遅
れていることを示している）第６図Ｆ１に示すよ
うに０レベル電圧V0から高レベル電圧VHに立上
るAPC ID出力信号Ｓ２６を送出し、これに対し
て遅れた時点で発生した場合には（この状態は水
平同期信号HSYNCに対して周波数出力信号Ｓ７
の位相が進んでいることを示している）第６図Ｆ
２に示すように０レベル電圧V0から低レベル電
圧LLに立下るAPC ID出力信号Ｓ２６を発生す
る。
ラー信号形成回路２５に与えられ、エラー検出条
件フラグ信号FG２が5Hごとに1H区間の間論理
「Ｈ」に立上つたとき（第６図Ｄ）再生水平同期
信号HSYNC（第６図Ａ）の立上りがエラー判断
用フラグ信号FG１の立上りの前の時点で発生す
るかまたは後の時点で発生するかに応じて、前の
時点で発生したとき（この状態は水平同期信号
HSYNCに対して周波数出力信号Ｓ７の位相が遅
れていることを示している）第６図Ｆ１に示すよ
うに０レベル電圧V0から高レベル電圧VHに立上
るAPC ID出力信号Ｓ２６を送出し、これに対し
て遅れた時点で発生した場合には（この状態は水
平同期信号HSYNCに対して周波数出力信号Ｓ７
の位相が進んでいることを示している）第６図Ｆ
２に示すように０レベル電圧V0から低レベル電
圧LLに立下るAPC ID出力信号Ｓ２６を発生す
る。
このID出力信号Ｓ２６はAPC ID電流源２６に
与えられ、その出力端に接続されたコンデンサＣ
を有する電圧変換回路２７に対してID出力信号
Ｓ２６が高レベル電圧VHのときコンデンサＣに
対して充電電流を流し、また低レベル電圧VLの
ときコンデンサＣから放電電流を取出すようにな
されている。かくしてコンデンサＣの充電電圧
VCは第７図に示すように、水平同期信号
HSYNCの立上りが不感帯設定用フラグ信号FG
３の不感帯区間Ｔ１より早い時点又は遅い時点で
発生したとき、例えば正の電圧VCH又は負の電圧
VCLとなり、これが位相比較回路５から与えられ
るエラー信号Ｓ６の信号レベルより格段的にレベ
ルが高い又は低い修正信号Ｓ２１としてVCO回
路７（第１図）に送出される。このときVCO回
路７は正信号Ｓ２１の電圧が高くなればこの分発
負周波数をステツプ的に高くするように制御さ
れ、かくして周波数出力信号Ｓ７従つてエラー判
断用フラグ信号FG１の位相を格段的に進めるよ
うになされ、逆に修正信号Ｓ２１の電圧VCが低
くなればこれに応じてVCO回路７の発振周波数
をステツプ的に低くするように制御されて周波数
出力信号Ｓ７従つてエラー判断用フラグ信号FG
１の位相を格段的に遅らせるように制御される。
与えられ、その出力端に接続されたコンデンサＣ
を有する電圧変換回路２７に対してID出力信号
Ｓ２６が高レベル電圧VHのときコンデンサＣに
対して充電電流を流し、また低レベル電圧VLの
ときコンデンサＣから放電電流を取出すようにな
されている。かくしてコンデンサＣの充電電圧
VCは第７図に示すように、水平同期信号
HSYNCの立上りが不感帯設定用フラグ信号FG
３の不感帯区間Ｔ１より早い時点又は遅い時点で
発生したとき、例えば正の電圧VCH又は負の電圧
VCLとなり、これが位相比較回路５から与えられ
るエラー信号Ｓ６の信号レベルより格段的にレベ
ルが高い又は低い修正信号Ｓ２１としてVCO回
路７（第１図）に送出される。このときVCO回
路７は正信号Ｓ２１の電圧が高くなればこの分発
負周波数をステツプ的に高くするように制御さ
れ、かくして周波数出力信号Ｓ７従つてエラー判
断用フラグ信号FG１の位相を格段的に進めるよ
うになされ、逆に修正信号Ｓ２１の電圧VCが低
くなればこれに応じてVCO回路７の発振周波数
をステツプ的に低くするように制御されて周波数
出力信号Ｓ７従つてエラー判断用フラグ信号FG
１の位相を格段的に遅らせるように制御される。
このようにしてエラー信号形成回路２５は水平
同期信号HSYNCの５周期分の区間5Hごとに位
相差の判定動作を繰返してエラー判断用フラグ信
号FG１を水平同期信号HSYNCの位相に引込ま
せるように動作する。
同期信号HSYNCの５周期分の区間5Hごとに位
相差の判定動作を繰返してエラー判断用フラグ信
号FG１を水平同期信号HSYNCの位相に引込ま
せるように動作する。
以上はエラー判断用フラグ信号FG１と水平同
期信号HSYNCの位相差が大きくて不感帯設定用
フラグ信号FG３の不感帯区間Ｔ１の外にはずれ
たときエラー信号形成回路２５から送出される
ID出力信号Ｓ２６を述べたが、エラー判断用フ
ラグ信号FG１と水平同期信号HSYNCとの位相
差が小さくなつてHSYNCの立上り不感帯設定用
フラグFG３の不感帯区間Ｔ１内に発生するよう
になると、エラー信号形成回路２５はID出力信
号Ｓ２６として第６図Ｆ３に示すように０レベル
電圧V0を維持するような信号を送出し、これに
より電圧変換回路２７の電圧VCを第７図に示す
ように不感帯電圧VCOに維持させるようにし、か
くして修正信号Ｓ２１によつてVCO回路７の発
振周波数を変更させないような状態に維持するよ
うになされている。従つてこのときVCO回路７
は位相比較回路７の出力Ｓ６によつて位相制御す
るようなAPC動作状態になる。
期信号HSYNCの位相差が大きくて不感帯設定用
フラグ信号FG３の不感帯区間Ｔ１の外にはずれ
たときエラー信号形成回路２５から送出される
ID出力信号Ｓ２６を述べたが、エラー判断用フ
ラグ信号FG１と水平同期信号HSYNCとの位相
差が小さくなつてHSYNCの立上り不感帯設定用
フラグFG３の不感帯区間Ｔ１内に発生するよう
になると、エラー信号形成回路２５はID出力信
号Ｓ２６として第６図Ｆ３に示すように０レベル
電圧V0を維持するような信号を送出し、これに
より電圧変換回路２７の電圧VCを第７図に示す
ように不感帯電圧VCOに維持させるようにし、か
くして修正信号Ｓ２１によつてVCO回路７の発
振周波数を変更させないような状態に維持するよ
うになされている。従つてこのときVCO回路７
は位相比較回路７の出力Ｓ６によつて位相制御す
るようなAPC動作状態になる。
このようにしてエラー信号形成回路２５から高
レベル電圧VH、低レベル電圧VL又は０レベル電
圧V0のID出力信号Ｓ２６が送出されるとこの状
態は分周回路２２から与えられる分周出力信号Ｓ
２５によつてリセツトされる。この実施例の場合
分周出力信号Ｓ２５は時間窓Ｍ２４Ｔの立上りに
よつて発生するようになされ、かくしてID出力
信号Ｓ２６は周波数出力信号Ｓ７従つてエラー判
断用フラグ信号FG１の位相が水平同期信号
HSYNCと一致した状態におけるその発生時点の
直前でリセツトされることになる。
レベル電圧VH、低レベル電圧VL又は０レベル電
圧V0のID出力信号Ｓ２６が送出されるとこの状
態は分周回路２２から与えられる分周出力信号Ｓ
２５によつてリセツトされる。この実施例の場合
分周出力信号Ｓ２５は時間窓Ｍ２４Ｔの立上りに
よつて発生するようになされ、かくしてID出力
信号Ｓ２６は周波数出力信号Ｓ７従つてエラー判
断用フラグ信号FG１の位相が水平同期信号
HSYNCと一致した状態におけるその発生時点の
直前でリセツトされることになる。
以上の構成に加えてAPC ID回路２１は分周回
路２２に対するリセツト回路３０を有する。リセ
ツト回路３０はデコード回路２３において分周出
力Ｓ２２に応じて形成される第６図Ｃに示すよう
なリセツト信号用フラグFG４を受ける。リセツ
ト信号用フラグFG４は分周Ｓ２２のうちエラー
判断用フラグ信号FG１（第６図Ｂ）の立上り時
点Ｍ２５Ｔを挾んで前後に例えば３つの時間窓を
とつた時間区間すなわちＭ２２Ｔ〜Ｍ２８Ｔの間
論理「Ｌ」に立下つて動作許容窓Ｔ２を形成し、
またその他の時間では論理「Ｈ」になる信号形式
を有する。これに加えてリセツト信号用フラグ信
号FG４は分周回路２２がリセツトされた後順次
発生する論理「Ｌ」の動作許容窓のうち５つ目の
窓が生じないような信号形式を有する。因みにこ
のためにデコード回路２３は上述のように分周回
路２４から分周出力Ｓ２４を受けている。
路２２に対するリセツト回路３０を有する。リセ
ツト回路３０はデコード回路２３において分周出
力Ｓ２２に応じて形成される第６図Ｃに示すよう
なリセツト信号用フラグFG４を受ける。リセツ
ト信号用フラグFG４は分周Ｓ２２のうちエラー
判断用フラグ信号FG１（第６図Ｂ）の立上り時
点Ｍ２５Ｔを挾んで前後に例えば３つの時間窓を
とつた時間区間すなわちＭ２２Ｔ〜Ｍ２８Ｔの間
論理「Ｌ」に立下つて動作許容窓Ｔ２を形成し、
またその他の時間では論理「Ｈ」になる信号形式
を有する。これに加えてリセツト信号用フラグ信
号FG４は分周回路２２がリセツトされた後順次
発生する論理「Ｌ」の動作許容窓のうち５つ目の
窓が生じないような信号形式を有する。因みにこ
のためにデコード回路２３は上述のように分周回
路２４から分周出力Ｓ２４を受けている。
リセツト回路３０はこのような信号形式のリセ
ツト信号用フラグ信号FG４と水平同期信号
HSYNCとを突合わせて、水平同期信号HSYNC
の立上りがフラグ信号FG４の動作許容窓Ｔ２か
らはずれて論理「Ｈ」になつた区間において発生
したときリセツト信号RSを発生する。
ツト信号用フラグ信号FG４と水平同期信号
HSYNCとを突合わせて、水平同期信号HSYNC
の立上りがフラグ信号FG４の動作許容窓Ｔ２か
らはずれて論理「Ｈ」になつた区間において発生
したときリセツト信号RSを発生する。
従つて第６図Ｃに示すように水平同期信号
HSYNCの立上りが動作許容窓Ｔ２の間に入つて
いる状態になれば、リセツト回路３０は５周期の
区間5Hごとにフラグ信号FG４が論理「Ｈ」のと
き水平同期信号HSYNCが立上ることになるので
その都度リセツト信号RSを発生して分周回路２
２をリセツトし、これにより分周回路２２を水平
同期信号HSYNCの立上りを基準にしてカウント
開始させるようになされている。この状態は周波
数出力信号Ｓ７の位相がほぼ水平同期信号
HSYNCの位相と一致している場合の動作である
が、周波数出力信号Ｓ７の位相が水平同期信号
HSYNCよりずれて水平同期信号HSYNCの立上
り時点においてフラグ信号FG４が論理「Ｈ」に
なつているときにはリセツト回路３０は直ちにリ
セツト信号RSを分周回路２２に送出してこれを
直ちにリセツトさせ、かくして水平同期信号
HSYNCを基準にして新たなカウント動作を開始
させるようにする。
HSYNCの立上りが動作許容窓Ｔ２の間に入つて
いる状態になれば、リセツト回路３０は５周期の
区間5Hごとにフラグ信号FG４が論理「Ｈ」のと
き水平同期信号HSYNCが立上ることになるので
その都度リセツト信号RSを発生して分周回路２
２をリセツトし、これにより分周回路２２を水平
同期信号HSYNCの立上りを基準にしてカウント
開始させるようになされている。この状態は周波
数出力信号Ｓ７の位相がほぼ水平同期信号
HSYNCの位相と一致している場合の動作である
が、周波数出力信号Ｓ７の位相が水平同期信号
HSYNCよりずれて水平同期信号HSYNCの立上
り時点においてフラグ信号FG４が論理「Ｈ」に
なつているときにはリセツト回路３０は直ちにリ
セツト信号RSを分周回路２２に送出してこれを
直ちにリセツトさせ、かくして水平同期信号
HSYNCを基準にして新たなカウント動作を開始
させるようにする。
ここでリセツト信号用フラグ信号FG４の動作
許容窓Ｔ２の時間幅は水平同期信号HSYNCとエ
ラー判断用フラグ信号FG１との位相がずれてい
てこれを放置すれば5Hの時間の間に位相差が1/2
Ｈ以上のずれになるのを防止できる程度の値にあ
らかじめ選定されている。例えば窓Ｔ２の時間幅
をその中心時点を境にして±0.1Hよりわずかに
小さい値に選定しておく。このようにすれば、水
平同期信号HSYNC及びエラー判断用フラグFG
１区間の位相ずれが１周期1Hの間に例えば0.2H
づつ増大または減少するように生じているとすれ
ば水平同期信号HSYNCによつて分周回路２２が
リセツトされた後周期3Hの間に位相ずれが0.6H
生ずるので水平同期信号HSYNCの立上りが第３
番目の動作許容窓Ｔ２の範囲から逸脱してしまう
ので、リセツト回路３０は直ちにリセツト信号
RSを分周回路２２に送出する。この動作は位相
ずれが小さくならない限り続けられ、かくしてリ
セツト回路３０は分周回路２２を繰返し5H以内
の区間でリセツトする。因みにこれを放置すれ
ば、５周期5Hの間に位相すれば0.5H以上になり
次のような問題が生じる。
許容窓Ｔ２の時間幅は水平同期信号HSYNCとエ
ラー判断用フラグ信号FG１との位相がずれてい
てこれを放置すれば5Hの時間の間に位相差が1/2
Ｈ以上のずれになるのを防止できる程度の値にあ
らかじめ選定されている。例えば窓Ｔ２の時間幅
をその中心時点を境にして±0.1Hよりわずかに
小さい値に選定しておく。このようにすれば、水
平同期信号HSYNC及びエラー判断用フラグFG
１区間の位相ずれが１周期1Hの間に例えば0.2H
づつ増大または減少するように生じているとすれ
ば水平同期信号HSYNCによつて分周回路２２が
リセツトされた後周期3Hの間に位相ずれが0.6H
生ずるので水平同期信号HSYNCの立上りが第３
番目の動作許容窓Ｔ２の範囲から逸脱してしまう
ので、リセツト回路３０は直ちにリセツト信号
RSを分周回路２２に送出する。この動作は位相
ずれが小さくならない限り続けられ、かくしてリ
セツト回路３０は分周回路２２を繰返し5H以内
の区間でリセツトする。因みにこれを放置すれ
ば、５周期5Hの間に位相すれば0.5H以上になり
次のような問題が生じる。
すなわち水平同期信号HSYNCとエラー判断用
フラグ信号FG１との位相差が1/2Ｈになると、第
６図Ａ及びＢを対比してみればわかるように水平
同期信号HSYNCの立上りがフラグ信号FG１の
立下りと一致する状態になる。この状態からフラ
グ信号FG１の位相が水平同期信号HSYNCに対
して遅れまたは進めばエラー信号形成回路２５に
ついて上述したように本来水平同期信号HSYNC
の立上り時点においてフラグ信号FG１が理論
「Ｈ」（または論理「Ｌ」であれば水平同期信号
HSYNCの位相が遅れている（または進んでい
る）と判断すべきであるにもかかわらずこれが逆
転してしまうことになる。このような状態を生じ
させないために各１周期の区間1Hごとに動作許
容窓Ｔ２を越える位相のずれがあつたか否かを判
断して越えた状態が得られれば直ちに分周回路２
２をリセツトすることにより上述の反動作を生じ
させなようにする。
フラグ信号FG１との位相差が1/2Ｈになると、第
６図Ａ及びＢを対比してみればわかるように水平
同期信号HSYNCの立上りがフラグ信号FG１の
立下りと一致する状態になる。この状態からフラ
グ信号FG１の位相が水平同期信号HSYNCに対
して遅れまたは進めばエラー信号形成回路２５に
ついて上述したように本来水平同期信号HSYNC
の立上り時点においてフラグ信号FG１が理論
「Ｈ」（または論理「Ｌ」であれば水平同期信号
HSYNCの位相が遅れている（または進んでい
る）と判断すべきであるにもかかわらずこれが逆
転してしまうことになる。このような状態を生じ
させないために各１周期の区間1Hごとに動作許
容窓Ｔ２を越える位相のずれがあつたか否かを判
断して越えた状態が得られれば直ちに分周回路２
２をリセツトすることにより上述の反動作を生じ
させなようにする。
かくして第２図の構成は、分周回路２２及び２
４、デコード回路２３によつて分周回路部３１を
形成し、エラー信号形成回路２５、APC IN電流
源２６、電圧変換回路２７によつて修正信号形成
回路部３２を形成する。
４、デコード回路２３によつて分周回路部３１を
形成し、エラー信号形成回路２５、APC IN電流
源２６、電圧変換回路２７によつて修正信号形成
回路部３２を形成する。
以上の構成において、位相比較回路５（第１
図）のエラー出力信号Ｓ６によつてVCO回路７
の発振周波数fSが制御されることによりAPC動作
が正常に動作していれば、水平同期信号HSYNC
とVCO回路７の周波数出力信号Ｓ７従つてエラ
ー判断用フラグ信号FG１との間の位相差は殆ん
どなく、従つて水平同期信号HSYNCの立上り
（第６図Ａ）はデコード回路２３から送出される
不感帯設定用フラグ信号FG３（第６図Ｅ）の不
感帯区間Ｔ１の間に生ずるので、エラー信号形成
回路２５のAPC ID出力信号Ｓ２６は第６図Ｆ３
に示すように常に０レベル電圧V0になり、これ
により電圧変換回路２７の電圧VCは不感帯レベ
ルVCO（第７図）になり、かくしてVCO回路７に
対する修正信号Ｓ２１はVCO回路７の周波数を
変更修正させる動作はしない。
図）のエラー出力信号Ｓ６によつてVCO回路７
の発振周波数fSが制御されることによりAPC動作
が正常に動作していれば、水平同期信号HSYNC
とVCO回路７の周波数出力信号Ｓ７従つてエラ
ー判断用フラグ信号FG１との間の位相差は殆ん
どなく、従つて水平同期信号HSYNCの立上り
（第６図Ａ）はデコード回路２３から送出される
不感帯設定用フラグ信号FG３（第６図Ｅ）の不
感帯区間Ｔ１の間に生ずるので、エラー信号形成
回路２５のAPC ID出力信号Ｓ２６は第６図Ｆ３
に示すように常に０レベル電圧V0になり、これ
により電圧変換回路２７の電圧VCは不感帯レベ
ルVCO（第７図）になり、かくしてVCO回路７に
対する修正信号Ｓ２１はVCO回路７の周波数を
変更修正させる動作はしない。
これに対して第６図Ａにおいて点線で示すよう
に水平同期信号HSYNCがフラグ信号FG１の立
上りより前の時点t1で生ずれば、このときのフラ
グ信号FG１の論理レベルは「Ｌ」であるのでエ
ラー信号形成回路２５は第６図Ｆ１に示すように
ID出力信号Ｓ２６のレベルを０レベル電圧V0か
ら高レベル電圧VHに上昇させ、これにより電圧
変換回路２７の電圧VCを高い電圧レベルVCH（第
７図）に高める。従つて修正信号Ｓ２１はVCO
回路７の発振周波数を高くするように制御し、こ
れにより周波数出力信号Ｓ７従つてエラー判断用
フラグ信号FG１の位相を格段的に進めることに
なる。かくして水平同期信号HSYNCの立上りが
不感帯設定用フラグ信号FG３の不感帯範囲Ｔ１
内に入れば、エラー信号形成回路２５はこれに応
じてID出力信号Ｓ２６のレベルを０レベル電圧
V0（第６図Ｆ３）に変更し、かくしてVCO回路７
に対する修正動作を終了させる。
に水平同期信号HSYNCがフラグ信号FG１の立
上りより前の時点t1で生ずれば、このときのフラ
グ信号FG１の論理レベルは「Ｌ」であるのでエ
ラー信号形成回路２５は第６図Ｆ１に示すように
ID出力信号Ｓ２６のレベルを０レベル電圧V0か
ら高レベル電圧VHに上昇させ、これにより電圧
変換回路２７の電圧VCを高い電圧レベルVCH（第
７図）に高める。従つて修正信号Ｓ２１はVCO
回路７の発振周波数を高くするように制御し、こ
れにより周波数出力信号Ｓ７従つてエラー判断用
フラグ信号FG１の位相を格段的に進めることに
なる。かくして水平同期信号HSYNCの立上りが
不感帯設定用フラグ信号FG３の不感帯範囲Ｔ１
内に入れば、エラー信号形成回路２５はこれに応
じてID出力信号Ｓ２６のレベルを０レベル電圧
V0（第６図Ｆ３）に変更し、かくしてVCO回路７
に対する修正動作を終了させる。
これに対して第６図の時点t2に示すようにフラ
グ信号FG１の位相が水平同期信号HSYNCがフ
ラグFG１より遅れて不感帯設定用フラグ信号FG
３の不感帯Ｔ１の範囲から逸脱すれば、これに応
じてエラー信号形成回路２５をID出力信号Ｓ２
６の信号レベルを０レベル電圧V0から低レベル
電圧VLに変更し（第６図Ｆ２）、かくして電圧変
換回路２７の電圧VCが低い電圧レベルVCLに低下
し（第７図）、修正信号Ｓ２１がVCO回路７の発
振周波数を低めるように制御し、これにより周波
数出力信号Ｓ７従つてエラー判断用フラグ信号
FG１の位相を水平同期信号HSYNCに対して遅
らせる。その結果水平同期信号HSYNCの立上り
が不感帯設定用フラグ信号FG３の不感帯区間Ｔ
１の範囲に入れば、これに応じてエラー信号形成
回路２５はID出力信号Ｓ２６の信号レベルを０
レベル電圧V0に変更し（第６図Ｆ３）、従つて電
圧変換回路VCの電圧が不感帯電圧VCOに上昇し
（第７図）、これにより修正信号Ｓ２１がVCO回
路７の発振周波数を制御しない状態になる。
グ信号FG１の位相が水平同期信号HSYNCがフ
ラグFG１より遅れて不感帯設定用フラグ信号FG
３の不感帯Ｔ１の範囲から逸脱すれば、これに応
じてエラー信号形成回路２５をID出力信号Ｓ２
６の信号レベルを０レベル電圧V0から低レベル
電圧VLに変更し（第６図Ｆ２）、かくして電圧変
換回路２７の電圧VCが低い電圧レベルVCLに低下
し（第７図）、修正信号Ｓ２１がVCO回路７の発
振周波数を低めるように制御し、これにより周波
数出力信号Ｓ７従つてエラー判断用フラグ信号
FG１の位相を水平同期信号HSYNCに対して遅
らせる。その結果水平同期信号HSYNCの立上り
が不感帯設定用フラグ信号FG３の不感帯区間Ｔ
１の範囲に入れば、これに応じてエラー信号形成
回路２５はID出力信号Ｓ２６の信号レベルを０
レベル電圧V0に変更し（第６図Ｆ３）、従つて電
圧変換回路VCの電圧が不感帯電圧VCOに上昇し
（第７図）、これにより修正信号Ｓ２１がVCO回
路７の発振周波数を制御しない状態になる。
このようにエラー信号形成回路２５はVCO回
路７の周波数出力信号Ｓ７の位相が位相ロツクす
べき水平同期信号HSYNCに対して所定の不感帯
の幅以上に位相ずれが生じた場合にはこれに応じ
て修正信号Ｓ２１のレベルを大幅に変更すること
によつて周波数出力信号Ｓ７を水平同期信号
HSYNCに引込むようなAPC ID出力信号を形成
することができるが、この位相ずれがさらに一段
と大きくなつてリセツト信号用フラグ信号FG４
（第６図Ｃ）の動作許容窓Ｔ２を越えるようにな
ると、リセツト回路３０は水平同期信号HSYNC
が立上つたタイミングで分周回路２２をリセツト
信号RSによつてリセツトする。従つてこのとき
分周回路２２は水平同期信号HSYNCを基準にし
て周波数出力信号Ｓ７の分周動作を改めて開始す
ることになり、かくしてエラー信号形成回路２５
における位相ずれの判断が一段と的確に実行され
る。
路７の周波数出力信号Ｓ７の位相が位相ロツクす
べき水平同期信号HSYNCに対して所定の不感帯
の幅以上に位相ずれが生じた場合にはこれに応じ
て修正信号Ｓ２１のレベルを大幅に変更すること
によつて周波数出力信号Ｓ７を水平同期信号
HSYNCに引込むようなAPC ID出力信号を形成
することができるが、この位相ずれがさらに一段
と大きくなつてリセツト信号用フラグ信号FG４
（第６図Ｃ）の動作許容窓Ｔ２を越えるようにな
ると、リセツト回路３０は水平同期信号HSYNC
が立上つたタイミングで分周回路２２をリセツト
信号RSによつてリセツトする。従つてこのとき
分周回路２２は水平同期信号HSYNCを基準にし
て周波数出力信号Ｓ７の分周動作を改めて開始す
ることになり、かくしてエラー信号形成回路２５
における位相ずれの判断が一段と的確に実行され
る。
これに対して位相ずれが小さくて水平同期信号
HSYNCが動作許容窓Ｔ２の範囲を越えない場合
には、水平同期信号HSYNCの５周期すなわち
5Hの時間ごとにリセツト信号用フラグ信号FG４
に動作許容窓を設けないようにしたことによつて
このとき発生する水平同期信号HSYNCの立上り
によつてリセツト回路３０がリセツト信号RSを
発生させることにより分周回路２２をリセツトさ
せることができる。かくして分周回路２２は５周
期すなわち5Hごとに水平同期信号HSYNCのタ
イミングでリセツトされてその都度あらたに分周
動作を開始するようになされ、これにより累積誤
差が生じるおそれのない位相検出動作を実現しう
る。
HSYNCが動作許容窓Ｔ２の範囲を越えない場合
には、水平同期信号HSYNCの５周期すなわち
5Hの時間ごとにリセツト信号用フラグ信号FG４
に動作許容窓を設けないようにしたことによつて
このとき発生する水平同期信号HSYNCの立上り
によつてリセツト回路３０がリセツト信号RSを
発生させることにより分周回路２２をリセツトさ
せることができる。かくして分周回路２２は５周
期すなわち5Hごとに水平同期信号HSYNCのタ
イミングでリセツトされてその都度あらたに分周
動作を開始するようになされ、これにより累積誤
差が生じるおそれのない位相検出動作を実現しう
る。
このように上述の構成によればVCO回路７の
周波数出力信号Ｓ７の位相が水平同期信号
HSYNCと比較して大きくずれればこれを修正す
るような信号レベルの修正信号Ｓ２１をAPC ID
回路２１からVCO回路７に与えることができ、
かくしてVCO回路７を水平同期信号HSYNCの
位相にロツクした状態を高い精度で得ることがで
きる。従つて例えばVTRの電源投入時のような
起動状態においてVCO回路７の発振周波数と水
平同期信号HSYNCの周波数とが極端に違うよう
な場合においても、位相比較回路５のエラー信号
Ｓ６に基づいてVCO回路７を制御するAPC動作
系が水平同期信号HSYNC以外の周波数に擬似ロ
ツクするようなおそれを有効に回避することがで
きる。
周波数出力信号Ｓ７の位相が水平同期信号
HSYNCと比較して大きくずれればこれを修正す
るような信号レベルの修正信号Ｓ２１をAPC ID
回路２１からVCO回路７に与えることができ、
かくしてVCO回路７を水平同期信号HSYNCの
位相にロツクした状態を高い精度で得ることがで
きる。従つて例えばVTRの電源投入時のような
起動状態においてVCO回路７の発振周波数と水
平同期信号HSYNCの周波数とが極端に違うよう
な場合においても、位相比較回路５のエラー信号
Ｓ６に基づいてVCO回路７を制御するAPC動作
系が水平同期信号HSYNC以外の周波数に擬似ロ
ツクするようなおそれを有効に回避することがで
きる。
以上のように本発明によればAPC回路系に含
まれるVCO回路の発振周波数出力信号の周波数
従つて位相がロツクすべき周波数信号の周波数ま
たは位相から大きくはずれたような場合にはこれ
を直ちにロツク状態に追込むことができ、かくす
るにつき位相ずれが生じたか否かの判断をする際
に位相ずれが所定量以上になつたときVCO回路
の周波数出力信号を分周する分周回路をリセツト
するようにしたことにより位相ずれが生じたか否
かの判断を高い精度で行なうことができる。
まれるVCO回路の発振周波数出力信号の周波数
従つて位相がロツクすべき周波数信号の周波数ま
たは位相から大きくはずれたような場合にはこれ
を直ちにロツク状態に追込むことができ、かくす
るにつき位相ずれが生じたか否かの判断をする際
に位相ずれが所定量以上になつたときVCO回路
の周波数出力信号を分周する分周回路をリセツト
するようにしたことにより位相ずれが生じたか否
かの判断を高い精度で行なうことができる。
第１図は本発明によるビデオ信号の位相制御回
路の一実施例を示すブロツク図、第２図はその
APC ID回路の詳細構成を示すブロツク図、第３
図〜第５図はその分周回路の構成の説明に供する
信号波形図、第６図は第２図の各部の信号を示す
信号波形図、第７図は第２図の電圧変換回路の出
力信号を示す曲線図である。 ５……位相比較回路、７……VCO回路、２１
……APC ID回路、２２，２４……分周回路、２
３……デコード回路、２５……エラー信号形成回
路、２６……APC ID電流源、２７……電圧変換
回路、３０……リセツト回路、３１……分周回路
部、３２……修正信号形成回路部。
路の一実施例を示すブロツク図、第２図はその
APC ID回路の詳細構成を示すブロツク図、第３
図〜第５図はその分周回路の構成の説明に供する
信号波形図、第６図は第２図の各部の信号を示す
信号波形図、第７図は第２図の電圧変換回路の出
力信号を示す曲線図である。 ５……位相比較回路、７……VCO回路、２１
……APC ID回路、２２，２４……分周回路、２
３……デコード回路、２５……エラー信号形成回
路、２６……APC ID電流源、２７……電圧変換
回路、３０……リセツト回路、３１……分周回路
部、３２……修正信号形成回路部。
Claims (1)
- 【特許請求の範囲】 １ VCO回路の出力信号に基づいてビデオ信号
を処理して得られる周波数信号の位相を位相比較
回路において基準周波数信号の位相と比較し、そ
の比較結果に基づいて上記VCO回路の出力信号
の位相を上記基準周波数信号にロツクさせるよう
になされたビデオ信号の位相制御回路において、 (a) 上記周波数信号を分周して、上記ビデオ信号
に含まれている水平同期信号の複数の水平同期
区間ごとの所定水平同期区間に該水平同期信号
との位相を比較するための第１のフラグ信号
と、上記所定水平同期区間を除く各水平同期区
間ごとに該水平同期信号との位相を比較するた
めの第２のフラグ信号とを送出する分周回路部
と、 (b) 上記第１フラグ信号及び上記水平同期信号を
用いて上記所定の水平同期区間ごとに上記第１
のフラグ信号が上記水平同期信号に対して第１
の所定量以上位相ずれしているか否かを検出し
て上記VCO回路に対する修正信号を送出する
修正信号形成回路部と、 (c) 上記第２のフラグ信号及び上記水平同期信号
を比較して上記第１の所定量より大きい第２の
所定量以上の位相ずれが生じたか否かを上記所
定の水平同期区間を除く各水平同期区間ごとに
検出して得られた当該第１の検出出力と、上記
第２のフラグ信号及び上記水平同期信号を比較
して上記所定の水平同期区間であることを検出
して得られた当該第２の検出出力を上記分周回
路部にリセツト信号として送出するリセツト回
路と を具えることを特徴とするビデオ信号の位相制御
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58184027A JPS6076889A (ja) | 1983-10-01 | 1983-10-01 | ビデオ信号の位相制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58184027A JPS6076889A (ja) | 1983-10-01 | 1983-10-01 | ビデオ信号の位相制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6076889A JPS6076889A (ja) | 1985-05-01 |
| JPH0548038B2 true JPH0548038B2 (ja) | 1993-07-20 |
Family
ID=16146065
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58184027A Granted JPS6076889A (ja) | 1983-10-01 | 1983-10-01 | ビデオ信号の位相制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6076889A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0362412B1 (en) * | 1988-04-01 | 1993-10-20 | KOIKE, Isao | Physiological three-dimensional articulator |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5687993A (en) * | 1979-12-18 | 1981-07-17 | Matsushita Electric Ind Co Ltd | Color signal processing system |
| JPS57150293A (en) * | 1981-03-13 | 1982-09-17 | Sony Corp | Timing pulse generating device |
| JPS6074897A (ja) * | 1983-09-30 | 1985-04-27 | Toshiba Corp | カラ−映像信号記録再生装置 |
-
1983
- 1983-10-01 JP JP58184027A patent/JPS6076889A/ja active Granted
Patent Citations (3)
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|---|---|---|---|---|
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Also Published As
| Publication number | Publication date |
|---|---|
| JPS6076889A (ja) | 1985-05-01 |
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