KR100297156B1 - 오버샘플링형 클록 복구회로 및 그 클록신호 위상 조절방법 - Google Patents

오버샘플링형 클록 복구회로 및 그 클록신호 위상 조절방법 Download PDF

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Abstract

오버 샘플링형 클록 복구회로는 위상차 검출부 (TIPD, CP, LPF), 위상 조절부 (VCO, VD, FD) 및 신호 선택부 (LDEC, SW) 를 구비한다. 위상차 검출부 (TIPD, CP, LPF) 는 데이터 신호와 복수의 각 활성 클록신호 세트간의 위상차를 검출하고, 다수결을 이용하여 이 검출된 위상차에 해당하는 복수의 위상차 데이터로부터 위상 조절 신호를 발생시킨다. 위상 조절부 (VCO, VD, FD) 는 N (N 은 2이상의 정수) 세트의 클록신호를 발생한 다음, 위상 조절 신호에 기초하여 이 N 세트의 클록신호의 위상을 조절한다. 신호 선택부 (LDEC, SW) 는, 위상차 검출부로부터 검출된 위상차에 기초하여 N 세트의 클록신호 전체 또는 일부를 선택한다. 이 선택된 세트의 클록신호는 복수의 활성 클록신호 세트로서 위상차 검출부에 공급된다.

Description

오버 샘플링형 클록 복구회로 및 그 클록신호 위상 조절방법 {OVER-SAMPLING TYPE CLOCK RECOVERY CIRCUIT AND THE METHOD OF ADJUSTING PHSAES OF CLOCK SIGNALS THEREOF}
본 발명은 클록 복구회로, 특히, 상이한 위상을 갖는 복수의 클록신호에 기초하여 데이터 신호를 샘플링하는 오버 샘플링형 클록 복구회로에 관한 것이다.
최근, 데이터 전송용으로 기가 비트의 이더넷 (Gbit Ethernet) 및 광채널 (Fiber Channel) 과 같은 고속 프로토콜이 제안되고 있다. 이를 위해서는, 고속으로 전송중인 데이터 신호로부터 클록신호를 추출하는 클록 복구회로 및 이회로에서 사용된 클록신호와 전송 클록신호간의 주파수를 동기시키는 PLL 회로에서도, 고속 처리가 요구된다. 이러한 요구에 부응하기 위하여, 1996 IEEE International Solid-State Circuits Conference 에 개시된 바와 같이, 내부 회로에 의해 발생된 상이한 위상을 갖는 복수의 클록신호에 기초하여 전송 데이터 신호를 샘플링하는 오버 샘플링형 클록 복구회로가 제안되어 있다.
도 1 은 종래의 예에 개시되어 있는 클록 복구회로의 회로 블록도를 나타낸 것이다.
데이터 신호가 8개의 위상 비교기 (TIPD0 내지 TIPD7) 에 입력된다. 각 위상 비교기 (TIPD0 에서 TIPD7) 에는 고정 지연회로로부터 출력된 고정 지연을 갖는 24개의 클록신호가 3개의 클록신호 세트씩 입력된다.
각 위상 비교기는 이 3개의 클록신호 세트와 데이터 신호간의 위상 상태를 검출한다. 도 2(a) 내지 2(f) 에 도시된 바와 같이, 클록신호 세트와 데이터 신호의 위상이 서로 일치할 경우, 위상 비교기는 로크 (locking) 상태를 검출하여, up 신호들 (up0 내지 up7) 중의 해당 신호를 디스에이블 상태로, dn 신호들 (dn0 내지 dn7) 중의 해당 신호를 디스에이블 상태로 한다. 클록신호 세트가 데이터 신호에 선행하는 경우에는, 위상 비교기는 클록신호의 선행을 검출하여, up 신호들 (up0 내지 up7) 중의 해당 신호를 디스에이블 상태로, dn 신호들 (dn0 내지 dn7) 중의 해당 신호를 인에이블 상태로 한다. 이와 유사하게, 도 3a 내지 3f 에 도시된 바와 같이, 클록신호가 데이터 신호보다 지연됨을 검출할 경우에는, 위상 비교기는 up 신호를 인에이블 상태로, dn 신호를 디스에이블 상태로 한다.
충전 펌프 (charge pump; CP0 내지 CP7) 는, up 신호가 인에이블 상태로 될 경우에는 출력 전압을 상승시키고, dn 신호가 인에이블 상태로 될 경우에는 출력 전압을 강하시킨다. 이 출력 전압은 저역 필터 (LPF) 로 입력된다. 저역 필터 (LPF) 는 충전 펌프 (CP0 내지 CP7) 로부터 입력된 전압 변화를 적분하여, 이 적분 전압을 가변 지연회로 (VD) 로 출력한다. 전압 제어 발진기 (VCO) 는 기준 클록신호를 발생하여, 이를 가변 지연회로로 출력한다. 가변 지연회로 (VD) 는, 저역 필터 (LPF) 로부터의 적분 전압에 따라, 전압 제어 발진기 (VCO) 로부터의 기준 클록신호를 지연시킨다. 그 후, 고정 지연회로 (FD) 는 가변 지연회로 (VD) 로부터의 지연 클록신호를 입력받아, 이 지연 클록신호로부터 고정된 지연을 갖는 24개의 클록신호를 발생한다.
상술한 바와 같이, 이 클록 복구회로에서는, 각 위상 비교기에서 up 신호 또는 dn 신호가 인에이블 상태로 된다. 그 결과, 클록신호 세트의 선행 또는 지연 상태가 검출될 경우, 해당하는 충전 펌프 (CP) 로부터 출력된 전압이 상승 또는 강하하게 된다. 따라서, 이 위상 선행 또는 지연 상태에 기초하여 가변 지연회로 (VD) 로부터 지연 클록신호가 출력되며, 이 지연 클록신호에 기초하여 24개의 클록신호가 고정 지연회로 (FD) 에 의해 발생된다. 그 결과, 각 위상 비교기 (TIPD0 내지 TIPD7) 에 입력될 클록신호의 선행 또는 지연 상태가 제어됨으로써, 데이터 신호의 적절한 샘플링이 실현가능하게 된다.
그러나, 이 클록 복구회로에서는, 회로의 배선 레이아웃의 영향으로 인해24개의 클록신호들간에 위상차가 발생할 경우, 데이터를 정확하게 샘플링할 수 없게 된다. 특히, 위상 비교기에 입력된 3개 클록들간에 위상차가 발생할 경우에는, 데이터를 정확하게 샘플링할 수 없게 된다. 예를 들어, 도 3d 에 도시된 바와 같이, 클록신호 (clkn+1) 의 지연이 발생될 경우, 위상 비교기는 클록 지연 상태를 검출하여, up 신호를 인에이블 상태로 한다. 이와 같이, up 신호의 인에이블 상태를 수신하는 충전 펌프 (CP) 후단에서의 동작에 의해, 고정 지연회로 (FD) 에서 발생된 24개의 클록신호의 지연이 제어된다. 그 결과, 다른 위상 비교기를 포함한 클록 복구회로 전체에서는 정확한 데이터 샘플링을 행할 수 없게 된다.
또한, 이러한 클록 복구회로에서는, 연속으로 동일값을 갖는 전송 데이터 신호의 비트수가 제한된다. 따라서, 어떠한 위상차도 검출되지 않은 로크 상태에서는, 비록 샘플링에 사용될 클록신호수가 감소하더라도, 위상차를 정확히 검출할 수 있게 된다.
그러나, 상술한 클록 복구회로에서는, 8개의 위상 비교기가 로크 상태에 있든 안 있든간에 관계없이, 이 8개의 위상 비교기 (TIPD0 내지 TIPD7) 는 항상 동작 상태에 있다. 그 결과, 로크 상태에서는, 위상차를 검출하는 데 필요한 위상 비교기를 제외한 위상 비교기들은 불필요한 동작을 행하게 된다. 따라서, 비교적 전력 소모가 큰 8개의 위상 비교기가 동시에 연속적으로 동작하게 된다. 이와 같이, 클록 복구회로 전체의 전력 소모가 무시할 수 없게 된다.또한, 위상 비교기 (TIPD0 내지 TIPD7) 후단의 각 충전 펌프 (CP0 내지 CP7) 는 각 위상 비교기로부터 출력된 위상차 데이터에 기초하여 동작한다. 또한, 저역 필터 (LPF) 및 그 후단 회로에서의 전력 소모도 무시할 수 없다.
상술한 종래의 예에 부가하여, 일본 특개소 제61-18274호 공보에는 disqueque 장치가 개시되어 있다. 이 참조 자료에서, 이 disqueque 장치는 제 1 과 제 2 부 및 메모리부로 구성되어 있다. 제 1 부는 신호를 발생할 다수의 채널용 동기 신호를 결정한다. 제 2 부는 이 채널에 대해 클록을 가산하여 얻어진 출력에 응답하여 합성 신호를 발생한다. 메모리부는 이 신호 및 합성 신호에 응답하여 판독 작업을 수행한다. 이와 같이, 데이터 블록이, 각각이 프레임 동기 신호 및 데이터를 포함하는 복수의 트랙으로 구성될 경우, disqueque 장치는 멀티-트랙 디지털 자기 기록 및 재생 장치에서 트랙들간의 데이터의 시간 시프트를 제거할 수 있게 된다.
또한, 일본 특개소 제61-145945호 공보에는 디지털 신호 수신 장치가 개시되어 있다. 이 참조 자료에서, 디지털 신호 수신 장치는 재생부, 다수결부 및 변환부로 구성되어 있다. 재생부는 기본 클록신호 주파수 (fr) 및 디지털 재생 신호의 위상에 로크된 기본 클록신호 주파수 (fr) 의 n (n은 3 이상의 양의 정수) 배 주파수를 가지는 클록신호를 재생한다. 다수 결정부는, n배의 주파수 (nfr) 클록신호에 기초하여 디지털 재생 신호의 1 비트동안 n개의 샘플 값을 추출하고, 그 비트동안 다수측의 n개 샘플 값의 이진값을 값으로 결정한다. 변환부는 이 결정된 값을 1/fr 폭으로 변환한다. 이와 같이, 디지털 재생 신호는 디지털 재생 신호의 기본 클록 (fr) 단위로 형성되게 된다.
또한, 일본 특개소 제61-214842호 공보에는 데이터 샘플링 변환 회로가 개시되어 있다. 이 참조 자료에서, 데이터 샘플링 변환 회로는 클록 재생 회로, 주파수 분할 회로 및 결정 회로로 구성되어 있다. 클록 재생 회로는 문자 다중화 (character multiplexed) 신호로부터 클록 펄스를 재생한다. 주파수 분할 회로는 재생된 클록신호의 주파수를 1 내지 n 개로 분할하고, 다른 위상을 갖는 n개의 샘플링 펄스를 발생한다. 결정 회로는 이 n개의 샘플링 펄스로 문자 다중화 신호를 샘플링하여, m번의 연속 샘플링 결과의 다수결에 따라 디지털 데이터가 하이 레벨 또는 로우 레벨인지를 결정한다.
또한, 일본 특개평 제3-69238호 공보에는 복조 데이터 식별 및 결정 장치가 개시되어 있다. 이 참조 자료에서, 복조 데이터 식별 및 결정 장치는 검출 및 복조 회로, 비교기, 클록 재생 회로, 타이밍 결정 회로, 및 래치 회로로 구성되어 있다. 검출 및 복조 회로는 입력 신호를 복조하여 베이스밴드 신호를 출력한다. 비교기는 베이스 밴드 신호를 이진 신호로 변환한다. 클록 재생 회로는 전송 데이터의 비트 전송 속도와 동일한 주파수를 갖는 재생 클록신호를 재생하여, 이 재생 클록신호보다 더 빠른 클록신호를 발생한다. 타이밍 결정부는 이 클록신호를 사용하여 이진 신호를 샘플링하며, 다수의 샘플링 포인트에 해당하는 다수의 값에 대해 다수결을 행하여, 이 다수결의 결과를 출력한다. 래치 회로는 재생 클록신호에 따라 타이밍 결정부로부터의 출력을 래치하여, 재생 디지털 데이터로서 출력한다.
또한, 일본 특개평 제4-11431호 공보에는 디지털 신호 재생 회로가 개시되어 있다. 이 참조 자료에서, 디지털 신호 재생 회로는 복조부, 샘플링부 및 다수결부로 구성되어 있다. 복조부는 디지털 변조 신호를 복조한다. 샘플링부는 클록 소스로부터의 클록신호에 따라, 이 복조된 디지털 신호를 샘플링한다. 다수결부는 샘플링부로부터 공급된 다수의 샘플링 값에 대해 다수결을 행한다.
본 발명의 목적은, 입력 데이터 신호의 샘플링에 사용되는 복수의 클록신호들간의 위상차를 보정할 수 있는 오버 샘플링형 클록 복구회로를 제공하는 데 있다.
본 발명의 또다른 목적은, 로크 상태에서 회로 각 부에서의 불필요한 동작을 정지시켜, 전력 소모를 감소시킬 수 있는 오버 샘플링형 클록 복구회로를 제공하는 데 있다.
본 발명의 일 양태를 달성하기 위하여, 오버 샘플링형 클록 복구회로는 위상차 검출부, 위상 조절부 및 신호 선택부를 포함한다. 위상차 검출부는 데이터 신호와 복수의 각 활성 클록신호 세트간의 위상차를 검출하고, 다수결을 이용하여 그 검출된 위상차에 해당하는 복수의 위상차 데이터로부터 위상 조절 신호를 발생한다. 위상 조절부는 N (N 은 2이상의 정수) 세트의 클록신호를 발생하여, 상기 위상 조절 신호에 기초하여 상기 N 세트의 클록신호의 위상을 조절한다. 신호 선택부는 상기 위상차 검출부로부터 검출된 위상차에 기초하여 N세트의 클록신호 전체 또는 일부를 선택하여, 선택된 클록신호 세트를 상기 복수의 활성 클록신호 세트로서 상기 위상차 검출부에 공급한다.
상기 위상 조절부는 기준 클록신호를 발생하는 발진기, 상기 위상 조절 신호에 기초하여 상기 기준 클록신호를 지연시키는 지연 유닛, 및 상기 복수의 클록신호 각각이 미리 결정된 지연을 갖도록, 상기 지연된 기준 신호로부터 상기 N세트의 클록신호를 발생시키는 클록신호 발생부를 포함할 수도 있다.
또한, 위상차 검출부는 N개의 위상 비교기, 다수결 회로 및 조절 신호 발생부를 포함할 수도 있다. 상기 복수의 활성 클록신호 세트는 상기 N개의 위상 비교기들 중의 선택된 위상 비교기에 공급된다. 상기 선택된 각 위상 비교기들은 데이터 신호 비트들 중의 해당 비트와 상기 복수의 활성 클록신호 세트들 중의 해당 신호 세트의 위상을 비교하여, 상기 위상차를 검출한다. 상기 다수결 회로는 상기 위상차의 다수를 결정하여, 소수측의 위상차를 다수측의 위상차에 일치되도록 보정하여 상기 복수의 위상차 데이터를 발생시킨다. 상기 조절 신호 발생부는 상기 다수결 회로로부터의 상기 복수의 위상차 데이터로부터 상기 위상 조절 신호를 발생시킨다. 이 경우, 상기 N개의 위상 비교기들 중에서 선택된 위상 비교기를 제외한 비선택된 위상 비교기들은 전력 소모를 감소시키기 위하여 그 동작을 정지한다. 또한, 비선택된 위상 비교기에 대응하는 상기 조절 신호 발생부 중 일부는 전력 소모를 감소시키기 위하여 그 동작을 정지한다.
또한, 상기 선택된 각 위상 비교기는 클록 선행 상태, 클록 로크 상태 및 클록 지연 상태 중의 하나를 검출하여, 클록 선행 상태 신호, 클록 로크 상태 신호 및 클록 지연 상태 신호 중 하나를 발생시킨다. 상기 클록 선행 상태에서는 상기 복수의 활성 클록신호 세트들 중의 해당 신호 세트가 상기 데이터 신호에 선행하며, 상기 클록 로크 상태에서는 상기 해당 활성 클록신호 세트가 상기 데이터 신호의 위상과 일치하고, 상기 클록 지연 상태에서는 상기 해당 활성 클록신호 세트가 상기 데이터 신호의 위상보다 지연된다. 상기 다수결 회로는 상기 N개의 위상 비교기에 대해 상기 클록 선행 상태 신호 및 상기 클록 지연 상태 신호의 다수를 결정하고, 소수측의 상기 클록 선행 상태 신호 및 상기 클록 지연 상태 신호를 다수측의 클록 선행 상태 신호 및 클록 지연 상태 신호로 보정하여, 상기 복수의 위상차 데이터를 발생시킨다.
상기 N세트의 클록신호들중의 일부는 미리 결정된다.
상기 신호 선택부는, 상기 복수의 위상차 데이터 중의 어느 하나의 데이터가 상기 데이터 신호와 상기 복수의 활성 클록신호 세트들 중의 해당 신호 세트가 위상이 서로 일치하지 않음을 나타낼 경우에는 N세트의 클록신호 전체를 선택하고, 상기 위상차 모두가 상기 데이터 신호와 상기 복수의 활성 클록신호 세트들 중의 해당 신호 세트가 위상이 서로 일치함을 나타낼 경우에는 상기 N세트의 클록신호중 일부를 선택한다.
또한, 상기 신호 선택부는 로크 상태 검출회로 및 스위치 회로를 포함할 수도 있다. 상기 로크 상태 검출회로는, 상기 위상차 검출부로부터 공급된 상기 복수의 위상차 데이터에 기초하여, 상기 데이터 신호와 상기 복수의 활성 클록신호 세트가 위상이 서로 일치하는 지를 판단한다. 상기 스위치 회로는, 상기 로크 상태 검출회로가 상기 데이터 신호와 상기 복수의 활성 클록신호 세트들 중의 적어도 한 신호 세트가 위상이 서로 일치하지 않음을 검출할 경우, 상기 N세트의 클록신호 전체를 상기 복수의 활성 클록신호 세트로서 상기 위상차 검출부에 공급한다. 이 경우, 상기 스위치 회로는, 상기 로크 상태 검출회로가 상기 데이터 신호와 상기 복수의 활성 클록신호 세트 각각의 위상이 서로 일치하지 않음을 검출할 경우, 상기 N세트 중에서 선택된 세트를 제외한 비선택된 세트의 클록신호를 하이 또는 로우 레벨로 고정하여, 선택된 클록신호 세트 및 비선택된 클록신호 세트를 상기 위상차 검출부에 공급한다.
본 발명의 또다른 양태를 달성하기 위하여, 오버 샘플링형 클록 복구회로에서의 클록신호 위상을 조절하는 방법은, 데이터 신호와 복수의 각 활성 클록신호 세트간의 위상차를 검출하고, 다수결을 이용하여 그 검출된 위상차에 해당하는 복수의 위상차 데이터로부터 위상 조절 신호를 발생시키는 단계, 상기 위상 조절 신호에 기초하여 N (N 은 2이상의 정수) 세트의 클록신호의 위상을 조절하는 단계, 및 상기 위상차 검출부로부터의 상기 복수의 위상차 데이터에 기초하여 상기 N세트의 클록신호 전체 또는 일부를 상기 복수의 활성 클록신호 세트로서 선택하는 단계를 포함한다.
도 1 은 종래 클록 복구회로의 예에 대한 구조를 나타낸 블록도.
도 2(a) 내지 2(f) 는 로크 상태의 데이터 신호, 클록신호 및 위상차 데이터를 나타낸 타이밍 챠트.
도 3(a) 내지 3(f) 는 로크 상태의 데이터 신호, 클록신호 및 위상차 데이터를 나타낸 타이밍 챠트.
도 4 는 본 발명의 실시예에 따른 클록 복구회로의 구조를 나타낸 회로 블록도.
도 5(a) 내지 5(y) 는 데이터 신호 및 클록신호를 나타낸 타이밍 챠트.
도 6(a) 내지 6(f) 는 로크 상태에서의 위상 비교기의 동작을 설명하는 타이밍 챠트.
도 7(a) 내지 7(f) 는 클록 지연 상태에서의 위상 비교기의 동작을 설명하는 타이밍 챠트.
도 8(a) 내지 8(f) 는 클록 선행 상태에서의 위상 비교기의 동작을 설명하는 타이밍 챠트.
도 9(a) 내지 9(p) 는 위상 비교기의 제 1 동작을 설명하는 타이밍 챠트.
도 10(a) 내지 10(p) 는 위상 비교기의 제 2 동작을 설명하는 타이밍 챠트.
도 11 은 가변 지연회로의 입/출력 특성을 나타낸 도면.
도 12(a) 내지 12(aa) 는 로크 상태 검출회로의 출력에 대한 스위치 회로의 동작을 설명하는 타이밍 챠트.
* 도면의 주요 부분에 대한 부호의 설명 *
TIPD : 위상 비교기 DEC : 다수결 회로
LDEC : 클록 상태 검출회로 SW : 스위치 회로
CP : 충전 펌프 LPF : 저역 필터
VCO : 전압 제어 발진기 VD : 가변 지연회로
FD : 고정 지연회로
이하, 첨부 도면을 참조하여, 본 발명의 오버 샘플링형 클록 복구회로를 설명하기로 한다.
도 4 는 본 발명의 실시예에 따른 오버 샘플링형 클록 복구회로의 구조를나타낸 블록 회로도이다. 오버 샘플링형 클록 복구회로는 복수의 위상 비교기 (TIPD0 내지 TIPD7), 다수결 회로 (DEC), 복수의 충전 펌프 (CP0 내지 CP7), 저역 필터 (LPF), 전압 제어 발진기 (VCO), 가변 지연회로 (VD), 고정 지연회로 (FD), 로크 상태 검출회로 (LDEC) 및 스위치 회로 (SW) 로 구성된다. 종래의 클록 복구회로에서의 구성 요소와 동일한 구성 요소에는 동일한 참조 번호를 할당한다.
이 실시예에서, 3개의 클록신호를 갖는 8비트의 데이터를 샘플링하기 위하여 8개의 각 위상 비교기 (TIPD0 내지 TIPD7) 가 제공된다. 즉, 각 위상 비교기 (TIPD0 내지 TIPD7) 는 고정 지연을 갖는 3개의 클록신호 및 전송 데이터 신호를 입력받아, 데이터 신호와 클록신호간의 위상 상태를 검출한다. 데이터 신호가 클록신호보다 지연될 경우, 위상 비교기는 데이터 신호에 대한 클록신호의 선행을 검출하여, up 신호 (up0 내지 up7) 중 해당 신호를 디스에이블 상태로, dn 신호 (dn0 내지 dn7) 중 해당 신호를 인에이블 상태로 한다. 동일한 방식으로, 클록신호가 데이터 신호보다 지연됨을 검출할 경우, 위상 비교기는 해당 up 신호를 인에이블 상태로, 해당 dn 신호를 디스에이블 상태로 한다.
도 6(a) 내지 6(f) 는 데이터 신호와 클록신호의 위상이 서로 일치하는 로크 상태를 나타낸 것이다. 도 7(a) 내지 7(f) 는 데이터 신호가 클록신호에 선행하는 클록 지연 상태를 나타낸 것이다.
데이터 신호가 클록신호보다 선행할 경우, 위상 비교기는 클록 지연 상태를 검출하여, 위상차 데이터의 up 신호를 인에이블 상태로, 위상차 데이터의 dn신호를 디스에이블 상태로 한다.
도 8(a) 내지 8(f) 는 데이터 신호가 클록신호보다 지연되는 클록 선행 상태를 나타낸 것이다.
데이터 신호가 클록신호보다 지연될 경우, 위상 비교기는 클록 선행 상태를 검출하여, up 신호를 디스에이블 상태로 하고, dn 신호를 인에이블 상태로 한다.
다수결 회로 (DEC) 는 각 위상 비교기 (TIPD0 내지 TIPD7) 의 출력 단자에 접속되어 있다. 이 다수결 회로 (DEC) 는 위상 비교기 (TIPD0 내지 TIPD7) 로부터의 인에이블 상태인 up 또는 dn 신호의 다수를 결정하여, 회로 전체에서 클록신호의 위상이 데이터 신호의 위상에 선행하는 지 아닌지를 판단한다. 이 다수결의 결과, 소수측의 up 신호 및 dn 신호의 상태는 다수측의 up 신호 및 dn 신호의 상태에 일치되도록 보정된다. 그 후, 다수결 회로 (DEC) 는 다수측의 upd 신호와 dnd 신호 및 소수측의 보정된 up 신호와 dn 신호를 충전 펌프 (CP0 내지 CP7) 및 로크 상태 검출회로 (LDEC) 에 upd 신호 및 dnd 신호로서 각각 출력한다.
각 충전 펌프 (CP0 내지 CP7) 및 하나의 로크 상태 검출회로 (LDEC) 는 위상 비교기 (TIPD) 의 upd 신호 및 dnd 신호의 출력 단자에 병렬로 접속된다. 로크 상태 검출회로 (LDEC) 는 다수결 회로 (DEC) 로부터 출력된 upd 신호 및 dnd 신호 상태로부터 각 위상 비교기의 로크 상태를 인식하여, 모든 위상 비교기, 즉, 회로 전체가 로크 상태인지 아닌지를 검출한다. 그 후, 로크 상태 검출회로 (LDEC) 는, 이 로크 상태의 검색 결과에 기초하여 인에이블과 디스에이블로 상태가 변화되는 로크 상태 검출 신호를, 스위치 회로 (SW) 로 출력한다.
각 충전 펌프 (CP) 는 다수결 회로 (DEC) 로부터 upd 신호 및 dnd 신호 중 해당 신호를 입력받아, 이 입력 신호에 따라 출력 전압을 변화시킨 후, 저역 필터 (LPF) 로 출력한다. 저역 필터 (LPF) 는 충전 펌프 (CP0 내지 CP7) 로부터의 출력 전압 변화를 적분하여, 가변 지연회로 (VD) 로 출력한다. 이 가변 지연회로 (VD) 는 전압 제어 발진기 (VCO) 로부터 공급된 미리 결정된 주파수를 갖는 기준 클록신호 및 저역 필터 (LPF) 의 출력을 입력받는다. 가변 지연회로 (VD) 는 저역 필터 (LPF) 로부터의 출력 전압에 따라 기준 클록신호를 지연시킨다. 또한, 고정 지연회로 (FD) 는 가변 지연회로 (VD) 의 출력을 입력받은 후, 이 입력된 클록신호로부터 고정 지연을 갖는 24개의 클록신호를 발생한다. 이 24개의 클록신호는, 스위치 회로 (SW) 를 통하여, 위상 비교기 (TIPD0 내지 TIPD7) 로 3개씩 공급된다.
또한, 이 스위치 회로 (SW) 는, 각 클록신호의 레벨이 선택적으로 하이 레벨 또는 로우 레벨이 되도록, 이 예에서는 하이 레벨이 되도록, 24개 클록신호에 대해 고정 지연회로 (FD) 의 출력단에 접속된다.
스위치 회로 (SW) 는, 로크 상태 검출회로 (LDEC) 로부터 공급된 로크 상태 검출 신호가 위상 비교기의 로크 상태를 나타낼 경우, 24개의 클록신호들 (clk00 내지 clk23) 중 미리 결정된 선택된 클록신호들을 하이 레벨로 고정시킨다. 이 경우, 하이 레벨로 고정된 클록신호는 위상 비교기에 공급되는 3개의클록신호 세트단위로 선택된다. 따라서, 위상 비교기 (TIPD0 내지 TIPD7) 중 선택된 위상 비교기에 공급되는 클록신호만이 하이 레벨로 고정되게 된다. 이 선택된 클록신호를 제외한 24개의 클록신호들 중 비선택된 클록신호는, 스위치 회로 (SW) 를 통하여, 선택된 위상 비교기를 제외한 위상 비교기 (TIPD0 내지 TIPD7) 중 비선택된 위상 비교기에 공급된다.
이하, 상술한 구조를 갖는 클록 복구회로의 동작을 설명한다.
도 5(a) 내지 5(y) 는 8개 위상 비교기 (TIPD0 내지 TIPD7) 에 입력되는 데이터 신호 및 이 데이터 신호를 샘플링하는 데 사용되는 24개의 클록신호를 설명하는 시간 챠트이다.
또한, 도 6(a) 내지 6(f), 도 7(a) 내지 7(f) 및 도 8(a) 내지 8(f) 는 위상 비교기 (TIPD0 내지 TIPD7) 각각의 동작을 설명하는 시간 챠트이다.
종래 예에서 설명한 바와 같이, 각 위상 비교기는 데이터 신호 및 24개 클록신호 중 3개의 해당 세트 (clkn-1, clkn및 clkn+1) 간의 위상 상태를 검출한다.
도 6(a) 내지 6(f) 는 데이터 신호와 클록신호의 위상이 서로 일치하는 로크 상태를 나타낸 것이다.
로크 상태에서는 클록신호의 위상을 변화시킬 필요가 없으므로, 도 6(e) 및 6(f) 에 도시된 바와 같이, up 신호 및 dn 신호 모두가 디스에이블 상태로 된다.
도 7(a) 내지 7(f) 는 데이터 신호의 위상이 클록신호의 위상에 선행하는 상태를 나타낸 것이다.
클록신호가 데이터 신호보다 지연될 경우, up 신호는 도 7(e) 에 도시된 바와 같이 인에이블 상태로 되며, dn 신호는 도 7(f) 에 도시된 바와 같이 디스에이블 상태로 된다. 그 결과, 클록신호의 위상이 선행되게 된다.
도 8(a) 내지 8(f) 는 데이터 신호의 위상이 클록신호의 위상보다 지연되는 상태를 나타낸 것이다.
클록신호가 데이터 신호보다 선행할 경우, up 신호는 도 8(e) 에 도시된 바와 같이 디스에이블 상태로 되며, dn 신호는 도 8(f) 에 도시된 바와 같이 인에이블 상태로 된다. 그 결과, 클록신호의 위상이 지연되게 된다.
그 후, 각 위상 비교기의 up 신호 및 dn 신호가 다수결 회로 (DEC) 에 공급된다. 이 다수결 회로 (DEC) 는 각 위상 비교기 (TIPD0 내지 TIPD7) 로부터 공급된 up 신호 및 dn 신호를 입력받는다. 다수결 회로 (DEC) 는 이 입력된 up 신호 및 dn 신호에 기초하여 각 위상 비교기 (TIPD0 내지 TIPD7) 의 검출 결과의 다수를 결정한다.
상술한 바와 같이, 오버 샘플링형 클록 복구회로에서는, 고정 위상차를 갖는 클록신호를 가지는 데이터 신호를 샘플링한다. 따라서, 데이터 신호가 연속으로 하이 또는 로우가 아닐 경우, 클록신호의 위상차로 인하여 지연이 발생됨에도 불구하고, 각 위상 비교기에서 검출된 위상차 데이터는 동일한 값이 되게 된다. 데이터 신호가 연속으로 하이 또는 로우인 경우에는, 이 데이터 신호에서의 상승 에지 (rising edge) 가 존재하지 않는다. 따라서, 위상 비교기는 이 데이터 신호가 로크 상태에 있다고 판단하여, up 신호 및 dn 신호를 디스에이블 상태로 한다. 그러나, 전송 시스템에 따라 연속으로 동일값을 갖는 데이터의 비트수가 제한되기 때문에, 소정의 비트 단위에서는 데이터 신호의 위상을 반드시 검출할 수 있다. 이러한 이유로, 이 실시예에서는, 8비트 단위의 데이터를 사용한다.
인에이블 상태 또는 디스에이블 상태로 된 up 신호 또는 dn 신호에 대한 다수결의 결과로부터, 클록 복구회로 전체에서 이 회로의 클록신호가 데이터 신호에 선행하는 지 또는 지연되는 지가 판단된다.
도 9(a) 내지 9(p) 는 데이터 신호 및 클록신호 (clk00 내지 clk08), 위상 비교기 (TIPD0 내지 TIPD2) 로부터 출력된 up 신호 (up01 내지 up02), 다수결 회로 (DEC) 에 의해 보정된 upd 신호 (upd00 내지 upd02) 를 나타낸 것이다.
도 9(a) 내지 9(p) 에 도시된 상태에서는, 각 클록신호의 위상 시프트가 없을 경우, 모든 위상 비교기 (TIPD0 내지 TIPD7) 는 클록신호가 위상 지연 상태에 있다고 검출한다. 그 결과, up 신호가 인에이블 상태로 되고, dn 신호가 디스에이블 상태로 되게 된다.
그러나, 위상 시프트, 즉, 도 9(j) 의 클록신호 (clk08) 의 위상 선행이 있기 때문에, 클록신호 (clk06 내지 clk08) 를 입력받은 위상 비교기 (TIPD2) 는 로크 상태에 있다고 판단한다. 따라서, 이 위상 비교기 (TIPD2) 는, 도 9(m) 에 도시된 바와 같이, up 신호를 디스에이블 상태로, dn 신호를 디스에이블 상태로 한다. 그러나, 도 4 에 도시된 모든 위상 비교기 (TIPD0 내지 TIPD7) 로부터 up 신호가 입력될 경우, 다수결 회로 (DEC) 는 up 신호 및 dn 신호의 다수결을 취한다. 따라서, 다수결 회로 (DEC) 는, 회로 전체에서는 클록 복구회로가 클록신호의 위상 지연 상태에 있다고 판단한다. 이와 같이, up02 신호에 해당하는 다수결 회로 (DEC) 의 출력 신호인 upd02 신호는 인에이블 상태로 된다. 따라서, 이 후의 동작에서는, 클록신호 (clk08) 의 위상 시프트로 인한 영향이 해소된다.
도 10(a) 내지 10(p) 는 데이터 신호, 클록신호 (clk00 내지 clk08), up 신호 (up0 내지 up2) 및 upd 신호 (upd00 내지 upd02) 의 타이밍 챠트를 나타낸 것이다.
여기에서는, 소정의 비트에서 데이터 신호의 위상 시프트가 발생하여 이 데이터 신호의 위상을 지연시키는 경우가 도시되어 있다. 데이터 신호 비트에서 위상 시프트가 발생한 경우, 다수결 회로 (DEC) 는, 클록신호의 위상이 시프트되는 상기 경우에서와 같이, 그 위상 시프트를 보정할 것이다. 즉, 데이터 신호 비트에서 위상 시프트가 없는 경우, 위상 비교기 (TIPD0 내지 TIPD7) 는 클록신호의 클록 지연 상태를 검출한다. 따라서, up 신호 (up0 내지 up2) 가 인에이블 상태로 되게 된다. 그러나, 이 경우, 데이터 신호의 3번째 비트에서 위상 지연이 있기 때문에, 이 3번째 비트를 입력받은 위상 비교기 (TIPD2) 는 로크 상태에 있다고 판단하여, up 신호를 디스에이블 상태로, dn 신호를 디스에이블 상태로 한다. 다수결 회로 (DEC) 는 도 4 에 도시된 모든 위상 비교기 (TIPD0 내지 TIPD7) 로부터 출력된 up 신호 및 dn 신호의 다수를 결정한다. 따라서, 이 다수결 회로 (DEC) 는 회로 전체에서는 클록신호가 데이터 신호보다 지연된다고 판단하게 된다. 그 결과, 다수결 회로 (DEC) 는 위상 비교기 (TIPD2) 로부터 출력된 up02 신호에 해당하는 upd 신호 (upd02) 를 인에이블 상태로, dnd 신호 (dnd02) 를 디스에이블 상태로 한다. 따라서, 이 후의 동작에서는, 데이터 신호의 위상 시프트로 인한 영향이 해소된다.
이와 같이, 다수결 회로 (DEC) 에 의해 클록신호 또는 데이터 신호의 위상 시프트가 보정된다. 그 후, upd 신호 (upd0 내지upd7) 및 dnd 신호 (dnd0 내지 dnd7) 가 입력되는 각 충전 펌프 (CP0 내지 CP7) 에서는, upd 신호 및 dnd 신호로부터 얻어진 위상차 데이터를 전압값으로 변환한다. 즉, upd 신호가 인에이블 상태일 경우에는, 출력 전압이 상승하고, dnd 신호가 인에이블 상태일 경우에는, 출력 전압이 강하한다. 저역 필터 (LPF) 는 충전 펌프 (CP0 내지 CP7) 의 출력 전압을 입력받아, 이 전압의 변화를 적분한다. 가변 지연회로 (VD) 는 저역 필터 (LPF) 의 출력 전압 및 전압 제어 발진기 (VCO) 로부터 출력된 기준 클록신호를 입력받는다. 이 가변 지연회로 (VD) 는, 저역 필터 (LPF) 의 출력 전압에 따라 기준 클록신호을 지연시킨 후 출력한다.
도 11 은 가변 지연회로 (VD) 의 입력 전압에 대한 지연량의 관계를 나타낸 것이다.
가변 지연회로 (VD) 에 의해 지연된 기준 클록신호는 고정 지연회로 (FD) 로 입력된다. 그 후, 이 고정 지연회로는 지연된 기준 클록신호로부터, 클록신호들간에 동일한 위상차를 갖는 24개의 클록신호를 발생하여, 이 클록신호들을 각 위상 비교기로 출력한다.
따라서, 고정 위상을 갖는 일부의 클록신호에 위상 시프트가 발생되거나, 또는, 데이터 신호의 일부에 위상 시프트가 발생될 경우, 다수결 회로 (DEC) 는, 위상 비교기 (TIPD0 내지 TIPD7) 의 일부로부터 잘못된 위상차가 출력되더라도, 위상 비교기에 의해 검출된 위상차를 보정하게 된다. 따라서, 잘못된 위상차로 인해 고정 지연회로 (FD) 에서 클록신호가 부적절하게 선행 또는 지연되는 것을 방지하여, 데이터 신호를 정확하게 샘플링할 수 있게 된다.
한편, 로크 상태 검출회로 (LDEC) 는 다수결 회로 (DEC) 로부터의 위상차 데이터로서, upd 신호 및 dnd 신호를 입력받는다. 로크 상태 검출회로 (LDEC) 는 이 upd 신호 및 dnd 신호에 기초하여 각 위상 비교기 (TIPD0 내지 TIPD7) 의 검출 결과, 즉, 보정된 위상차 데이터가 나타내는 각 위상 상태를 인식한다. 그 후, 모든 upd 신호 및 모든 dnd 신호가 디스에이블 상태로 되었을 경우, 즉, 로크 상태가 검출되었을 경우, 로크 상태 검출회로 (LDEC) 는 인에이블 상태의 로크 상태 지시 신호를 스위치 회로 (SW) 로 출력한다. 다수결 회로 (DEC) 로부터 출력된 upd 신호 및 dnd 신호들 중 적어도 한 신호가 인에이블 상태, 즉, 비로크 (non-locking) 상태에 있을 경우, 로크 상태 검출회로 (LDEC) 는 디스에이블 상태의 로크 상태 지시 신호를 출력한다.
도 12(a) 내지 12(aa) 는 로크 상태 검출회로 (LDEC) 로부터의 로크 상태 지시 신호의 인에이블 상태 및 디스에이블 상태에 기초하여 스위치 회로 (SW) 의 동작을 설명하는 타이밍 챠트를 나타낸 것이다.
로크 상태 검출회로 (LDEC) 가 비로크 상태를 검출하였을 경우, 스위치 회로 (SW) 는, 이 디스에이블 상태의 로크 상태 지시 신호에 응답하여, 고정 지연회로 (FD) 로부터 입력받은 24개 클록 전체를 각 위상 비교기 (TIPD0 내지 TIPD7) 로 공급한다. 한편, 로크 상태 검출회로 (LDEC) 가 모든 위상 비교기의 로크 상태를 검출할 경우, 스위치 회로 (SW) 는, 인에이블 상태의 로크 상태 지시 신호에 응답하여, 24개 클록신호들 중 선택된 신호들만을 위상 비교기 (TIPD0 내지 TIPD7) 중 선택된 위상 비교기로 송신한다. 스위치 회로 (SW) 는 비선택 클록신호를 하이 상태로 고정한다. 도 12(a) 내지 12(aa) 에 도시된 예에서, 로크 상태인 경우, 스위치 회로 (SW) 는 24개의 클록신호 (clk00 내지 clk23) 를 위상 비교기 (TIPD0 내지 TIPD7) 로 공급한다. 그러나, 스위치 회로 (SW) 는 클록신호 (clk00 내지 clk08) 를 제외한 15개의 클록신호 (clk09 내지 clk23) 를 하이 레벨로 고정하여, 이 고정된 신호들을 위상 비교기 (TIPD3 내지 TIPD7) 로 각각 공급한다. 즉, 이러한 위상 비교기 (TIPD3 내지 TIPD7) 는 어떠한 클록신호도 공급되지 않는 상태와 동일한 상태로 된다.
통상, 연속으로 동일값을 갖는 전송 데이터 신호의 데이터 비트수는 전송 시스템에 따라 한정된다. 따라서, 로크 상태에서의 샘플링에 사용될 클록신호의 수가 감소될 경우에도, 위상차 검출이 정상적으로 행하여지게 된다. 로크 상태에서 클록신호 (clk00 내지 clk09) 가 공급되는 위상 비교기 (TIPD0 내지 TIPD2) 는, 비로크 상태에서와 마찬가지로 위상 검출을 행한다.
어떠한 클록신호도 공급되지 않을 경우, 위상 비교기는 위상차 검출 동작을 행하지 않으며, 이 위상 비교기 (TIPD) 는 데이터 신호와 클록신호간의 위상차에 관계없이 로크 상태를 유지한다. 도 7(a) 내지 8(f) 에 도시된 바와 같이, 위상 비교기는 데이터 신호를 샘플링하기 위하여 공급되는 클록신호의 변화점 (에지) 을 필요로 한다. 이와 같이, 위상 비교기에 공급된 클록신호가 하이 또는 로우 레벨로 고정되어, 어떠한 클록신호도 공급되지 않은 상태와 동일한 상태로 될 경우, 위상 비교기의 위상차 검출 동작이 억제될 수 있다. 따라서, 이 위상 비교기 (TIPD3 내지 TIPD7) 는 위상 검출 동작이 정지된 상태로 되어, 전력 소모를 감소시킬 수 있게 된다. 위상차 검출 동작을 행하는 위상 비교기 (TIPD0 내지 TIPD3) 모두 또는 어느 하나에 의한 위상 검출 동작시에 클록 선행 또는 지연 상태가 검출될 경우, 스위치 회로 (SW) 는 하이 레벨로 고정되지 않은 모든 클록신호를 다시 각 위상 비교기 (TIPD0 내지 TIPD7) 로 공급한다. 이는, 로크 상태 검출회로 (LDEC) 가 디스에이블 상태의 로크 상태 지시 신호를 출력하기 때문이다. 이는 다시 모든 위상 비교기 (TIPD0 내지 TIPD7) 가 로크 상태로 설정될 때까지 행해진다.
이와 같이, 위상 비교기의 로크 상태는 로크 상태 검출회로 (LDEC) 에 의해 검출된다. 비로크 상태에서는, 고정 지연회로 (FD) 에 의해 발생된 모든 클록신호가 위상 비교기 (TIPD0 내지 TIPD7) 에 공급되는 반면, 로크 상태에서는, 클록신호들 중 선택된 신호만이 위상 비교기의 선택된 위상 비교기에 공급된다. 이와 같이, 로크 상태에서는, 선택된 위상 비교기들의 동작이 정지 상태로 된다. 또한, 선택된 위상 비교기와 접속된 충전 펌프는 동작이 정지 상태가 된다. 따라서, 로크 상태에서는 클록 복구회로 전체의 전력 소모를 감소시키는 것이 가능하게 된다. 이와 같이, 전체 회로의 총 전력 소모를 감소시킬 수 있다.
이 실시예는 본 발명의 예에서만을 나타낸다. 로크 상태 검출 회로 (LDEC) 는, 각 위상 비교기 (TIPD0 내지 TIPD7) 로부터 출력된 위상차가 다수결 회로 (DEC) 에 입력되기 전에, 이 위상차를 입력받을 수도 있다. 이 경우, 각 위상 비교기 (TIPD0 내지 TIPD7) 로부터 출력된 위상차에 기초하여, 로크 상태가 검출된다. 또한, 로크 상태에서 하이 레벨로 고정된 클록신호의 수 및 위상 비교기의 수를 적당히 설정하는 것이 가능하다. 또한, 로크 상태에서는, 선택된 클록신호가 로우 레벨로 고정될 수도 있다. 또한, 데이터 신호의 비트수, 이 데이터 신호의 비트수와 연관된 위상 비교기의 수 및 위상 비교에 사용되는 고정 위상을 갖는 클록신호의 수가 요구되는 속도에 따라 적당히 설정될 수 있음은 두말할 필요가 없을 것이다.
이상 설명한 바와 같이, 본 발명에 따르면, 복수의 위상 비교기 (TIPD0 내지 TIPD7) 로부터의 출력인 복수의 위상차가 다수결 회로 (DEC) 에 입력된다. 또한, 이 다수결 회로 (DEC) 는 위상차 데이터의 다수를 결정하여, 소수측의 위상차 데이터를 다수측의 위상차 데이터로 보정하여 출력한다. 따라서, 레이아웃의 영향으로 인한 복수의 클록신호의 위상 시프트 또는 데이터 신호의 위상 시프트가 발생될 경우에도, 이 위상차로부터 발생된 소수측의 위상차 데이터를 다수측의 위상차 데이터로 보정할 수 있게 된다.
상술한 바와 같이, 본 발명에서는, 복수의 위상 비교기로부터 출력된 클록신호와 데이터 신호간의 위상차 데이터에 기초하여, 로크 상태 검출 회로에 의해 각 위상 비교기의 로크 상태가 검출된다. 비로크 상태에서는, 모든 클록신호가 각 위상 비교기에 입력된다. 로크 상태에서는, 선택된 클록신호가 하이 또는 로우 레벨로 고정되며, 이 선택된 클록신호는 선택된 위상 비교기에만 공급된다. 따라서, 로크 상태에서는, 선택된 위상 비교기의 동작이 정지 상태로 되게 된다. 또한, 위상 비교기와 접속된 회로 소자는 동작이 정지 상태가 된다. 따라서, 로크 상태에서는, 클록 복구회로 전체의 전력 소모를 감소시킬 수 있게 된다. 이와 같이, 회로 전체의 총 전력 소모를 감소시킬 수 있다.

Claims (19)

  1. 데이터 신호와 복수의 각 활성 클록신호 세트간의 위상차를 검출하고, 다수결을 이용하여 그 검출된 위상차에 해당하는 복수의 위상차 데이터로부터 위상 조절 신호를 발생시키는 위상차 검출부;
    N (N 은 2이상의 정수) 세트의 클록신호를 발생하여, 상기 위상 조절 신호에 기초하여 상기 N 세트의 클록신호의 위상을 조절하는 위상 조절부; 및
    상기 위상차 검출부로부터 검출된 위상차에 기초하여 상기 N세트의 클록신호 전체 또는 일부를 선택하여, 선택된 클록신호 세트를 상기 복수의 활성 클록신호 세트로서 상기 위상차 검출부에 공급하는 신호 선택부를 포함하는 것을 특징으로 하는 오버 샘플링형 클록 복구회로.
  2. 제 1 항에 있어서,
    상기 위상 조절부는,
    기준 클록신호를 발생시키는 발진기;
    상기 위상 조절 신호에 기초하여 상기 기준 클록신호를 지연시키는 지연 유닛; 및
    상기 복수의 클록신호 각각이 미리 결정된 지연을 갖도록, 상기 지연된 기준 신호로부터 상기 N세트의 클록신호를 발생시키는 클록신호 발생부를 포함하는 것을 특징으로 하는 오버 샘플링형 클록 복구회로.
  3. 제 1 항에 있어서,
    상기 N세트의 클록신호 중 일부는 미리 결정되는 것을 특징으로 하는 오버 샘플링형 클록 복구회로.
  4. 제 1 항에 있어서
    상기 신호 선택부는,
    상기 복수의 위상차 데이터 중의 어느 하나의 데이터가 상기 데이터 신호와 상기 복수의 활성 클록신호 세트들 중의 해당 신호 세트가 위상이 서로 일치하지 않음을 나타낼 경우에는 상기 N세트의 클록신호 전체를 선택하고, 상기 위상차 모두가 상기 데이터 신호와 상기 복수의 활성 클록신호 세트들 중의 해당 신호 세트가 위상이 서로 일치함을 나타낼 경우에는 상기 N세트의 클록신호중 일부를 선택하는 것을 특징으로 하는 오버 샘플링형 클록 복구회로.
  5. 제 1 항에 있어서,
    상기 신호 선택부는,
    상기 위상차 검출부로부터 공급된 상기 복수의 위상차 데이터에 기초하여, 상기 데이터 신호와 상기 복수의 활성 클록신호 세트가 위상이 서로 일치하는 지를 판단하는 로크 상태 검출 회로;
    상기 로크 상태 검출회로가 상기 데이터 신호와 상기 복수의 활성 클록신호세트들 중의 하나 이상의 신호 세트가 위상이 서로 일치하지 않음을 검출할 경우, 상기 N세트의 클록신호 전체를 상기 복수의 활성 클록신호 세트로서 상기 위상차 검출부에 공급하는 스위치 회로를 포함하는 것을 특징으로 하는 오버 샘플링형 클록 복구회로.
  6. 제 5 항에 있어서,
    상기 스위치 회로는,
    상기 로크 상태 검출회로가 상기 데이터 신호와 상기 복수의 활성 클록신호 세트 각각의 위상이 서로 일치하지 않음을 검출할 경우, 상기 N세트 중에서 선택된 세트를 제외한 비선택된 세트의 상기 클록신호를 하이 또는 로우 레벨로 고정하여, 선택된 클록신호 세트 및 비선택된 클록신호 세트를 상기 위상차 검출부에 공급하는 것을 특징으로 하는 오버 샘플링형 클록 복구회로.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 위상차 검출부는,
    상기 복수의 활성 클록신호 세트가 상기 N개의 위상 비교기들 중의 선택된 위상 비교기에 공급되며, 상기 선택된 각 위상 비교기들은 상기 데이터 신호 비트들 중의 해당 비트와 상기 복수의 활성 클록신호 세트들 중의 해당 신호 세트의 위상을 비교하여 상기 위상차를 검출하는 N개의 위상 비교기;
    상기 위상차의 다수를 결정하고, 소수측의 상기 위상차를 다수측의 상기 위상차에 일치되도록 보정하여 상기 복수의 위상차 데이터를 발생시키는 다수결 회로; 및
    상기 다수결 회로로부터의 상기 복수의 위상차 데이터로부터 상기 위상 조절 신호를 발생시키는 조절 신호 발생부를 포함하는 것을 특징으로 하는 오버 샘플링형 클록 복구회로.
  8. 제 7 항에 있어서,
    상기 N개의 위상 비교기들 중에서 선택된 위상 비교기를 제외한 비선택된 위상 비교기들은 전력 소모를 감소시키기 위하여 그 동작을 정지하는 것을 특징으로 하는 오버 샘플링형 클록 복구회로.
  9. 제 8 항에 있어서,
    비선택된 위상 비교기에 대응하는 상기 조절 신호 발생부의 부분은 전력 소모를 감소시키기 위하여 그 동작을 정지하는 것을 특징으로 하는 오버 샘플링형 클록 복구회로.
  10. 제 7 항에 있어서,
    상기 선택된 각 위상 비교기는 클록 선행 상태, 클록 로크 상태 및 클록 지연 상태 중의 하나를 검출하여, 클록 선행 상태 신호, 클록 로크 상태 신호 및 클록 지연 상태 신호 중 하나를 발생시키며, 상기 클록 선행 상태에서는 상기 복수의 활성 클록신호 세트들 중의 해당 신호 세트가 상기 데이터 신호에 선행하고, 상기 클록 로크 상태에서는 상기 해당 활성 클록신호 세트가 상기 데이터 신호의 위상과 일치하며, 상기 클록 지연 상태에서는 상기 해당 활성 클록신호 세트가 상기 데이터 신호의 위상보다 지연되고,
    상기 다수결 회로는 상기 N개의 위상 비교기에 대해 상기 클록 선행 상태 신호 및 상기 클록 지연 상태 신호의 다수를 결정하고, 소수측의 상기 클록 선행 상태 신호 및 상기 클록 지연 상태 신호를 다수측의 클록 선행 상태 신호 및 클록 지연 상태 신호로 보정하여, 상기 복수의 위상차 데이터를 발생시키는 것을 특징으로 하는 오버 샘플링형 클록 복구회로.
  11. 데이터 신호와 복수의 각 활성 클록신호 세트간의 위상차를 검출하고, 다수결을 이용하여 그 검출된 위상차에 해당하는 복수의 위상차 데이터로부터 위상 조절 신호를 발생시키는 단계;
    상기 위상 조절 신호에 기초하여 N (N 은 2이상의 정수) 세트의 클록신호의 위상을 조절하는 단계; 및
    상기 위상차 검출부로부터의 상기 복수의 위상차 데이터에 기초하여, 상기 N세트의 클록신호 전체 또는 일부를 상기 복수의 활성 클록신호 세트로서 선택하는 단계를 포함하는 것을 특징으로 하는 오버 샘플링형 클록 복구회로의 클록신호 위상 조절방법.
  12. 제 11 항에 있어서,
    기준 클록신호를 발생하는 단계;
    상기 위상 조절 신호에 기초하여 상기 기준 클록신호를 지연시키는 단계; 및
    상기 복수의 클록신호 각각이 미리 결정된 지연을 갖도록, 상기 지연된 기준 신호로부터 상기 N세트의 클록신호를 발생시키는 단계를 포함하는 것을 특징으로 하는 오버 샘플링형 클록 복구회로의 클록신호 위상 조절방법.
  13. 제 11 항에 있어서,
    상기 N세트의 클록신호 중 일부는 미리 결정되는 것을 특징으로 하는 오버 샘플링형 클록 복구회로의 클록신호 위상 조절방법.
  14. 제 11 항에 있어서,
    상기 선택 단계는,
    상기 복수의 위상차 데이터 중의 어느 하나의 데이터가 상기 데이터 신호와 상기 복수의 활성 클록신호 세트들 중의 해당 신호 세트가 위상이 서로 일치하지 않음을 나타낼 경우에 상기 N세트의 클록신호 전체를 선택하는 단계; 및
    상기 복수의 위상차 데이터 모두가 상기 데이터 신호와 상기 복수의 활성 클록신호 세트들 중의 해당 신호 세트가 위상이 서로 일치함을 나타낼 경우에 상기 N세트의 클록신호중 일부를 선택하는 단계를 포함하는 것을 특징으로 하는 오버 샘플링형 클록 복구회로의 클록신호 위상 조절방법.
  15. 제 11 항에 있어서,
    상기 선택 단계는,
    상기 복수의 위상차 데이터에 기초하여, 상기 데이터 신호와 상기 복수의 활성 클록신호 세트가 위상이 서로 일치하는 지를 판단하는 단계;
    상기 복수의 위상차 데이터가 상기 데이터 신호와 상기 복수의 활성 클록신호 세트들 중의 하나 이상의 신호 세트가 위상이 서로 일치하지 않음을 나타낼 경우, 상기 N세트의 클록신호 전체를 상기 복수의 활성 클록신호 세트로서 선택하는 단계를 포함하는 것을 특징으로 하는 오버 샘플링형 클록 복구회로의 클록신호 위상 조절방법.
  16. 제 15 항에 있어서,
    상기 선택 단계는,
    상기 로크 상태 검출회로가 상기 데이터 신호와 상기 복수의 활성 클록신호 세트 각각의 위상이 서로 일치하지 않음을 검출할 경우, 상기 N세트 중에서 선택된 세트를 제외한 비선택된 세트의 상기 클록신호를 하이 또는 로우 레벨로 고정하는 단계를 포함하는 것을 특징으로 하는 오버 샘플링형 클록 복구회로의 클록신호 위상을 조절하는 방법.
  17. 제 11 항 내지 제 16 항 중 어느 한 항에 있어서,
    상기 검출 단계는,
    상기 데이터 신호 비트들 중의 해당 비트와 상기 복수의 활성 클록신호 세트들 중의 해당 신호 세트의 위상을 비교하여, 상기 위상차를 검출하는 단계;
    상기 위상차의 다수를 결정하고, 소수측의 상기 위상차를 다수측의 상기 위상차에 일치되도록 보정하여 상기 복수의 위상차 데이터를 발생시키는 단계; 및
    상기 복수의 위상차 데이터로부터 상기 위상 조절 신호를 발생시키는 단계를 포함하는 것을 특징으로 하는 오버 샘플링형 클록 복구회로의 클록신호 위상 조절방법.
  18. 제 17 항에 있어서,
    상기 검출 단계는 위상차 검출부에 의해 수행되며,
    상기 선택 단계는, 상기 복수의 활성 클록신호 세트가 제공되지 않는 상기 일부의 위상차 검출부가 동작하지 않도록, 상기 N세트의 클록신호 전체 또는 일부를 선택하는 단계를 포함하는 것을 특징으로 하는 오버 샘플링형 클록 복구회로의 클록신호 위상 조절방법.
  19. 제 17 항에 있어서,
    상기 비교 단계는, 클록 선행 상태, 클록 로크 상태 및 클록 지연 상태 중의 하나를 검출하여, 클록 선행 상태 신호, 클록 로크 상태 신호 및 클록 지연 상태 신호 중 하나를 발생시키는 단계를 포함하되,
    상기 클록 선행 상태에서는 상기 복수의 활성 클록신호 세트들 중의 해당 신호 세트가 상기 데이터 신호에 선행하며, 상기 클록 로크 상태에서는 상기 해당 활성 클록신호 세트가 상기 데이터 신호의 위상과 일치하고, 상기 클록 지연 상태에서는 상기 해당 활성 클록신호 세트가 상기 데이터 신호의 위상보다 지연되며,
    상기 결정 단계는, 상기 N개의 위상 비교기에 대해 상기 클록 선행 상태 신호 및 상기 클록 지연 상태 신호의 다수를 결정하는 단계; 및
    소수측의 상기 클록 선행 상태 신호 및 상기 클록 지연 상태 신호를 다수측의 클록 선행 상태 신호 및 클록 지연 상태 신호로 보정하여, 상기 복수의 위상차 데이터를 발생시키는 단계를 포함하는 것을 특징으로 하는 오버 샘플링형 클록 복구회로의 클록신호 위상 조절방법.
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