CN1132313C - 降低功率消耗的过采样型时钟恢复电路和调整其中的时钟信号的相位的方法 - Google Patents
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Abstract
一种过采样型时钟恢复电路，包括相位差检测部分、相位调节部分和信号选择部分。相位差检测部分检测在一个数据信号与多个有效的时钟信号组中的每一组之间的相位差，并应用多数确定原则产生一个相位调节信号。相位调节部分产生N组时钟信号，并根据相位调节信号调节N组时钟信号的相位。信号选择部分根据从相位差检测部分检测到的相位差选择N组时钟信号的一部分或全部。将选择的时钟信号组作为多个有效的时钟信号组提供给相位差检测部分。
Description
本发明涉及一种时钟恢复电路和调整其中的时钟信号的相位的方法，特别涉及一种根据多个具有不同相位的时钟信号执行数据信号的采样的过采样型时钟恢复电路和调整其中的时钟信号的相位的方法。
近年来，提出了用于数据传输的高速协议，例如G比特以太网(Gbit Ethernet)和光纤信道(Fiber Channel)。由于这个目的，在时钟恢复电路中需要高速处理，以便从高速传输以及PLL电路中的数据信号中提取出一个时钟信号，从而在该电路中使用的时钟信号与传输的时钟信号之间建立频率同步。为了响应这样一种需要，如同在1996年的IEEE国际固态电路会议中公开的，提出了一种过采样型的时钟恢复电路，在该电路中，根据由一个内部电路产生的带有不同相位的多个时钟信号，对传输的数据信号进行采样。
图1显示了在传统的例子中公开的一个时钟恢复电路的电路框图。将一个数据信号提供给八个相位比较器TIPD0至TIPD7。还向各个相位比较器TIPD0至TIPD7提供有从一个固定延迟电路输出的24个具有固定延迟的时钟信号，其中每三个时钟信号为一组。
每个相位比较器检测在该数据信号和所述三个时钟信号组之间的相位状态。当所述时钟信号组和数据信号在相位上相互匹配时，相位比较器检测到一个锁定状态，将up信号up0至up7中的一个相应信号设置为禁止状态，并将dn信号dn0至dn7中的一个相应信号设置为禁止状态，如图2A至2F所示。当所述时钟信号组超前于数据信号时，相位比较器检测到时钟信号的超前，将up信号up0至up7中的一个相应信号设置为禁止状态，将dn信号dn0至dn7中的一个相应信号设置为允许状态。同样，当检测到时钟信号比数据信号延迟时，相位比较器将up信号设置为允许状态，将dn信号设置为禁止状态，如图3A至3F所示。
当up信号被设置为允许状态时，电荷泵CP0至CP7增大输出电压，而当dn信号被设置为允许状态时，减小输出电压。将该输出电压提供给一个低通滤波器LPF。该低通滤波器LPF对从电荷泵CP0至CP7提供的电压的变化进行积分，并向一个可变延迟电路VD输出积分的电压。一个压控振荡器VCO振荡并产生一个基本时钟信号，输出到可变延迟电路VD。可变延迟电路VD根据来自低通滤波器LPF的积分电压对来自压控振荡器VCO的基本时钟信号进行延迟。然后，一个固定延迟电路FD接收来自可变延迟电路FD的延迟时钟信号，并从该延迟时钟信号产生24个具有固定延迟的时钟信号。
如上所述，在该时钟恢复电路中，在每个相位比较器中将up信号或dn信号设置为允许状态。其结果为，当检测到时钟信号组的超前或延迟状态时，从对应的电荷泵CP输出的电压增大或减小。因此，根据相位的超前或延迟状态，从可变延迟电路VD输出延迟时钟信号，并且由固定延迟电路FD根据延迟时钟信号产生24个时钟信号。其结果为，被提供到相位比较器TIPD0至TIPD7中的每一个的时钟信号组的超前或延迟被控制，从而可以实现数据信号的正确采样。
然而，在这个时钟恢复电路中，当由于电路的布线布局的影响在24个时钟信号之间产生相位差时，则不能正确地执行数据采样。特别是当在提供给相位比较器的三个时钟之间产生相位差时，不能正确地执行数据采样。例如，当时钟信号clkn+1产生如图3D所示的延迟时，相位比较器检测到一个时钟延迟状态，从而将up信号设置为允许状态。因为这个原因，由于在电荷泵CP接收到up信号的允许状态之后的步骤的操作，控制了在固定延迟电路FD产生的24个时钟信号的延迟。结果，在包括其他相位比较器的整个时钟恢复电路中不能执行正确的数据采样。
并且，在这样一种时钟恢复电路中，限制了具有相同值的连续传输数据信号的比特数。因此，在不检测任何相位差的锁定状态下，即使在采样中使用的时钟信号的个数减少，也可以正确地检测到相位差。
然而，在上述的时钟恢复电路中，无论八个相位比较器TIPD0至TIPD7是否处于锁定状态，它们总是处于工作状态。结果，在锁定状态中，除了需要检测相位差的相位比较器的其他相位比较器执行不必要的操作。因此，消耗相对较大功率的八个相位比较器同时连续地工作。因此，作为整个时钟恢复电路的功率消耗不能忽略。并且，跟着相位比较器TIPD0至TIPD7的每个电荷泵CP0至CP7根据从相应的相位比较器输出的相位差数据来运行。此外，在低通滤波器LPF和后续电路中的功率消耗也不能忽略。
除了上述的传统例子之外，在日本审查后公开的专利申请(JP-B-Showa 61-18274)中还公开了一种disqueque装置。在这个参考文件中，该disqueque装置由第一和第二部分和存储器部分组成。第一部分确定用于信道的同步信号的大多数，以产生一个信号。第二部分响应于通过增加用于信道的时钟而获得的输出，产生一个合成信号。存储器部分响应于所述信号和所述合成信号，执行一个读操作。于是，当一个数据块由多个磁道组成并且每个磁道包括一个帧同步信号和一个数据时，该disqueque装置能够去除在一个多磁道数字磁记录和重现装置的磁道之间的数据的时移。
在日本未决专利申请(JP-A-Showa 61-145945)中还公开了一种数字信号接收装置。在这个参考文件中，所述数字信号接收装置由重现部分和多数确定部分和变换部分组成。重现部分重现具有基本时钟信号频率fr和基本时钟信号频率fr的n(n是等于或大于3的正整数)倍频率的时钟信号，所述时钟信号在相位上锁定在一个数字重现信号上。多数确定部分根据nfr时钟信号在数字重现信号的一个比特期间提取出n个采样值，并将n个采样值的二进制值确定在多数一方，作为该比特期间的值。变换部分将确定的值变换为具有1/fr宽度。因此，将数字重现信号整形为以数字重现信号的基本时钟fr为单位。
在日本未决专利申请(JP-A-Showa 61-214842)中还公开了一种数据采样变换电路。在这个参考文件中，所述数据采样变换电路由时钟再生电路、分频电路和确定电路组成。时钟再生电路从一个字符多路复用信号再生一个时钟脉冲。分频电路在频率上将该再生的时钟信号分为第1至n个，并产生带有不同相位的n个采样脉冲。确定电路以所述n个采样脉冲对字符多路复用信号进行采样，并根据m个连续采样结果的多数来确定一个数字数据是处于高电平还是低电平。
在日本未决专利申请(JP-A-Heisei 3-69238)中还公开了一种解调数据识别和确定装置。在这个参考文件中，所述解调数据识别和确定装置由检测和解调电路、比较器、时钟再生电路、定时确定部分和锁存电路组成。检测和解调电路对一个输入信号解调，以输出一个基带信号。比较器将该基带信号变换成一个二进制信号。时钟再生电路再生一个与传输数据的比特率具有相同频率的重现时钟信号，并产生一个比再生时钟信号更快的时钟信号。定时确定部分应用该时钟信号执行二进制信号的采样，并对相应于多个采样点的多个值执行多数确定，以输出多数确定的结果。锁存电路根据重现时钟信号锁存住来自定时确定部分的输出，以便作为一个再生的数字数据输出。
在日本未决专利申请(JP-A-Heisei 4-11431)中还公开了一种数字信号重现电路。在这个参考文件中，所述数字信号重现电路由解调部分、采样部分和多数确定部分组成。解调部分对一个数字调制信号解调。采样部分根据来自一个时钟源的时钟信号对解调的数字信号进行采样。多数确定部分对从采样部分提供的多个采样值执行多数确定。
本发明的一个目的是提供一种可以校正在一个输入数据信号的采样中所使用的多个时钟信号之间的相位差的过采样型时钟恢复电路。
本发明的另一个目的是提供一种在锁定状态停止电路的每个部分中不必要的操作、从而减少功率消耗的过采样型时钟恢复电路。
为了实现本发明的一个方面，一种过采样型时钟恢复电路包括相位差检测部分、相位调节部分、以及信号选择部分。相位差检测部分检测在一个数据信号与多个有效的时钟信号组中的每一组之间的相位差，并从对应于检测到的相位差的多个相位差数据中应用多数确定原则产生一个相位调节信号。相位调节部分产生N(N是等于或大于2的整数)组时钟信号，并根据相位调节信号调节N组时钟信号的相位。信号选择部分根据从相位差检测部分检测到的相位差选择N组时钟信号的一部分或全部，并将选择的时钟信号组作为多个有效的时钟信号组提供给相位差检测部分。
相位调节部分可以包括用于产生参考时钟信号的振荡器、用于根据相位调节信号延迟参考时钟信号的延迟单元、以及从延迟的参考信号产生N组时钟信号、从而使多个时钟信号中的每一个具有预定延迟的时钟信号发生部分。
相位差检测单元可以包括N个相位比较器、一个多数确定电路和一个调节信号发生部分。将多个有效时钟信号组提供给N个相位比较器中的选定多个。每个选定的相位比较器比较数据信号的各位中的对应位与多个有效时钟信号组中的对应组的相位，以检测相位差。多数确定电路确定相位差的多数，并改变处于少数一方的相位差，使其与处于多数一方的相位差相匹配，从而产生多个相位差数据。调节信号发生部分从来自多数确定电路的多个相位差数据产生相位调节信号。在这种情况下，N个相位比较器中除了选定的相位比较器之外的未选定相位比较器停止操作，以减少功率消耗。并且，调节信号发生部分对应于未选定相位比较器的一部分也停止其操作，以减少功率消耗。
并且，每个选定的相位比较器检测出时钟超前状态、时钟锁定状态和时钟延迟状态中的一个，以产生时钟超前状态信号、时钟锁定状态信号和时钟延迟状态信号中的一个。在时钟超前状态，多个有效时钟信号组中的对应组超前于数据信号，在时钟锁定状态，对应的有效时钟信号组在相位上与数据信号相匹配，而在时钟延迟状态，对应的有效时钟信号组在相位上延迟于数据信号。多数确定电路确定N个相位比较器的时钟超前状态信号和时钟延迟状态信号的多数，并将处于少数一方的一些时钟超前状态信号和时钟延迟状态信号校正到处于多数一方的另一些信号，以产生多个相位差数据。
N组时钟信号的一部分是预先确定的。
当多个相位差数据中的任一个表明数据信号与多个有效时钟信号组中的对应组在相位上相互不匹配时，信号选择部分选择全部N组时钟信号，而当所有相位差表明数据信号与多个有效时钟信号组中的对应组在相位上相互匹配时，信号选择部分选择N组时钟信号的一部分。
并且，信号选择部分可以包括锁定状态检测电路和开关电路。锁定状态检测电路根据从相位差检测部分提供的多个相位差数据确定数据信号与多个有效时钟信号组中的每一组在相位上是否相互匹配。当锁定状态检测电路检测到数据信号与多个有效时钟信号组中的至少一组在相位上相互不匹配时，开关电路向相位差检测部分提供全部N组时钟信号，作为多个有效时钟信号组。在这种情况下，当锁定状态检测电路检测到数据信号与多个有效时钟信号组中的每一组在相位上都不相互匹配时，开关电路将N组时钟信号中除了选定组之外的未选定组的时钟信号设定为高电平或低电平，并向相位差检测部分提供选定的时钟信号组和未选定的时钟信号组。
为了实现本发明的另一个方面，一种调节在过采样型时钟恢复电路中的时钟信号的相位的方法包括：
检测在一个数据信号与多个有效时钟信号组中的每一组之间的相位差，以便从对应于检测到的相位差的多个相位差数据中应用多数确定原则产生一个相位调节信号；
根据相位调节信号调节N(N是等于或大于2的整数)组时钟信号的相位；以及
根据来自相位差检测部分的多个相位差数据，选择N组时钟信号的一部分或全部作为多个有效时钟信号组。
下面是附图简要说明。
图1是显示传统的时钟恢复电路的一个例子的结构框图；
图2A至2F是显示在锁定状态的数据信号、时钟信号和相位差数据的时序图；
图3A至3F是显示在时钟延迟状态的数据信号、时钟信号和相位差数据的时序图；
图4是显示依据本发明的一个实施例的时钟恢复电路的结构的电路框图；
图5A至5Y是显示数据信号和时钟信号的时序图；
图6A至6F是说明在锁定状态的相位比较器的操作的时序图；
图7A至7F是说明在时钟延迟状态的相位比较器的操作的时序图；
图8A至8F是说明在时钟超前状态的相位比较器的操作的时序图；
图9A至9P是说明相位比较器的第一操作的时序图；
图10A至10P是说明相位比较器的第二操作的时序图；
图11是显示一个可变延迟电路的输入输出特性的示意图；以及
图12A至12AA是说明开关电路响应于锁定状态检测电路的输出的操作的时序图。
下面，将参考附图详细说明本发明的过采样型时钟恢复电路。
图4是显示依据本发明的一个实施例的过采样型时钟恢复电路的结构的电路框图。该过采样型时钟恢复电路由多个相位比较器TIPD0至TIPD7、多数确定电路DEC、多个电荷泵CP0至CP7、低通滤波器LPF、压控振荡器VCO、可变延迟电路VD、固定延迟电路FD、锁定状态检测电路LDEC以及开关电路SW组成。应该指出的是，相同的标记代表与传统的时钟恢复电路中相同的部件。
在这个实施例中，八个相位比较器TIPD0至TIPD7中的每一个以三个时钟信号来执行一个8比特数据信号的采样。也就是说，相位比较器TIPD0至TIPD7中的每一个输入具有固定延迟的3个时钟信号和传送到其上的数据信号，并检测在数据信号和时钟信号之间的相位状态。当数据信号延迟于时钟信号时，相位比较器检测到时钟信号比数据信号的超前，将up信号up0至up7中的对应信号设置为禁止状态，将dn信号dn0至dn7中的对应信号设置为允许状态。同样，当检测到时钟信号延迟于数据信号时，相位比较器将对应的up信号设置为允许状态，将对应的dn信号设置为禁止状态。
图6A至6F显示了数据信号和时钟信号在相位上相互一致的锁定状态。图7A至7F显示了数据信号超前于时钟信号的时钟延迟状态。当数据信号超前于时钟信号时，相位比较器检测到时钟延迟状态，将相位差数据的up信号设置为允许状态，将相位差数据的dn信号设置为禁止状态。图8A至8F显示了数据信号延迟于时钟信号的时钟超前状态。当数据信号延迟于时钟信号时，相位比较器检测到时钟超前状态，将up信号设置为禁止状态，将dn信号设置为允许状态。
多数确定电路DEC与各个相位比较器TIPD0至TIPD7的输出端相连。多数确定电路DEC确定从相位比较器TIPD0至TIPD7输出的允许状态的up或dn信号的多数，以便确定在整个电路时钟信号在相位上是否超前于数据信号。作为多数确定的结果，将处于少数一方的up信号和dn信号的状态校正为与处于多数一方的那些up信号和dn信号相匹配。然后，多数确定电路DEC将处于多数一方的upd信号和dnd信号以及处于少数一方的校正的up信号和dn信号作为upd信号和dnd信号分别输出到电荷泵CP0至CP7和锁定状态检测电路LDEC。
各个电荷泵CP0至CP7和单个的锁定状态检测电路LDEC都并联到所述相位比较器TIPD的upd信号和dnd信号的输出端。锁定状态检测电路LDEC从多数确定电路DEC输出的upd信号和dnd信号的状态识别每个相位比较器的锁定状态，并检测是否所有的相位比较器、即整个电路被设置为锁定状态。然后，锁定状态检测电路LDEC根据锁定状态的检测结果向开关电路SW输出一个在允许状态和禁止状态之间切换的锁定状态检测信号。
每个电荷泵CP从多数确定电路DEC输入一些upd信号和dnd信号，并根据输入信号改变输出电压，输出到低通滤波器LPF。低通滤波器LPF对来自电荷泵CP0至CP7的输出电压的变化进行积分，并输出到可变延迟电路VD。可变延迟电路VD输入从压控振荡器VCO提供的具有一预定频率的参考时钟信号和低通滤波器LPF的输出。可变延迟电路VD根据低通滤波器LPF的输出电压对参考时钟信号进行延迟。此外，固定延迟电路FD输入可变延迟电路VD的输出，并从输入的时钟信号产生24个具有固定延迟的时钟信号。通过开关电路SW将这24个时钟信号提供给相位比较器TIPD0至TIPD7，每个比较器三个时钟信号。
此外，开关电路SW为24个时钟信号连到固定延迟电路FD的输出端，以便将每个时钟信号的电平有选择地设置为高电平或低电平，在这个例子中设置为高电平。
当从锁定状态检测电路LDEC提供的锁定状态检测信号表明了相位比较器的锁定状态时，开关电路SW将24个时钟信号clk00至clk23中的预定多个作为选定的时钟信号设定为高电平。在这种情况下，设定为高电平的时钟信号是以要提供给相位比较器的每三个时钟信号为一组而预先确定的。因此，只有提供给相位比较器TIPD0至TIPD7中的所选定相位比较器的时钟信号才被设定为高电平。通过开关电路SW将24个时钟信号中除了选定时钟信号之外的未选定时钟信号提供给相位比较器TIPD0至TIPD7中除了所选定相位比较器之外的未选定相位比较器。
下面将说明具有上述结构的时钟恢复电路的运行。图5A至5Y是说明提供给八个相位比较器TIPD0至TIPD7的数据信号和用于执行该数据信号的采样的24个时钟信号的时序图。此外，图6A至6F、7A至7F和8A至8F是说明每个相位比较器TIPD0至TIPD7的操作的时序图。如同在常规的例子中所描述的，每个相位比较器检测在所述数据信号与24个时钟信号的对应组中的三个clkn-1、clkn和clkn+1之间的相位状态。
图6A至6F显示了数据信号与时钟信号之间的相位相互一致的锁定状态。因为不需要改变在锁定状态的时钟信号的相位，所以将up信号和dn信号都设置为禁止状态，如图6E至6F所示。
图7A至7F显示了数据信号在相位上超前于时钟信号的超前状态。当时钟信号延迟于数据信号时，将up信号设置为允许状态，如图7E所示，将dn信号设置为禁止状态，如图7F所示。结果，时钟信号的相位被提前。
图8A至8F显示了数据信号延迟于时钟信号的延迟状态。当时钟信号超前于数据信号时，将up信号设置为禁止状态，如图8E所示，将dn信号设置为允许状态，如图8F所示。结果，时钟信号的相位被延迟。
然后，将每个相位比较器的up信号和dn信号提供给多数确定电路DEC。多数确定电路DEC输入从各个相位比较器TIPD0至TIPD7提供的up信号和dn信号。多数确定电路DEC根据提供的up信号和dn信号确定各个相位比较器TIPD0至TIPD7的检测结果的多数。
如上所述，在过采样型时钟恢复电路中，用具有固定相位差的时钟信号对数据信号进行采样。因此，如果该数据信号不是连续为高或低，即使存在着由时钟信号的相位差引起的任何延迟，在每个相位比较器中检测出的相位差数据将变为相同值。当数据信号连续为高或低时，在数据信号中没有上升沿。因此，相位比较器确定该数据信号处于锁定状态，并将up信号和dn信号设置为禁止状态。然而，由于对连续具有相同值的数据位的个数有一个限制，这个限制取决于传输系统，所以以一特定比特单位必然可以检测到数据信号的相位。因此，在该实施例中，采用了以8比特为单位的数据。
从设置为允许状态或禁止状态的up信号或dn信号的个数的多数确定的结果，确定出作为整个时钟恢复电路的电路中的时钟信号是超前还是延迟于数据信号。
图9A至9P显示了数据信号和时钟信号clk00至clk08、从相位比较器TIPD0至TIPD2输出的up信号up01至up02、以及由多数确定电路DEC校正的upd信号upd00至upd02。在图9A至9P显示的状态中，如果在每个时钟信号中没有相移，全部的相位比较器TIPD0至TIPD7都检测到时钟信号处于相位延迟状态。结果，将up信号设置为允许状态，将dn信号设置为禁止状态。
然而，因为存在着相移，即图9J的时钟信号clk08的相位超前(提前)，提供有时钟信号clk06至clk08的相位比较器TIPD2确定其处于锁定状态。因此，相位比较器TIPD2将up信号设置为禁止状态，如图9M所示，并将dn信号设置为禁止状态。然而，当从图4中所示的全部相位比较器TIPD0至TIPD7输入up信号时，多数确定电路DEC确定up信号和dn信号的多数。因此，多数确定电路DEC确定该时钟恢复电路处于整个电路的时钟信号的相位延迟状态。于是，将多数确定电路DEC对应于up02信号的输出信号upd02信号设置为允许状态。因此，在以后的操作中，由时钟信号的相移所产生的影响被消除。
图10A至10P显示了数据信号、时钟信号clk00至clk08、up信号up0至up2以及upd信号upd00至upd02的时序图。在这里显示了这样一种情况，即数据信号的相移出现在一特定位，以延迟该数据信号的相位。当数据信号的位中出现相移时，多数确定电路DEC能够校正相移，如同在上述的时钟信号出现相移的情况中一样。也就是说，如果在数据信号的位中没有相移，则由相位比较器TIPD0和TIPD1检测出时钟信号的时钟延迟状态。因此，将up信号up01至up02设置为允许状态。然而，在这种情况下，因为在数据信号的第三位中有延迟相移，输入第三位的相位比较器TIPD2确定处于锁定状态，并将up信号设置为禁止状态，将dn信号也设置为禁止状态。多数确定电路DEC确定从图4中所示的全部相位比较器TIPD0至TIPD7输出的up信号和dn信号的多数。因此，多数确定电路DEC确定出整个电路的时钟信号延迟于数据信号。结果，多数确定电路DEC将对应于从相位比较器TIPD2输出的up02信号的upd信号upd02设置为允许状态，将dnd信号dnd02设置为禁止状态。因此，在以后的操作中，由数据信号的相移所产生的影响被消除。
以这种方式，由多数确定电路DEC校正了时钟信号或数据信号的相移。因此，提供有upd信号upd0至upd7和dnd信号dnd0至dnd7的各个电荷泵CP0至CP7将从upd信号和dnd信号获得的相位差数据变换成电压值。也就是说，当upd信号被设置为允许状态时，输出电压增大，当dnd信号设置为允许状态时，输出电压减小。低通滤波器LPF输入电荷泵CP0至CP7的输出电压，并对这个电压的变化积分。可变延迟电路VD输入低通滤波器LPF的输出电压和压控振荡器VCO输出的参考时钟信号。可变延迟电路VD根据低通滤波器LPF的输出电压延迟并输出参考时钟信号。延迟量与可变延迟电路VD的输入电压的关系如图11所示。将由可变延迟电路VD延迟的参考时钟信号提供给固定延迟电路FD。然后，固定延迟电路从延迟的参考时钟信号产生24个时钟信号，在这些时钟信号之间具有相同的相位差，并将这些时钟信号输出到每个相位比较器。
因此，当相移产生在具有固定相位的时钟信号的一部分中时，或者当相移产生在数据信号的一部分中时，即使从相位比较器TIPD0至TIPD7的一部分输出了错误的相位差，多数确定电路DEC也能校正由相位比较器检测到的相位差。因此，可以避免由错误的相位差所引起的在固定延迟电路FD中的时钟信号的不正确的超前或延迟的产生，从而得到数据信号的正确采样。
另一方面，锁定状态检测电路LDEC从多数确定电路DEC输入upd信号和dnd信号，作为相位差数据。锁定状态检测电路LDEC根据upd信号和dnd信号识别出各个相位比较器TIPD0至TIPD7的检测结果，即，由校正的相位差数据所表示的各个相位状态。然后，当所有upd信号和所有dnd信号都被设置为禁止时，换句话说，检测到锁定状态时，锁定状态检测电路LDEC向开关电路SW输出一个设置为允许状态的锁定状态指示信号。应该注意，当从多数确定电路DEC输出的upd信号和dnd信号中的至少一个被设置为允许状态时，即，处于未锁定状态时，锁定状态检测电路LDEC输出一个设置为禁止状态的锁定状态指示信号。
图12A至12AA显示了说明开关电路SW基于来自锁定状态检测电路LDEC的锁定状态指示信号的允许状态和禁止状态的操作的时序图。当锁定状态检测电路LDEC检测到未锁定状态时，开关电路SW响应于禁止状态的锁定状态指示信号，将从固定延迟电路FD提供的24个时钟全部提供给相应的相位比较器TIPD0至TIPD7。另一方面，当锁定状态检测电路LDEC检测到所有相位比较器的锁定状态时，开关电路SW响应于允许状态的锁定状态指示信号，只向相位比较器TIPD0至TIPD7中选定的相位比较器发送24个时钟信号中的选定的时钟信号。开关电路SW将未选择的时钟信号设定为高状态。在图12A至12AA显示的例子中，开关电路SW在锁定状态的情况下向相位比较器TIPD0至TIPD7提供24个时钟信号clk00至clk23。然而，开关电路SW将除了时钟信号clk00至clk23之外的15个时钟信号clk09至clk23设定为高电平，并将它们分别提供给相位比较器TIPD3至TIPD7。也就是说，将这些相位比较器TIPD3至TIPD7设置为相当于未提供任何时钟信号的状态。
一般地，根据传输系统来限定连续具有相同值的传送数据的数据比特数目。因此，即使用于在锁定状态采样的时钟信号的个数减少，也能正常地执行相位差的检测。在锁定状态时钟信号clk00至clk09所提供到的相位比较器TIPD0至TIPD2与在未锁定状态一样，执行相位检测。
当未提供任何时钟信号时，相位比较器不执行相位差检测操作，并且相位比较器TIPD保持锁定状态，而不考虑数据信号和时钟信号之间的相位差。如图7A至8F所示，相位比较器需要为数据信号的采样而提供的时钟信号的变化点(边沿)。因此，当提供给相位比较器的时钟信号被设定为高电平或低电平、以便将相位比较器设置为相当于未提供任何时钟信号的状态时，相位比较器的相位差检测操作可以被禁止。因此，将相位比较器TIPD3至TIPD7设置为相位检测操作被停止的状态，以便可以减少功率消耗。应该注意，当由执行相位差检测操作的相位比较器TIPD0至TIPD3中的一个或全部在相位检测操作中检测到时钟超前或延迟状态时，开关电路SW再次向各个相位比较器TIPD0至TIPD7提供未设定到高电平的所有时钟信号。这是因为锁定状态检测电路LDEC输出了禁止状态的锁定状态指示信号。这一直执行到所有的相位比较器TIPD0至TIPD7都被再次设置到锁定状态为止。
以这种方式，由锁定状态检测电路LDEC检测相位比较器的锁定状态。在未锁定状态，将由固定延迟电路FD产生的所有时钟信号提供给相位比较器TIPD0至TIPD7，而在锁定状态，只将选定的时钟信号提供给选定的相位比较器。因此，在锁定状态，将选定的相位比较器的操作设置为停止状态。并且，将与选定的相位比较器相连的电荷泵设置在操作被设置为停止状态的状态。因此，有可能降低整个时钟恢复电路在锁定状态的功率消耗。整个电路的全部功率消耗可以被降低。
应该注意，该实施例只是显示了本发明的一个例子。可以在将从各个相位比较器TIPD0至TIPD7输出的相位差输入到多数确定电路DEC之前将它们输入到锁定状态检测电路LDEC。在这种情况下，根据从各个相位比较器TIPD0至TIPD7输出的相位差来检测锁定状态。并且，可以适当地设置在锁定状态设定在高电平的时钟信号的数目以及相位比较器的数目。并且，在锁定状态，可以将选定的时钟信号设定在低电平。进一步地，无须说明的是，可以根据所需速度适当地设置数据信号的比特数、与这个数据信号的比特数有关的相位比较器的数目以及用于相位比较的具有固定相位的时钟信号的数目。
如上所述，依据本发明，提供了一个多数确定电路DEC，该电路输入从多个相位比较器TIPD0至TIPD7输出的多个相位差。并且，多数确定电路DEC确定相位差数据的多数，并将处于少数一方的相位差数据校正到处于多数一方的相位差数据并输出。因此，即使由于布局的影响而产生多个时钟信号的相移或数据信号的相移，由该相移所产生的处于少数一方的相位差数据也可以被处于多数一方的相位差数据所校正。
如上所述，在本发明中，由锁定状态检测电路根据数据信号和从多个相位比较器输出的时钟信号之间的相位差数据检测每个相位比较器的锁定状态。在未锁定状态，将所有时钟信号提供给相应的相位比较器。在锁定状态，将选定的时钟信号设定为高电平或低电平，并将选定的时钟信号只提供给选定的相位比较器。因此，在锁定状态，选定的相位比较器的操作被设置为停止状态。并且，将与相位比较器相连的电路元件设置为将操作设置为停止状态的状态。因此，有可能减少整个时钟恢复电路在锁定状态的功率消耗。整个电路的全部功率消耗可以被降低。
Claims (19)
1.一种过采样型时钟恢复电路，包括：
相位差检测部分，用于检测在一个数据信号与多个有效的时钟信号组中的每一组之间的相位差，并应用多数确定原则从对应于检测到的相位差的多个相位差数据中产生相位调节信号；
相位调节部分，用于产生N组时钟信号，N是等于或大于2的整数，并根据所述相位调节信号调节所述N组时钟信号的相位；以及
信号选择部分，用于根据从所述相位差检测部分检测到的相位差选择所述N组时钟信号的一部分或全部，并将选择的时钟信号组作为所述多个有效的时钟信号组提供给所述相位差检测部分。
2.如权利要求1所述的过采样型时钟恢复电路，其特征在于，所述相位调节部分包括：
用于产生参考时钟信号的振荡器；
用于根据所述相位调节信号延迟所述参考时钟信号的延迟单元；以及
从所述延迟的参考信号产生所述N组时钟信号、从而使所述多个时钟信号中的每一个具有一预定延迟的时钟信号发生部分。
3.如权利要求1所述的过采样型时钟恢复电路，其特征在于，所述N组时钟信号的一部分是预先确定的。
4.如权利要求1所述的过采样型时钟恢复电路，其特征在于，当所述多个相位差数据中的任一个表明所述数据信号与所述多个有效时钟信号组中的对应组在相位上相互不匹配时，所述信号选择部分选择全部所述N组时钟信号，而当所有的相位差表明所述数据信号与所述多个有效时钟信号组中的对应组在相位上相互匹配时，所述信号选择部分选择所述N组时钟信号的一部分。
5.如权利要求1所述的过采样型时钟恢复电路，其特征在于，所述信号选择部分包括：
锁定状态检测电路，用于根据从所述相位差检测部分提供的所述多个相位差数据来确定所述数据信号与所述多个有效时钟信号组中的每一组在相位上是否相互匹配；以及
开关电路，当所述锁定状态检测电路检测到所述数据信号与所述多个有效时钟信号组中的至少一组在相位上相互不匹配时，所述开关电路向所述相位差检测部分提供全部所述N组时钟信号，作为所述多个有效时钟信号组。
6.如权利要求5所述的过采样型时钟恢复电路，其特征在于，当所述锁定状态检测电路检测到所述数据信号与所述多个有效时钟信号组中的每一组在相位上都相互不匹配时，所述开关电路将所述N组时钟信号中除了所述选定组之外的未选定组的时钟信号设定为高电平或低电平，并向所述相位差检测部分提供所述选定的时钟信号组和所述未选定的时钟信号组。
7.如权利要求1至6中的任一个所述的过采样型时钟恢复电路，其特征在于，所述相位差检测部分包括：
N个相位比较器，其中，将所述多个有效时钟信号组提供给所述N个相位比较器中选定的多个，并且每个所述选定的相位比较器比较所述数据信号的各位与所述多个有效时钟信号组中的一对应组的相位，以检测相位差；
多数确定电路，用于确定所述相位差的多数，并将处于少数一方的所述相位差改变为与处于多数一方的所述相位差相匹配，以产生所述多个相位差数据；以及
调节信号发生部分，用于从来自所述多数确定电路的所述多个相位差数据中产生所述相位调节信号。
8.如权利要求7所述的过采样型时钟恢复电路，其特征在于，所述N个相位比较器中除了所述选定的相位比较器之外的未选定相位比较器停止操作。
9.如权利要求8所述的过采样型时钟恢复电路，其特征在于，所述调节信号发生部分对应于所述未选定相位比较器的一部分停止其操作。
10.如权利要求7所述的过采样型时钟恢复电路，其特征在于，所述选定的相位比较器中的每一个检测时钟超前状态、时钟锁定状态和时钟延迟状态中的一个状态，以产生时钟超前状态信号、时钟锁定状态信号和时钟延迟状态信号中的一个信号，其中，在时钟超前状态，所述多个有效时钟信号组中的一对应组超前于所述数据信号，在时钟锁定状态，对应的有效时钟信号组在相位上与所述数据信号相匹配，而在时钟延迟状态，对应的有效时钟信号组在相位上延迟于所述数据信号；以及，
其中，所述多数确定电路确定所述N个相位比较器的所述时钟超前状态信号和所述时钟延迟状态信号的多数，并将处于少数一方的一些所述时钟超前状态信号和所述时钟延迟状态信号校正到处于多数一方的另一些信号，以产生所述多个相位差数据。
11.一种调节在过采样型时钟恢复电路中的时钟信号的相位的方法，包括下列步骤：
检测在一个数据信号与多个有效时钟信号组中的每一组之间的相位差，以便应用多数确定原则从对应于检测到的相位差的多个相位差数据中产生一个相位调节信号；
根据所述相位调节信号调节N组时钟信号的相位，N是等于或大于2的整数；以及
根据来自所述相位差检测部分的所述多个相位差数据，选择所述N组时钟信号的一部分或全部作为所述多个有效时钟信号组。
12.如权利要求11所述的方法，其特征在于，所述调节步骤包括：
产生一个参考时钟信号；
根据所述相位调节信号延迟所述参考时钟信号；
从所述延迟的参考信号产生所述N组时钟信号，从而使所述多个时钟信号中的每一个具有一预定延迟；以及
根据所述相位调节信号调节所述N组时钟信号的相位。
13.如权利要求11所述的方法，其特征在于，所述N组时钟信号的一部分是预先确定的。
14.如权利要求11所述的方法，其特征在于，所述选择步骤包括：
当所述多个相位差数据中的任一个表明所述数据信号与所述多个有效时钟信号组中的一对应组在相位上相互不匹配时，选择全部所述N组时钟信号；以及
当全部所述多个相位差数据表明所述数据信号与所述多个有效时钟信号组中的一对应组在相位上相互匹配时，选择所述N组时钟信号的一部分。
15.如权利要求11所述的方法，其特征在于，所述选择步骤包括：
根据所述多个相位差数据确定所述数据信号与所述多个有效时钟信号组中的每一组在相位上是否相互匹配；以及
当所述多个相位差数据表明所述数据信号与所述多个有效时钟信号组中的至少一组在相位上相互不匹配时，选择全部所述N组时钟信号，作为所述多个有效时钟信号组。
16.如权利要求15所述的方法，其特征在于，所述选择步骤包括：
当所述锁定状态检测电路检测到所述数据信号与所述多个有效时钟信号组中的每一组在相位上都相互不匹配时，将所述N组时钟信号中除了所述选定组之外的未选定组的时钟信号设定为高电平或低电平。
17.如权利要求11至16中的任一个所述的方法，其特征在于，所述检测步骤包括：
比较所述数据信号的各位与所述多个有效时钟信号组中的一对应组的相位，以检测相位差；
确定所述相位差的多数，并将处于少数一方的所述相位差改变为与处于多数一方的所述相位差相匹配，以产生所述多个相位差数据；以及
从所述多个相位差数据中产生所述相位调节信号。
18.如权利要求17所述的方法，其特征在于，所述检测步骤是由相位差检测部分执行的，以及
其中，所述选择步骤包括选择所述N组时钟信号中的一部分或全部，以使得在所述相位差检测部分中未提供所述多个有效时钟信号组的那一部分不工作。
19.如权利要求17所述的方法，其特征在于，所述比较步骤包括：检测时钟超前状态、时钟锁定状态和时钟延迟状态中的一个状态，以产生时钟超前状态信号、时钟锁定状态信号和时钟延迟状态信号中的一个信号，其中，在时钟超前状态，所述多个有效时钟信号组中的对应组超前于所述数据信号，在时钟锁定状态，对应的有效时钟信号组在相位上与所述数据信号相匹配，而在时钟滞后状态，对应的有效时钟信号组在相位上延迟于所述数据信号；以及
其中，所述确定步骤包括：
确定所述N个相位比较器的所述时钟超前状态信号和所述时钟延迟状态信号的多数；以及
将处于少数一方的一些所述时钟超前状态信号和所述时钟延迟状态信号校正到处于多数一方的另一些信号，以产生所述多个相位差数据。
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| C41 | Transfer of patent application or patent right or utility model | ||
| TA01 | Transfer of patent application right |
Effective date of registration: 20030418 Address after: Kanagawa, Japan Applicant after: NEC Corp. Address before: Tokyo, Japan Applicant before: NEC Corp. |
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| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| C19 | Lapse of patent right due to non-payment of the annual fee | ||
| CF01 | Termination of patent right due to non-payment of annual fee |