JP3932396B2 - 混合型遅延固定ループ回路及びそのクロック信号同期方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は混合型遅延固定ループ回路（ＤＬＬ）に関し、特に、外部基準信号と出力クロック信号を同期させる混合型遅延固定ループ回路に関する。
【０００２】
【従来の技術】
局部クロック信号が基準信号に比べて進む（ｌｅａｄｉｎｇ）か、又は遅れる（ｌａｇｇｉｎｇ）かを問わず、最も短い時間内に安定したロッキングを行おうとする半導体メモリ装置にクロック再生成システムを提供する問題は、高速コンピュータ分野で非常に重要な課題となってきた。全ての再生成されたクロック信号が最小限のスキュー（ｓｋｅｗ）を有して生成されるように、再生成はコンピュータ内の全ての位置で行われなければならない。ピクセルクロック生成のようなグラフィックアプリケーションは、高い解像度と速いロッキングタイムと広い周波数範囲が要求される。さらに、ＤＤＲ ＤＲＡＭ回路は基準信号の１／２周期より小さい最小限の位相遅延時間が要求される。
【０００３】
遅延固定ループ（ＤＬＬ）回路は、このような電子システムのタイミング問題を解決するにあたり、重要な部分になってきた。特に、ＤＬＬは設計者をして基準信号と内部クロック信号の間の位相差を、前記基準信号と関連してモニターできるようにする。基準信号と内部クロック信号との間のこのような位相差は、半導体メモリ装置で相応する応答遅延をもたらす。結果的に、ＤＬＬは基準信号を内部クロック信号と整列させるために利用されていた。ＤＬＬにはデジタル、アナログ及び混成（又は混合型）という３つの形式がある。
【０００４】
混合型ＤＬＬが米国特許６，２４２，９５５ Ｂ１（Ａｓｓｉｇｎｅｅ：Ｓｉｌｉｃｏｎ Ｍａｇｉｃ Ｃｏｒｐｏｒａｔｉｏｎ， Ａｐｐｌ．Ｎｏ．：０９／３９９，１１６， Ｆｉｌｅｄ：Ｓｅｐ．２０，１９９９）に開示されている。前記特許公報に開示されているように、このような混合型ＤＬＬはより速いロッキング時間、広い周波数範囲、高い解像度等の利点を有してはいるが、使用しようとするクロック周波数をカバーするため１サイクル遅延ライン（ｏｎｅ ｃｙｃｌｅ ｄｅｌａｙ ｌｉｎｅ）が求められる。このような１サイクル遅延ラインを用いる場合、ノイズの影響による遅延の変化が非常に大きいという問題点がある。さらに、遅延ラインにより消費電力が大きくなり、設置のための所要面積が増加するという問題点がある。
また、デジタルＤＬＬでは遅延ラインがユニット遅延（ｕｎｉｔ ｄｅｌａｙ）で構成されているので、ロッキング（ｌｏｃｋｉｎｇ）後のノイズの影響による動きもユニット遅延で動くものであるため、クロックジッタ（ｃｌｏｃｋ ｊｉｔｔｅｒ）が非常に大きいという問題点がある。
【０００５】
【発明が解決しようとする課題】
そこで、本発明は上記従来の混合型遅延固定ループ回路及びそのクロック信号同期方法における問題点に鑑みてなされたものであって、本発明の目的は、ノイズの影響による遅延の変化が大きくない混合型遅延固定ループ回路及びそのクロック信号同期方法を提供することにある。
【０００６】
また、本発明の他の目的は、消費電力と所要面積が小さい混合型遅延固定ループ回路及びそのクロック信号同期方法を提供することにある。
さらに、本発明の他の目的は、ロッキング後のノイズの影響による動きでクロックジッタが大きくない混合型遅延固定ループ回路及びそのクロック信号同期方法を提供することにある。
【０００７】
【課題を解決するための手段】
上記目的を達成するためになされた本発明による混合型遅延固定ループ回路は、混合型遅延固定ループ回路であって、外部から入力される基準クロック信号を用いて、前記混合型遅延固定ループ回路に適した信号レベルを有する第１内部クロック信号と、該第１内部クロック信号と１８０°の位相差を有する第２内部クロック信号とを出力する入力バッファと、複数の単位遅延器からなるデジタルハーフ遅延ラインを有し、前記入力バッファより入力される前記第１内部クロック信号と前記混合型遅延固定ループ回路のアナログ遅延ラインからの出力信号をフィードバックさせた出力クロック信号との位相を比べて前記デジタルハーフ遅延ラインで前記第１内部クロック信号及び前記第２内部クロック信号の中の何れか１つの内部クロック信号が選択的に提供される内部クロック信号が遅延される遅延量を制御し、前記第１内部クロック信号と前記出力クロック信号との間にロッキング（ｌｏｃｋｉｎｇ）が行われると、前記デジタルハーフ遅延ラインでの遅延量を固定させるデジタル遅延部と、前記アナログ遅延ラインを有し、前記第１内部クロック信号と前記出力クロック信号との位相を比べてその比較結果をアナログ信号に変換したあと、前記アナログ信号を用いて前記アナログ遅延ラインで前記デジタルハーフ遅延ラインの出力信号が遅延される遅延量を制御するアナログ遅延部とを備え、前記デジタル遅延部は、前記第１内部クロック信号と前記出力クロック信号の位相とを比べて比較結果を示す第１位相比較信号を出力する第１位相比較器と、前記第１位相比較信号を受信して前記デジタルハーフ遅延ラインでの遅延量を制御する第１遅延制御信号を生成する第１遅延制御器と、前記第１位相比較信号を受信して前記第１内部クロック信号と前記出力クロック信号とがロッキングされたと判定されると、前記第１遅延制御信号を固定させるロッキング検出器とをさらに備え、前記第１位相比較信号に従って、前記デジタルハーフ遅延ラインに前記第１内部クロック信号及び前記第２内部クロック信号の中の何れか１つの内部クロック信号が選択的に提供され、前記アナログ遅延ラインの出力信号が前記混合型遅延固定ループ回路の前記出力クロック信号として提供されることを特徴とする。
【０００８】
前記第１遅延制御器は、前記第１位相比較信号に従って動作するカウンターを有し、前記ロッキング検出器により前記第１内部クロック信号と前記出力クロック信号とがロッキングされたと判定されると、前記カウンターは固定されることを特徴とする。
前記アナログ遅延部は、前記第１内部クロック信号と前記出力クロック信号との位相を比べて比較結果を示す第２位相比較信号を出力する第２位相比較器と、前記第２位相比較信号を受信して前記アナログ遅延ラインでの遅延量を制御する第２遅延制御信号を生成する第２遅延制御器と、前記第２遅延制御信号をアナログ信号に変換して前記アナログ遅延ラインの制御のために前記アナログ遅延ラインに提供するデジタル／アナログ変換器とをさらに備えていることを特徴とする。
前記基準クロック信号を分周して前記第１遅延制御器及び第２遅延制御器に提供するクロック分周器をさらに備えていることを特徴とする。
前記出力クロック信号を前記第１位相比較器及び第２位相比較器にフィードバックさせる出力複製遅延器をさらに備えていることを特徴とする。
【０００９】
また、上記目的を達成するためになされた本発明による混合型遅延固定ループ回路は、混合型遅延固定ループ回路であって、外部から入力される入力クロック信号を用いて、前記混合型遅延固定ループ回路に適した信号レベルを有する第１内部クロック信号と、該第１内部クロック信号と１８０°の位相差を有する第２内部クロック信号とを出力する入力バッファと、複数の単位遅延部で構成され、前記入力バッファより前記第１内部クロック信号又は第２内部クロック信号が選択的に提供され、入力されるクロック信号をデジタル方式により所定時間遅延させるデジタルハーフ遅延ラインと、前記第１内部クロック信号と前記混合型遅延固定ループ回路のアナログ遅延ラインからの出力信号をフィードバックさせた出力クロック信号との位相を比べて比較結果を示す第１位相比較信号を出力する第１位相比較器と、前記第１位相比較信号を受信して前記デジタルハーフ遅延ラインでの遅延量を制御する第１遅延制御信号を生成し、前記デジタルハーフ遅延ラインに提供する第１遅延制御器と、前記第１位相比較信号を受信して前記第１内部クロック信号と前記出力クロック信号とがロッキングされたと判定されると、前記第１遅延制御信号を固定させるロッキング検出器と、前記デジタルハーフ遅延ラインの出力信号をアナログ方式により所定時間遅延させるアナログ遅延ラインと、前記第１内部クロック信号と前記出力クロック信号との位相を比べて比較結果を示す第２位相比較信号を出力する第２位相比較器と、前記第２位相比較信号を受信して前記アナログ遅延ラインでの遅延量を制御する第２遅延制御信号を生成する第２遅延制御器と、前記第２遅延制御信号をアナログ信号に変換して前記アナログ遅延ラインの制御のために前記アナログ遅延ラインに提供するデジタル／アナログ変換器とを備えていることを特徴とする。
【００１０】
上記目的を達成するためになされた本発明による混合型遅延固定ループ回路のクロック信号同期方法は、 混合型遅延固定ループ回路において外部から入力される基準クロック信号に対し生成された出力クロック信号を同期させる方法であって、前記基準クロック信号を用いて前記混合型遅延固定ループ回路に適した信号レベルを有する第１内部クロック信号と、前記第１内部クロック信号と１８０°の位相差を有する第２内部クロック信号とを生成して出力する段階と、前記第１内部クロック信号と前記混合型遅延固定ループ回路のアナログ遅延ラインからの出力信号をフィードバックさせた出力クロック信号との位相を比べて第１位相比較信号を生成し、前記第１位相比較信号を用いて複数の単位遅延部でなるデジタルハーフ遅延ラインで前記第１内部クロック信号及び前記第２内部クロック信号の中の何れか１つの内部クロック信号が選択的に提供される内部クロック信号の遅延量を制御する段階と、前記第１内部クロック信号と前記出力クロック信号との間にロッキングが行われると、前記デジタルハーフ遅延ラインでの前記内部クロック信号の遅延量を固定させる段階と、前記第１内部クロック信号と前記出力クロック信号との位相を比べて第２位相比較信号を生成し、前記第２位相比較信号をアナログ信号に変換する段階と、前記アナログ信号を用いてアナログ遅延ラインにより前記デジタルハーフ遅延ラインの出力信号が遅延される遅延量を制御する段階とを備えていることを特徴とする。
【００１１】
このような構成の本発明によれば、遅延ラインの長さが短くなるため、ノイズの影響による遅延の変化が大きくなくなる。さらに、消費電力と所要面積が小さくなり、ロッキング後のノイズの影響によるクロックジッタが大きくない利点がある。
【００１２】
【発明の実施の形態】
次に、本発明にかかる混合型遅延固定ループ回路及びそのクロック信号同期方法の実施の形態の具体例を図面を参照しながら説明する。
図１は、本発明によるハーフ遅延ライン（ｈａｌｆ ｄｅｌａｙ ｌｉｎｅ）を有する混合型遅延固定ループ回路（以下、混合型ＤＬＬ回路）のブロック図である。図１に示すように、本発明による混合型ＤＬＬはデジタル遅延部１００とアナログ遅延部２００で大きく区分される。デジタル遅延部１００は位相検出器１０１、遅延制御器１０３、ロッキング検出器１０５、位相遅延モニター１０７、Ｍｕｘ１０９、デジタル（粗）遅延ライン１１１を含む。一方、アナログ遅延部２００は位相検出器２０１、遅延制御器２０３、デジタル／アナログ変換器２０５、アナログ（精細）遅延ライン２０７を含む。
【００１３】
図１に示した位相検出器２０１は、図面作成の便宜の上でデジタル遅延部１００に含まれるものと示しているが、アナログ遅延部２００を構成する要素である。他に、入力バッファ３０１と出力複製遅延器３０３とクロック分周器３０５をさらに備えている。図１に示したＲＥＦ＿ＣＬＫは外部から入力される基準クロック信号を、ＤＬＬ＿ＣＬＫは本発明の混合型ＤＬＬ回路により生成されたクロック信号を、ＦＢ＿ＣＬＫはＤＬＬ＿ＣＬＫが出力複製遅延器３０３を介して第１位相検出器１０１及び第２位相検出器２０１にフィードバックされたクロック信号を、ＣＬＫは入力バッファ３０１の出力クロック信号を、ＣＬＫ＿Ｂは入力バッファ３０１の他の出力クロック信号であり、ＣＬＫから１８０°位相転移されたクロック信号をそれぞれ表わす。
【００１４】
先ず、デジタル遅延部１００で位相検出器１０１は、入力バッファ３０１の出力信号ＣＬＫとフィードバック信号ＦＢ＿ＣＬＫとの位相差を比べてアップ信号（ＵＰ）又はダウン信号（ＤＮ）を生成する。位相検出器１０１の出力信号は、遅延制御器１０３とロッキング検出器１０５と位相遅延モニター１０７に提供される。遅延制御器１０３は、デジタル（粗）遅延ライン１１１での遅延程度を貯蔵するカウンター（図示省略）を備えており、位相検出器１０１の出力信号に従ってカウンターの値を変更させる。ロッキング検出器１０５は、位相検出器１０１からのアップ信号（ＵＰ）又はダウン信号（ＤＮ）を受信して内部クロック信号ＣＬＫとフィードバッククロック信号ＦＢ＿ＣＬＫとの間のロッキング可否を判断し、この２つのクロック信号が互いにロッキングされたことが確認されると、遅延制御器１０３内部のカウンターを固定させる。位相遅延モニター１０７は、位相検出器１０１の出力信号を用いて設けたクロック信号の周波数範囲に対する半分遅延可否を判断する。Ｍｕｘ１０９は、位相遅延モニター１０７の出力信号に従って第１内部クロック信号ＣＬＫ、又は内部クロック信号から１８０°位相転移された第２内部クロック信号ＣＬＫ＿Ｂを、選択的にデジタル（粗）遅延ライン１１１に提供するスイッチの役割を果たす。デジタル（粗）遅延ライン１１１はユニット遅延（ｕｎｉｔ ｄｅｌａｙ）で構成されており、Ｍｕｘ１０９を介して提供されるクロック信号を所定時間遅延させ、アナログ遅延部２００のアナログ（精細）遅延ライン２０７に提供する。
【００１５】
次に、アナログ遅延部２００で位相検出器２０１は、第１内部クロック信号ＣＬＫとフィードバッククロック信号ＦＢ＿ＣＬＫとの位相差を比べ、アップ信号（ＵＰ）又はダウン信号（ＤＮ）を生成して遅延制御器２０３に提供する。遅延制御器２０３は、アナログ（精細）遅延ライン２０７での遅延程度を貯蔵するカウンター（図示省略）を備えており、位相検出器２０３の出力に従ってカウンターの値を変更させる。デジタル／アナログ変換器２０５は、遅延制御器２０３のカウンター値をアナログ信号である電流量に変換する。
一方、入力バッファ３０１は外部から基準クロック信号ＲＥＦ＿ＣＬＫを受信し、ＤＬＬ回路に適した信号レベルに変更させる。出力複製遅延器３０３は、このＤＬＬ回路により生成された内部クロック信号ＤＬＬ＿ＣＬＫをフィードバックさせて位相検出器１０１、２０１に提供する。クロック分周器３０５は、基準クロック信号を適切に分周して遅延制御器１０３、２０３に提供することにより、遅延制御器１０３、２０３内のカウンターを動作させる。
【００１６】
図１に示したデジタル遅延部１００は、デジタル方法を用いてユニット遅延で構成されているデジタル（粗）遅延ライン１１１を調節することにより、入力バッファ３０１を介して提供される外部基準信号ＲＥＦ＿ＣＬＫを粗い精密度で遅延させる。アナログ遅延部２００は、デジタル遅延部１００のロッキング後にアナログ方法を用いて微細にアナログ（精細）遅延ライン２０７を調節し、デジタル（粗）遅延ライン１１１の出力信号を高い精密度で遅延させる。
【００１７】
より具体的に説明すると、デジタル遅延部１００で位相検出器１０１は、外部クロック信号ＣＬＫとフィードバッククロック信号ＦＢ＿ＣＬＫとを比べてＵＰ／ＨＯＬＤ／ＤＯＷＮを判断する。ハーフ遅延ラインだけで、望む外部基準クロック信号ＲＥＦ＿ＣＬＫ範囲をカバーしなければならず、ユニット遅延で構成されているデジタル（粗）遅延ライン１１１で遅延制御器１０３を介して最初からユニット遅延を選択しなければならないため、位相遅延モニター１０７が位相検出器１０１のＵＰ／ＤＯＷＮ信号を判断して第１内部クロック信号ＣＬＫ又は第２内部クロック信号ＣＬＫ＿Ｂを選択する。遅延制御器１０３は、位相検出器１０１の出力信号により粗い遅延を増減することができるように、アップ信号及びダウン信号の回数をチェックする。ロッキング検出器１０５は、位相検出器１０１の出力であるＨＯＬＤ状態を感知して遅延制御器１０３を停止させる。このようにしてデジタル遅延部１００がロック状態を維持すれば、ユニット遅延程度のジッタ（ｊｉｔｔｅｒ）を有することになるため、次にはユニット遅延のジッタに対しアナログ遅延部２００の動作による微細チューニングが行われる。
【００１８】
デジタル遅延部２００のロッキング検出器１０５により遅延制御器１０３が固定された後、位相検出器２０１は遅延を微細チューニングすることができるように、クロック信号ＣＬＫとフィードバッククロック信号ＦＢ＿ＣＬＫとを比べてアップ（ＵＰ）／ダウン（ＤＯＷＮ）を判断する。遅延制御器２０３は、位相検出器２０１の出力信号により遅延を増減することができるように、内部のカウンター（図示省略）を利用してアップ信号（ＵＰ）又はダウン信号（ＤＮ）の回数をチェックする。デジタル／アナログ変換器２０５は、遅延制御器２０３のカウンター値をアナログ信号である電流量に変換させる。デジタル／アナログ変換器２０５の電流調節により微細遅延を調節する。
【００１９】
尚、本発明は、上述の実施例に限られるものではない。本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
【００２０】
【発明の効果】
上述のように、このような構成を有する本発明による混合型遅延固定ループ回路及びそのクロック信号同期方法によれば、遅延ラインの長さが短くなるためノイズの影響による遅延の変化が大きくなくなる。さらに、消費電力と所要面積が小さくなり、ロッキング後のノイズの影響によるクロックジッタが大きくないという利点がある。
【図面の簡単な説明】
【図１】本発明による混合型遅延固定ループ回路の構成図である。
【符号の説明】
１００ デジタル遅延部
１０１ 位相検出器
１０３ 遅延制御器
１０５ ロッキング検出器
１０７ 位相遅延モニター
１０９ Ｍｕｘ
１１１ デジタル（粗）遅延ライン
２００ アナログ遅延部
２０１ 位相検出器
２０３ 遅延制御器
２０５ デジタル／アナログ変換器
２０７ アナログ（精細）遅延ライン
３０１ 入力バッファ
３０３ 出力複製遅延器
３０５ クロック分周器
【発明の属する技術分野】
本発明は混合型遅延固定ループ回路（ＤＬＬ）に関し、特に、外部基準信号と出力クロック信号を同期させる混合型遅延固定ループ回路に関する。
【０００２】
【従来の技術】
局部クロック信号が基準信号に比べて進む（ｌｅａｄｉｎｇ）か、又は遅れる（ｌａｇｇｉｎｇ）かを問わず、最も短い時間内に安定したロッキングを行おうとする半導体メモリ装置にクロック再生成システムを提供する問題は、高速コンピュータ分野で非常に重要な課題となってきた。全ての再生成されたクロック信号が最小限のスキュー（ｓｋｅｗ）を有して生成されるように、再生成はコンピュータ内の全ての位置で行われなければならない。ピクセルクロック生成のようなグラフィックアプリケーションは、高い解像度と速いロッキングタイムと広い周波数範囲が要求される。さらに、ＤＤＲ ＤＲＡＭ回路は基準信号の１／２周期より小さい最小限の位相遅延時間が要求される。
【０００３】
遅延固定ループ（ＤＬＬ）回路は、このような電子システムのタイミング問題を解決するにあたり、重要な部分になってきた。特に、ＤＬＬは設計者をして基準信号と内部クロック信号の間の位相差を、前記基準信号と関連してモニターできるようにする。基準信号と内部クロック信号との間のこのような位相差は、半導体メモリ装置で相応する応答遅延をもたらす。結果的に、ＤＬＬは基準信号を内部クロック信号と整列させるために利用されていた。ＤＬＬにはデジタル、アナログ及び混成（又は混合型）という３つの形式がある。
【０００４】
混合型ＤＬＬが米国特許６，２４２，９５５ Ｂ１（Ａｓｓｉｇｎｅｅ：Ｓｉｌｉｃｏｎ Ｍａｇｉｃ Ｃｏｒｐｏｒａｔｉｏｎ， Ａｐｐｌ．Ｎｏ．：０９／３９９，１１６， Ｆｉｌｅｄ：Ｓｅｐ．２０，１９９９）に開示されている。前記特許公報に開示されているように、このような混合型ＤＬＬはより速いロッキング時間、広い周波数範囲、高い解像度等の利点を有してはいるが、使用しようとするクロック周波数をカバーするため１サイクル遅延ライン（ｏｎｅ ｃｙｃｌｅ ｄｅｌａｙ ｌｉｎｅ）が求められる。このような１サイクル遅延ラインを用いる場合、ノイズの影響による遅延の変化が非常に大きいという問題点がある。さらに、遅延ラインにより消費電力が大きくなり、設置のための所要面積が増加するという問題点がある。
また、デジタルＤＬＬでは遅延ラインがユニット遅延（ｕｎｉｔ ｄｅｌａｙ）で構成されているので、ロッキング（ｌｏｃｋｉｎｇ）後のノイズの影響による動きもユニット遅延で動くものであるため、クロックジッタ（ｃｌｏｃｋ ｊｉｔｔｅｒ）が非常に大きいという問題点がある。
【０００５】
【発明が解決しようとする課題】
そこで、本発明は上記従来の混合型遅延固定ループ回路及びそのクロック信号同期方法における問題点に鑑みてなされたものであって、本発明の目的は、ノイズの影響による遅延の変化が大きくない混合型遅延固定ループ回路及びそのクロック信号同期方法を提供することにある。
【０００６】
また、本発明の他の目的は、消費電力と所要面積が小さい混合型遅延固定ループ回路及びそのクロック信号同期方法を提供することにある。
さらに、本発明の他の目的は、ロッキング後のノイズの影響による動きでクロックジッタが大きくない混合型遅延固定ループ回路及びそのクロック信号同期方法を提供することにある。
【０００７】
【課題を解決するための手段】
上記目的を達成するためになされた本発明による混合型遅延固定ループ回路は、混合型遅延固定ループ回路であって、外部から入力される基準クロック信号を用いて、前記混合型遅延固定ループ回路に適した信号レベルを有する第１内部クロック信号と、該第１内部クロック信号と１８０°の位相差を有する第２内部クロック信号とを出力する入力バッファと、複数の単位遅延器からなるデジタルハーフ遅延ラインを有し、前記入力バッファより入力される前記第１内部クロック信号と前記混合型遅延固定ループ回路のアナログ遅延ラインからの出力信号をフィードバックさせた出力クロック信号との位相を比べて前記デジタルハーフ遅延ラインで前記第１内部クロック信号及び前記第２内部クロック信号の中の何れか１つの内部クロック信号が選択的に提供される内部クロック信号が遅延される遅延量を制御し、前記第１内部クロック信号と前記出力クロック信号との間にロッキング（ｌｏｃｋｉｎｇ）が行われると、前記デジタルハーフ遅延ラインでの遅延量を固定させるデジタル遅延部と、前記アナログ遅延ラインを有し、前記第１内部クロック信号と前記出力クロック信号との位相を比べてその比較結果をアナログ信号に変換したあと、前記アナログ信号を用いて前記アナログ遅延ラインで前記デジタルハーフ遅延ラインの出力信号が遅延される遅延量を制御するアナログ遅延部とを備え、前記デジタル遅延部は、前記第１内部クロック信号と前記出力クロック信号の位相とを比べて比較結果を示す第１位相比較信号を出力する第１位相比較器と、前記第１位相比較信号を受信して前記デジタルハーフ遅延ラインでの遅延量を制御する第１遅延制御信号を生成する第１遅延制御器と、前記第１位相比較信号を受信して前記第１内部クロック信号と前記出力クロック信号とがロッキングされたと判定されると、前記第１遅延制御信号を固定させるロッキング検出器とをさらに備え、前記第１位相比較信号に従って、前記デジタルハーフ遅延ラインに前記第１内部クロック信号及び前記第２内部クロック信号の中の何れか１つの内部クロック信号が選択的に提供され、前記アナログ遅延ラインの出力信号が前記混合型遅延固定ループ回路の前記出力クロック信号として提供されることを特徴とする。
【０００８】
前記第１遅延制御器は、前記第１位相比較信号に従って動作するカウンターを有し、前記ロッキング検出器により前記第１内部クロック信号と前記出力クロック信号とがロッキングされたと判定されると、前記カウンターは固定されることを特徴とする。
前記アナログ遅延部は、前記第１内部クロック信号と前記出力クロック信号との位相を比べて比較結果を示す第２位相比較信号を出力する第２位相比較器と、前記第２位相比較信号を受信して前記アナログ遅延ラインでの遅延量を制御する第２遅延制御信号を生成する第２遅延制御器と、前記第２遅延制御信号をアナログ信号に変換して前記アナログ遅延ラインの制御のために前記アナログ遅延ラインに提供するデジタル／アナログ変換器とをさらに備えていることを特徴とする。
前記基準クロック信号を分周して前記第１遅延制御器及び第２遅延制御器に提供するクロック分周器をさらに備えていることを特徴とする。
前記出力クロック信号を前記第１位相比較器及び第２位相比較器にフィードバックさせる出力複製遅延器をさらに備えていることを特徴とする。
【０００９】
また、上記目的を達成するためになされた本発明による混合型遅延固定ループ回路は、混合型遅延固定ループ回路であって、外部から入力される入力クロック信号を用いて、前記混合型遅延固定ループ回路に適した信号レベルを有する第１内部クロック信号と、該第１内部クロック信号と１８０°の位相差を有する第２内部クロック信号とを出力する入力バッファと、複数の単位遅延部で構成され、前記入力バッファより前記第１内部クロック信号又は第２内部クロック信号が選択的に提供され、入力されるクロック信号をデジタル方式により所定時間遅延させるデジタルハーフ遅延ラインと、前記第１内部クロック信号と前記混合型遅延固定ループ回路のアナログ遅延ラインからの出力信号をフィードバックさせた出力クロック信号との位相を比べて比較結果を示す第１位相比較信号を出力する第１位相比較器と、前記第１位相比較信号を受信して前記デジタルハーフ遅延ラインでの遅延量を制御する第１遅延制御信号を生成し、前記デジタルハーフ遅延ラインに提供する第１遅延制御器と、前記第１位相比較信号を受信して前記第１内部クロック信号と前記出力クロック信号とがロッキングされたと判定されると、前記第１遅延制御信号を固定させるロッキング検出器と、前記デジタルハーフ遅延ラインの出力信号をアナログ方式により所定時間遅延させるアナログ遅延ラインと、前記第１内部クロック信号と前記出力クロック信号との位相を比べて比較結果を示す第２位相比較信号を出力する第２位相比較器と、前記第２位相比較信号を受信して前記アナログ遅延ラインでの遅延量を制御する第２遅延制御信号を生成する第２遅延制御器と、前記第２遅延制御信号をアナログ信号に変換して前記アナログ遅延ラインの制御のために前記アナログ遅延ラインに提供するデジタル／アナログ変換器とを備えていることを特徴とする。
【００１０】
上記目的を達成するためになされた本発明による混合型遅延固定ループ回路のクロック信号同期方法は、 混合型遅延固定ループ回路において外部から入力される基準クロック信号に対し生成された出力クロック信号を同期させる方法であって、前記基準クロック信号を用いて前記混合型遅延固定ループ回路に適した信号レベルを有する第１内部クロック信号と、前記第１内部クロック信号と１８０°の位相差を有する第２内部クロック信号とを生成して出力する段階と、前記第１内部クロック信号と前記混合型遅延固定ループ回路のアナログ遅延ラインからの出力信号をフィードバックさせた出力クロック信号との位相を比べて第１位相比較信号を生成し、前記第１位相比較信号を用いて複数の単位遅延部でなるデジタルハーフ遅延ラインで前記第１内部クロック信号及び前記第２内部クロック信号の中の何れか１つの内部クロック信号が選択的に提供される内部クロック信号の遅延量を制御する段階と、前記第１内部クロック信号と前記出力クロック信号との間にロッキングが行われると、前記デジタルハーフ遅延ラインでの前記内部クロック信号の遅延量を固定させる段階と、前記第１内部クロック信号と前記出力クロック信号との位相を比べて第２位相比較信号を生成し、前記第２位相比較信号をアナログ信号に変換する段階と、前記アナログ信号を用いてアナログ遅延ラインにより前記デジタルハーフ遅延ラインの出力信号が遅延される遅延量を制御する段階とを備えていることを特徴とする。
【００１１】
このような構成の本発明によれば、遅延ラインの長さが短くなるため、ノイズの影響による遅延の変化が大きくなくなる。さらに、消費電力と所要面積が小さくなり、ロッキング後のノイズの影響によるクロックジッタが大きくない利点がある。
【００１２】
【発明の実施の形態】
次に、本発明にかかる混合型遅延固定ループ回路及びそのクロック信号同期方法の実施の形態の具体例を図面を参照しながら説明する。
図１は、本発明によるハーフ遅延ライン（ｈａｌｆ ｄｅｌａｙ ｌｉｎｅ）を有する混合型遅延固定ループ回路（以下、混合型ＤＬＬ回路）のブロック図である。図１に示すように、本発明による混合型ＤＬＬはデジタル遅延部１００とアナログ遅延部２００で大きく区分される。デジタル遅延部１００は位相検出器１０１、遅延制御器１０３、ロッキング検出器１０５、位相遅延モニター１０７、Ｍｕｘ１０９、デジタル（粗）遅延ライン１１１を含む。一方、アナログ遅延部２００は位相検出器２０１、遅延制御器２０３、デジタル／アナログ変換器２０５、アナログ（精細）遅延ライン２０７を含む。
【００１３】
図１に示した位相検出器２０１は、図面作成の便宜の上でデジタル遅延部１００に含まれるものと示しているが、アナログ遅延部２００を構成する要素である。他に、入力バッファ３０１と出力複製遅延器３０３とクロック分周器３０５をさらに備えている。図１に示したＲＥＦ＿ＣＬＫは外部から入力される基準クロック信号を、ＤＬＬ＿ＣＬＫは本発明の混合型ＤＬＬ回路により生成されたクロック信号を、ＦＢ＿ＣＬＫはＤＬＬ＿ＣＬＫが出力複製遅延器３０３を介して第１位相検出器１０１及び第２位相検出器２０１にフィードバックされたクロック信号を、ＣＬＫは入力バッファ３０１の出力クロック信号を、ＣＬＫ＿Ｂは入力バッファ３０１の他の出力クロック信号であり、ＣＬＫから１８０°位相転移されたクロック信号をそれぞれ表わす。
【００１４】
先ず、デジタル遅延部１００で位相検出器１０１は、入力バッファ３０１の出力信号ＣＬＫとフィードバック信号ＦＢ＿ＣＬＫとの位相差を比べてアップ信号（ＵＰ）又はダウン信号（ＤＮ）を生成する。位相検出器１０１の出力信号は、遅延制御器１０３とロッキング検出器１０５と位相遅延モニター１０７に提供される。遅延制御器１０３は、デジタル（粗）遅延ライン１１１での遅延程度を貯蔵するカウンター（図示省略）を備えており、位相検出器１０１の出力信号に従ってカウンターの値を変更させる。ロッキング検出器１０５は、位相検出器１０１からのアップ信号（ＵＰ）又はダウン信号（ＤＮ）を受信して内部クロック信号ＣＬＫとフィードバッククロック信号ＦＢ＿ＣＬＫとの間のロッキング可否を判断し、この２つのクロック信号が互いにロッキングされたことが確認されると、遅延制御器１０３内部のカウンターを固定させる。位相遅延モニター１０７は、位相検出器１０１の出力信号を用いて設けたクロック信号の周波数範囲に対する半分遅延可否を判断する。Ｍｕｘ１０９は、位相遅延モニター１０７の出力信号に従って第１内部クロック信号ＣＬＫ、又は内部クロック信号から１８０°位相転移された第２内部クロック信号ＣＬＫ＿Ｂを、選択的にデジタル（粗）遅延ライン１１１に提供するスイッチの役割を果たす。デジタル（粗）遅延ライン１１１はユニット遅延（ｕｎｉｔ ｄｅｌａｙ）で構成されており、Ｍｕｘ１０９を介して提供されるクロック信号を所定時間遅延させ、アナログ遅延部２００のアナログ（精細）遅延ライン２０７に提供する。
【００１５】
次に、アナログ遅延部２００で位相検出器２０１は、第１内部クロック信号ＣＬＫとフィードバッククロック信号ＦＢ＿ＣＬＫとの位相差を比べ、アップ信号（ＵＰ）又はダウン信号（ＤＮ）を生成して遅延制御器２０３に提供する。遅延制御器２０３は、アナログ（精細）遅延ライン２０７での遅延程度を貯蔵するカウンター（図示省略）を備えており、位相検出器２０３の出力に従ってカウンターの値を変更させる。デジタル／アナログ変換器２０５は、遅延制御器２０３のカウンター値をアナログ信号である電流量に変換する。
一方、入力バッファ３０１は外部から基準クロック信号ＲＥＦ＿ＣＬＫを受信し、ＤＬＬ回路に適した信号レベルに変更させる。出力複製遅延器３０３は、このＤＬＬ回路により生成された内部クロック信号ＤＬＬ＿ＣＬＫをフィードバックさせて位相検出器１０１、２０１に提供する。クロック分周器３０５は、基準クロック信号を適切に分周して遅延制御器１０３、２０３に提供することにより、遅延制御器１０３、２０３内のカウンターを動作させる。
【００１６】
図１に示したデジタル遅延部１００は、デジタル方法を用いてユニット遅延で構成されているデジタル（粗）遅延ライン１１１を調節することにより、入力バッファ３０１を介して提供される外部基準信号ＲＥＦ＿ＣＬＫを粗い精密度で遅延させる。アナログ遅延部２００は、デジタル遅延部１００のロッキング後にアナログ方法を用いて微細にアナログ（精細）遅延ライン２０７を調節し、デジタル（粗）遅延ライン１１１の出力信号を高い精密度で遅延させる。
【００１７】
より具体的に説明すると、デジタル遅延部１００で位相検出器１０１は、外部クロック信号ＣＬＫとフィードバッククロック信号ＦＢ＿ＣＬＫとを比べてＵＰ／ＨＯＬＤ／ＤＯＷＮを判断する。ハーフ遅延ラインだけで、望む外部基準クロック信号ＲＥＦ＿ＣＬＫ範囲をカバーしなければならず、ユニット遅延で構成されているデジタル（粗）遅延ライン１１１で遅延制御器１０３を介して最初からユニット遅延を選択しなければならないため、位相遅延モニター１０７が位相検出器１０１のＵＰ／ＤＯＷＮ信号を判断して第１内部クロック信号ＣＬＫ又は第２内部クロック信号ＣＬＫ＿Ｂを選択する。遅延制御器１０３は、位相検出器１０１の出力信号により粗い遅延を増減することができるように、アップ信号及びダウン信号の回数をチェックする。ロッキング検出器１０５は、位相検出器１０１の出力であるＨＯＬＤ状態を感知して遅延制御器１０３を停止させる。このようにしてデジタル遅延部１００がロック状態を維持すれば、ユニット遅延程度のジッタ（ｊｉｔｔｅｒ）を有することになるため、次にはユニット遅延のジッタに対しアナログ遅延部２００の動作による微細チューニングが行われる。
【００１８】
デジタル遅延部２００のロッキング検出器１０５により遅延制御器１０３が固定された後、位相検出器２０１は遅延を微細チューニングすることができるように、クロック信号ＣＬＫとフィードバッククロック信号ＦＢ＿ＣＬＫとを比べてアップ（ＵＰ）／ダウン（ＤＯＷＮ）を判断する。遅延制御器２０３は、位相検出器２０１の出力信号により遅延を増減することができるように、内部のカウンター（図示省略）を利用してアップ信号（ＵＰ）又はダウン信号（ＤＮ）の回数をチェックする。デジタル／アナログ変換器２０５は、遅延制御器２０３のカウンター値をアナログ信号である電流量に変換させる。デジタル／アナログ変換器２０５の電流調節により微細遅延を調節する。
【００１９】
尚、本発明は、上述の実施例に限られるものではない。本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
【００２０】
【発明の効果】
上述のように、このような構成を有する本発明による混合型遅延固定ループ回路及びそのクロック信号同期方法によれば、遅延ラインの長さが短くなるためノイズの影響による遅延の変化が大きくなくなる。さらに、消費電力と所要面積が小さくなり、ロッキング後のノイズの影響によるクロックジッタが大きくないという利点がある。
【図面の簡単な説明】
【図１】本発明による混合型遅延固定ループ回路の構成図である。
【符号の説明】
１００ デジタル遅延部
１０１ 位相検出器
１０３ 遅延制御器
１０５ ロッキング検出器
１０７ 位相遅延モニター
１０９ Ｍｕｘ
１１１ デジタル（粗）遅延ライン
２００ アナログ遅延部
２０１ 位相検出器
２０３ 遅延制御器
２０５ デジタル／アナログ変換器
２０７ アナログ（精細）遅延ライン
３０１ 入力バッファ
３０３ 出力複製遅延器
３０５ クロック分周器
Claims (12)
- 混合型遅延固定ループ回路であって、
外部から入力される基準クロック信号を用いて、前記混合型遅延固定ループ回路に適した信号レベルを有する第１内部クロック信号と、該第１内部クロック信号と１８０°の位相差を有する第２内部クロック信号とを出力する入力バッファと、
複数の単位遅延器からなるデジタルハーフ遅延ラインを有し、前記入力バッファより入力される前記第１内部クロック信号と前記混合型遅延固定ループ回路のアナログ遅延ラインからの出力信号をフィードバックさせた出力クロック信号との位相を比べて前記デジタルハーフ遅延ラインで前記第１内部クロック信号及び前記第２内部クロック信号の中の何れか１つの内部クロック信号が選択的に提供される内部クロック信号が遅延される遅延量を制御し、前記第１内部クロック信号と前記出力クロック信号との間にロッキング（ｌｏｃｋｉｎｇ）が行われると、前記デジタルハーフ遅延ラインでの遅延量を固定させるデジタル遅延部と、
前記アナログ遅延ラインを有し、前記第１内部クロック信号と前記出力クロック信号との位相を比べてその比較結果をアナログ信号に変換したあと、前記アナログ信号を用いて前記アナログ遅延ラインで前記デジタルハーフ遅延ラインの出力信号が遅延される遅延量を制御するアナログ遅延部とを備え、
前記デジタル遅延部は、前記第１内部クロック信号と前記出力クロック信号の位相とを比べて比較結果を示す第１位相比較信号を出力する第１位相比較器と、
前記第１位相比較信号を受信して前記デジタルハーフ遅延ラインでの遅延量を制御する第１遅延制御信号を生成する第１遅延制御器と、
前記第１位相比較信号を受信して前記第１内部クロック信号と前記出力クロック信号とがロッキングされたと判定されると、前記第１遅延制御信号を固定させるロッキング検出器とをさらに備え、
前記第１位相比較信号に従って、前記デジタルハーフ遅延ラインに前記第１内部クロック信号及び前記第２内部クロック信号の中の何れか１つの内部クロック信号が選択的に提供され、前記アナログ遅延ラインの出力信号が前記混合型遅延固定ループ回路の前記出力クロック信号として提供されることを特徴とする混合型遅延固定ループ回路。 - 前記第１遅延制御器は、前記第１位相比較信号に従って動作するカウンターを有し、前記ロッキング検出器により前記第１内部クロック信号と前記出力クロック信号とがロッキングされたと判定されると、前記カウンターは固定されることを特徴とする請求項１に記載の混合型遅延固定ループ回路。
- 前記アナログ遅延部は、前記第１内部クロック信号と前記出力クロック信号との位相を比べて比較結果を示す第２位相比較信号を出力する第２位相比較器と、
前記第２位相比較信号を受信して前記アナログ遅延ラインでの遅延量を制御する第２遅延制御信号を生成する第２遅延制御器と、
前記第２遅延制御信号をアナログ信号に変換して前記アナログ遅延ラインの制御のために前記アナログ遅延ラインに提供するデジタル／アナログ変換器とをさらに備えていることを特徴とする請求項１に記載の混合型遅延固定ループ回路。 - 前記基準クロック信号を分周して前記第１遅延制御器及び第２遅延制御器に提供するクロック分周器をさらに備えていることを特徴とする請求項１又は３に記載の混合型遅延固定ループ回路。
- 前記出力クロック信号を前記第１位相比較器及び第２位相比較器にフィードバックさせる出力複製遅延器をさらに備えていることを特徴とする請求項１又は３に記載の混合型遅延固定ループ回路。
- 混合型遅延固定ループ回路であって、
外部から入力される入力クロック信号を用いて、前記混合型遅延固定ループ回路に適した信号レベルを有する第１内部クロック信号と、該第１内部クロック信号と１８０°の位相差を有する第２内部クロック信号とを出力する入力バッファと、
複数の単位遅延部で構成され、前記入力バッファより前記第１内部クロック信号又は第 ２内部クロック信号が選択的に提供され、入力されるクロック信号をデジタル方式により所定時間遅延させるデジタルハーフ遅延ラインと、
前記第１内部クロック信号と前記混合型遅延固定ループ回路のアナログ遅延ラインからの出力信号をフィードバックさせた出力クロック信号との位相を比べて比較結果を示す第１位相比較信号を出力する第１位相比較器と、
前記第１位相比較信号を受信して前記デジタルハーフ遅延ラインでの遅延量を制御する第１遅延制御信号を生成し、前記デジタルハーフ遅延ラインに提供する第１遅延制御器と、
前記第１位相比較信号を受信して前記第１内部クロック信号と前記出力クロック信号とがロッキングされたと判定されると、前記第１遅延制御信号を固定させるロッキング検出器と、
前記デジタルハーフ遅延ラインの出力信号をアナログ方式により所定時間遅延させるアナログ遅延ラインと、
前記第１内部クロック信号と前記出力クロック信号との位相を比べて比較結果を示す第２位相比較信号を出力する第２位相比較器と、
前記第２位相比較信号を受信して前記アナログ遅延ラインでの遅延量を制御する第２遅延制御信号を生成する第２遅延制御器と、
前記第２遅延制御信号をアナログ信号に変換して前記アナログ遅延ラインの制御のために前記アナログ遅延ラインに提供するデジタル／アナログ変換器とを備えていることを特徴とする混合型遅延固定ループ回路。 - 前記第１遅延制御器は、前記第１位相比較信号に従って動作するカウンターを有し、前記ロッキング検出器により前記第１内部クロック信号と前記出力クロック信号とがロッキングされたと判定されると、前記カウンターは固定されることを特徴とする請求項６に記載の混合型遅延固定ループ回路。
- 前記デジタルハーフ遅延ラインに、前記第１位相比較信号に従って前記第１及び前記第２内部クロック信号の中の何れか１つの内部クロック信号を選択的に提供するＭｕｘ（マルチプレクサ）をさらに備えることを特徴とする請求項６に記載の混合型遅延固定ループ回路。
- 外部から入力される入力クロック信号を分周して前記第１遅延制御器及び第２遅延制御器に提供するクロック分周器をさらに備えていることを特徴とする請求項６に記載の混合型遅延固定ループ回路。
- 前記出力クロック信号を前記第１位相比較器及び第２位相比較器にフィードバックさせる出力複製遅延器をさらに備えていることを特徴とする請求項６に記載の混合型遅延固定ループ回路。
- 混合型遅延固定ループ回路において外部から入力される基準クロック信号に対し生成された出力クロック信号を同期させる方法であって、
前記基準クロック信号を用いて前記混合型遅延固定ループ回路に適した信号レベルを有する第１内部クロック信号と、前記第１内部クロック信号と１８０°の位相差を有する第２内部クロック信号とを生成して出力する段階と、
前記第１内部クロック信号と前記混合型遅延固定ループ回路のアナログ遅延ラインからの出力信号をフィードバックさせた出力クロック信号との位相を比べて第１位相比較信号を生成し、前記第１位相比較信号を用いて複数の単位遅延部でなるデジタルハーフ遅延ラインで前記第１内部クロック信号及び前記第２内部クロック信号の中の何れか１つの内部クロック信号が選択的に提供される内部クロック信号の遅延量を制御する段階と、
前記第１内部クロック信号と前記出力クロック信号との間にロッキングが行われると、前記デジタルハーフ遅延ラインでの前記内部クロック信号の遅延量を固定させる段階と、
前記第１内部クロック信号と前記出力クロック信号との位相を比べて第２位相比較信号を生成し、前記第２位相比較信号をアナログ信号に変換する段階と、
前記アナログ信号を用いてアナログ遅延ラインにより前記デジタルハーフ遅延ラインの出力信号が遅延される遅延量を制御する段階とを備えていることを特徴とする混合型遅延固定ループ回路のクロック信号同期方法。 - 前記第１位相比較信号に従って、前記デジタルハーフ遅延ラインに前記第１及び前記第２内部クロック信号の中の何れか１つの内部クロック信号を選択的に提供する段階をさらに備えることを特徴とする請求項１１に記載の混合型遅延固定ループ回路のクロック信号同期方法。
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