KR100511892B1 - 디엘엘장치 - Google Patents

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Abstract

본 발명은 디엘엘장치에 관한 것으로, 종래에는 디지털 디엘엘장치는 전력의 소모가 적고 위상이 동기되는 데 걸리는 시간이 짧은 반면 위상동기 이후 지터노이즈의 변화량이 부정확한 문제점이 있다. 따라서, 본 발명은 외부로부터의 입력 클럭신호(CLK)와 피드백되는 클럭신호(CLKR) 사이의 위상차를 검출하고 그에 따라 카운트하여 업/다운신호(UP/DOWN)를 출력하는 위상비교기와; 상기 위상비교기의 업/다운신호(UP/DOWN)를 입력받아 그 업/다운신호(UP/DOWN) 만큼 시프트되는 시프트레지스터와; 상기 시프트레지스터의 출력신호(Delay_SW)에 따라 출력신호(CLKS)를 소정시간 지연시켜 스위치를 통해 상기 위상비교기에 인가하는 디지털지연부와; 위상이 동기된 후 상기 위상비교기의 업/다운신호(UP/DOWN)의 천이를 검출하여 그에 따라 상기 스위치의 스위치동작을 제어하는 천이검출부와; 상기 천이검출부의 제어신호에 의해 인에이블되어 상기 위상비교기의 업/다운신호(UP/DOWN)를 입력받아 그 업/다운신호(UP/DOWN) 만큼 차지를 펌핑하는 차지펌프부와; 상기 차지펌프부의 출력신호(VCO)에 따라 출력신호(CLKS)를 소정시간 지연시켜 상기 위상비교기에 인가하는 아나로그지연부로 구성하여 위상동기시간을 단축함과 아울러 지터노이즈 및 전력소모를 저하시킬 수 있는 효과가 있다.

Description

디엘엘장치
본 발명은 디엘엘장치에 관한 것으로, 특히 락킹을 줄임과 아울러 전력소모를 줄이고 로우지터를 구현할 수 있도록 한 디엘엘장치에 관한 것이다.
도1은 종래 디지털 디엘엘장치의 구성을 보인 블록도로서, 이에 도시된 바와같이 외부로부터의 입력 클럭신호(CLK)와 피드백되는 클럭신호(CLKR) 사이의 위상차를 검출하고 그에 따라 카운트하여 업/다운신호를 출력하는 위상비교기(10)와; 상기 위상비교기(10)의 업/다운신호(UP/DOWN)를 입력받아 그 업/다운신호(UP/DOWN) 만큼 시프트되는 시프트레지스터(11)와; 상기 시프트레지스터(11)의 출력신호(Delay_SW)에 따라 출력신호(CLKS)를 소정시간 지연시켜 상기 위상비교기(10)에 인가하는 디지털지연부(12)로 구성되며, 이와같이 구성된 종래 장치의 동작을 설명한다.
먼저, 위상비교기(10)는 입력 클럭신호(CLK)와 피드백되는 클럭신호(CLKR)의 위상을 비교하여 그에따른 업/다운신호(UP/DOWN)를 출력함과 아울러 클럭신호(CLKS)를 발생한다.
이때, 시프트레지스터(11)는 상기 위상비교기의 업다운신호를 입력받아 그에 따라 좌측 또는 우측으로 시프트동작을 한다.
예를들어, 상기 위상비교기(10)가 업신호를 출력하면 상기 시프트레지스터(11)는 시프트라이트하고, 반대로 상기 위상비교기(10)가 다운신호를 출력하면 상기 시프트레지스터(11)는 시프트레프트한다.
이때, 디지털지연부(12)는 상기 시프트레지스터(11)의 시프트결과에 대한 신호(Delay_SW)를 입력받아 그에 따라 상기 위상비교부(10)의 출력신호(CLKS)를 소정시간 지연시켜 위상비교기(10)에 인가하는 데, 이 디지털지연부(12)는 사용자가 특정한 주파수를 선택하려는 경우 출력신호(CLKS)를 소정시간 지연시켜 입력 클럭신호(CLK)와 위상차가 나도록 하기 위한 것이다.
여기서, 상기 시프트레지스터(11)는 각 스텝의 지연스위치를 온 또는 오프시켜 지연을 조정하여 클럭(CLK)의 위상을 맞추게 된다.
도2는 종래 아나로그 디엘엘장치의 구성을 보인 블록도로서, 이에 도시된 바와같이
외부로부터의 입력 클럭신호(CLK)와 피드백되는 클럭신호(CLKR) 사이의 위상차를 검출하고 그에 따라 카운트하여 업/다운신호(UP/DOWN)를 출력하는 위상비교기(20)와; 상기 위상비교기(20)의 업/다운신호(UP/DOWN)를 입력받아 그 업/다운신호(UP/DOWN) 만큼 차지를 펌핑하는 차지펌프부(21)와; 상기 차지펌프부(21)의 출력신호(VCO)에 따라 출력신호(CLKS)를 소정시간 지연시켜 상기 위상비교기(10)에 인가하는 아나로그지연부(22)로 구성되며, 이와같이 구성된 종래 장치의 동작을 설명한한다.
먼저,위상비교기(20)는 입력 클럭신호(CLK)와 피드백되는 클럭신호(CLKR)의 위상을 비교하여 그에따른 업/다운신호(UP/DOWN)를 출력함과 아울러 클럭신호(CLKS)를 발생한다.
이때, 차지펌프부(21)는 상기 위상비교기(20)의 업다운신호(UP/DOWN)를 입력받아 그에 따라 차지펌핑을 증가시키거나 감소시킨다.
예를들어, 상기 위상비교기(20)가 업신호(UP)를 출력하면 상기 차지펌프부(21)는 차지펌핑을 증가시키고, 반대로 상기 위상비교기(20)가 다운신호(DOWN)를 출력하면 상기 차지펌프부(21)는 차지펌핑을 감소시킨다.
이때, 아나로그지연부(22)는 상기 차지펌프부(21)의 차지펌핑 결과에 대한 신호(VCO)를 입력받아 그에 따라 상기 위상비교부(20)의 출력신호(CLKS)를 소정시간 지연시켜 위상비교기(20)에 인가한다.
그러나, 상기와 같이 동작하는 종래 디지털 디엘엘장치는 전력의 소모가 적고 위상이 동기되는 데 걸리는 시간이 짧은 반면 위상동기 이후 지터노이즈의 변화량이 부정확한 문제점이 있다.
또한, 상기와 같이 동작하는 종래 아나로그 디엘엘장치는 미세한 차지펌핑에 의해 구동되므로 지터노이즈는 상대적으로 양호하나, 전력의 소모가 크고 위상이 동기되는 데 걸리는 시간이 길어지는 문제점이 있다.
따라서, 상기와 같은 문제점을 감안하여 창안한 본 발명은 위상동기시간을 단축함과 아울러 지터노이즈 및 전력소모를 저하시킬 수 있도록 한 디엘엘장치를 제공함에 그 목적이 있다.
상기와 같은 목적은 외부로부터의 입력 클럭신호(CLK)와 피드백되는 클럭신호(CLKR) 사이의 위상차를 검출하고 그에 따라 카운트하여 업/다운신호(UP/DOWN)를 출력하는 위상비교기와; 상기 위상비교기의 업/다운신호(UP/DOWN)를 입력받아 그 업/다운신호(UP/DOWN) 만큼 시프트되는 시프트레지스터와; 상기 시프트레지스터의 출력신호(Delay_SW)에 따라 출력신호(CLKS)를 소정시간 지연시켜 스위치를 통해 상기 위상비교기에 인가하는 디지털지연부와; 위상이 동기된 후 상기 위상비교기의 업/다운신호(UP/DOWN)의 천이를 검출하여 그에 따라 상기 스위치의 스위치동작을 제어하는 천이검출부와; 상기 천이검출부의 제어신호에 의해 인에이블되어 상기 위상비교기의 업/다운신호(UP/DOWN)를 입력받아 그 업/다운신호(UP/DOWN) 만큼 차지를 펌핑하는 차지펌프부와; 상기 차지펌프부의 출력신호(VCO)에 따라 출력신호(CLKS)를 소정시간 지연시켜 상기 위상비교기에 인가하는 아나로그지연부로 구성함으로써 달성되는 것으로, 이와같은 본 발명을 설명한다.
도3은 본 발명 디엘엘장치의 구성을 보인 블록도로서, 이에 도시한 바와같이 외부로부터의 입력 클럭신호(CLK)와 피드백되는 클럭신호(CLKR) 사이의 위상차를 검출하고 그에 따라 카운트하여 업/다운신호(UP/DOWN)를 출력하는 위상비교기(30)와; 상기 위상비교기(30)의 업/다운신호(UP/DOWN)를 입력받아 그 업/다운신호(UP/DOWN) 만큼 시프트되는 시프트레지스터(31)와; 상기 시프트레지스터(31)의 출력신호(Delay_SW)에 따라 출력신호(CLKS)를 소정시간 지연시켜 스위치(33)를 통해 상기 위상비교기(30)에 인가하는 디지털지연부(32)와; 위상이 동기된 후 상기 위상비교기(30)의 업/다운신호(UP/DOWN)의 천이를 검출하여 그에 따라 상기 스위치(33)의 스위치동작을 제어하는 천이검출부(34)와; 상기 천이검출부(34)의 제어신호에 의해 인에이블되어 상기 위상비교기(30)의 업/다운신호(UP/DOWN)를 입력받아 그 업/다운신호(UP/DOWN) 만큼 차지를 펌핑하는 차지펌프부(35)와; 상기 차지펌프부(35)의 출력신호(VCO)에 따라 출력신호(CLKS)를 소정시간 지연시켜 상기 위상비교기(30)에 인가하는 아나로그지연부(36)로 구성한다.
도4는 종래 디엘엘장치 및 본 발명 디엘엘장치의 타이밍도로서, 본 발명 디엘엘장치가 위상동기시간이 짧고 또한 지터노이즈도 적어짐을 알 수 있으며, 이와같은 본 발명의 일실시예의 동작을 설명하면 다음과 같다.
먼저, 위상비교기(30)는 외부로부터의 입력 클럭신호(CLK)와 피드백되는 클럭신호(CLKR) 사이의 위상차를 검출하고 그에 따라 카운트하여 업/다운신호(UP/DOWN)를 출력하고, 이때 시프트레지스터(31)는 상기 위상비교기(30)의 업/다운신호(UP/DOWN)를 입력받아 그 업/다운신호(UP/DOWN) 만큼 시프트한다.
이후, 디지털지연부(32)는 상기 시프트레지스터(31)의 출력신호(Delay_SW)에 따라 출력신호(CLKS)를 소정시간 지연시켜 스위치(33)를 통해 상기 위상비교기(30)에 인가한다.
그리고, 천이검출부(34)는 위상이 동기된 후 상기 위상비교기(30)의 업/다운신호(UP/DOWN)의 천이를 검출하여 그에 따라 상기 스위치(33)의 스위칭동작을 제어함과 아울러 그 제어신호를 차지펌프부(35) 및 시프트레지스터(31)에 인가한다.
이에따라, 상기 시스트레지스터(31)는 디스에이블되고 차지펌프부(35)는 인에이블된다.
따라서, 상기 차지펌프부(35)는 상기 위상비교기(30)의 업/다운신호(UP/DOWN)를 입력받아 그 업/다운신호(UP/DOWN) 만큼 차지를 펌핑하고, 아나로그지연부(36)는 상기 차지펌프부(35)의 출력신호(VCO)에 따라 출력신호(CLKS)를 소정시간 지연시켜 이를 스위치(33)를 통해 상기 위상비교기(30)에 인가한다.
이후, 위상이 동기될 때까지 상기의 동작을 반복한다.
이상에서 상세히 설명한 바와같이 본 발명은 위상동기시간을 단축함과 아울러 지터노이즈 및 전력소모를 저하시킬 수 있는 효과가 있다.
도1은 종래 디지털 디엘엘장치의 구성을 보인 블록도.
도2는 종래 아나로그 디엘엘장치의 구성을 보인 블록도.
도3은 본 발명 디엘엘장치의 구성을 보인 블록도.
도4는 종래 디엘엘장치 및 본 발명 디엘엘장치의 타이밍도.
*도면의 주요부분에 대한 부호의 설명*
10, 20, 30 : 위상비교기 11, 31 : 시프트레지스터
12, 32 : 디지털지연부 21, 35 : 차지펌프부
22, 36 : 아나로그지연부 33 : 스위치
34 : 천이검출부

Claims (1)

  1. 외부로부터의 입력 클럭신호(CLK)와 피드백되는 클럭신호(CLKR) 사이의 위상차를 검출하고 그에 따라 카운트하여 업/다운신호(UP/DOWN)를 출력하는 위상비교기(30)와; 상기 위상비교기(30)의 업/다운신호(UP/DOWN)를 입력받아 그 업/다운신호(UP/DOWN) 만큼 시프트되는 시프트레지스터(31)와; 상기 시프트레지스터(31)의 출력신호(Delay_SW)에 따라 출력신호(CLKS)를 소정시간 지연시켜 스위치(33)를 통해 상기 위상비교기(30)에 인가하는 디지털지연부(32)와; 위상이 동기된 후 상기 위상비교기(30)의 업/다운신호(UP/DOWN)의 천이를 검출하여 그에 따라 상기 스위치(33)의 스위치동작을 제어하는 천이검출부(34)와; 상기 천이검출부(34)의 제어신호에 의해 인에이블되어 상기 위상비교기(30)의 업/다운신호(UP/DOWN)를 입력받아 그 업/다운신호(UP/DOWN) 만큼 차지를 펌핑하는 차지펌프부(35)와; 상기 차지펌프부(35)의 출력신호(VCO)에 따라 출력신호(CLKS)를 소정시간 지연시켜 상기 위상비교기(30)에 인가하는 아나로그지연부(36)로 구성한 것을 특징으로 하는 디엘엘장치.
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