KR20010034143A - 듀얼 루프 지연 동기 루프 - Google Patents

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Abstract

본 발명은 로컬 클럭을 기준 클럭에 동기화시키는 디바이스 및 방법에 관한 것이다. 본 디바이스는 주파수 포착 루프(418) 및 위상 포착 루프(420)를 사용한다. 주파수 포착 루프는 위상 포착 루프의 동작 범위 내에 위치하게 되는 중간 클럭(FCLK', BCLK')을 발생시키기 위해 기준 클럭(REF_CLK)을 지연시킨다. 다음으로 위상 포착 루프는 기준 클럭에 동기화된 로컬 클럭을 발생시키기 위해 중간 클럭(LOC_CLK)을 지연시킨다. 주파수 포착 루프(418)는 기준 클럭(REF_CLK)을 제1 지연 제어기(404)에 의해 다수의 조절 불능 지연 피리어드로부터 선택된 조정 가능 지연 피리어드만큼 지연시키도록 구성된 제1 지연 회로(400)를 포함한다. 제어기는 바람직하게는 상호 감지 위상 검출기쌍(504) 및 제어 논리 회로(506)를 포함한다. 위상 포착 루프(420)는 제2 지연 제어기(406)에 의해 중간 클럭(FCLK', BCLK')을 조정 가능 지연 피리어드만큼 지연시키도록 구성된 제2 지연 회로(402)를 포함한다. 제어기는 위상 검출기, 차지 펌프, 및 루프 필터를 포함할 수 있다.

Description

듀얼 루프 지연 동기 루프{DUAL LOOP DELAY-LOCKED LOOP}
동기 시스템에서, 상기 시스템 내의 집적 회로들은 공통의 기준 클럭에 동기화된다. 이러한 동기화는 종종 다른 여러 가지 중에 다음과 같은 이유로 단일의 기준 클럭을 단지 각각의 집적 회로들에 분배하는 것만으로는 실현될 수 없다. 집적 회로가 기준 클럭을 수신할 시에, 이 회로가 그 기준 클럭을 사용할 수 있기 전에 회로는 종종 기준 클럭을 조절해야 한다. 예를 들어, 회로는 인입 기준 클럭(incoming reference clock)을 버퍼(buffer)하거나, 인입 클럭을 한 전압 레벨로부터 다른 전압 레벨로 변환 할 수 있다. 이러한 처리는 그 자신의 지연을 발생시키고, 그 결과 종종 그 처리된 기준 클럭(이하, 로컬 클럭)은 더 이상 인입 기준 클럭과 적절하게 동기화되지 않을 것이다. 클럭 속도를 높일수록 허용될 수 있는 지연, 또는 클럭 스큐(clock skew)의 양이 감소되기 때문에, 시스템 클럭 속도를 더욱 높이려는 경향은 이러한 문제점을 더욱 악화시킨다.
이러한 문제점을 개선하기 위해, 전형적으로 로컬 클럭을 기준 클럭에 동기화시키기 위해 부가적인 회로가 사용된다. 위상 동기 루프(phase-locked loop; PLL) 및 지연 동기 루프(delay-locked loop)가 이러한 목적들을 위해 사용되는 2개의 보편적인 회로들이다.
위상 동기 루프에서, 전압 제어 발진기(voltage-controlled oscillator)는 로컬 클럭을 발생시킨다. 로컬 클럭과 기준 클럭의 위상들은 위상-주파수 검출기에 의해 비교되고, 그 결과, 에러 신호가 발생하여 루프 필터를 경유하여 제어 발진기를 구동시킨다. 루프 필터를 통한 피드백은 로컬 클럭을 기준 클럭에 위상 동기화시킨다(phase lock). 그러나 피드백 루프의 안전성은 부분적으로는 루프 필터에 의존한다. 그에 대하여, 루프 필터의 전자적 특성은 종종 제조시의 파라미터들에 현저하게 의존한다. 그 결과, 루프 필터 설계가 동일할지라도 한 공정에 의해 제조될 경우에는 안정된 피드백 루프가 생성되면서도 다른 공정에 의해 제조될 경우에는 불안정한 루프가 생성될 수 있다. 모든 제조 공정에서 사용하기 위한 단일의 루프 필터 설계를 생산하는 것은 난제이며, 전형적으로 루프 필터의 설계는 기본이 되는 프로세스마다 최적화되어야 한다.
지연 동기 루프는 인입 기준 클럭을 정수개의 피리어드들(period)만큼 지연시킴으로써 동기화된 로컬 클럭을 발생시킨다. 보다 구체적으로는, 집적 회로의 버퍼, 전압 레벨 변환기 등등은 일정량의 지연을 발생시킨다. 지연 동기 루프는 부가적인 양의 지연을 발생시켜서 결과적으로 로컬 클럭이 인입 기준 클럭에 동기화되게 한다. 이러한 방법은 위상 동기 루프 방법에 내재하는 안정성 문제를 피하게 한다. 그러나, 지연 동기 루프는 주파수 범위가 좁다는 단점이 있다. 지연 동기 루프는 원하는 동기화를 실현하기 위해 부가적인 지연의 양을 조정하지만, 그러나 이러한 조정은 본질적으로는 위상 조정이다. 지연 동기 루프는 일정 이상의 주파수 조정이 결여되어 있고, 따라서 종래의 지연 동기 루프들의 총 주파수 범위를 제한한다.
따라서, 로컬 클럭을 기준 클럭에 동기화시킬 수 있고, 제조 공정의 변화들에 강하며, 넓은 주파수 범위에서 동작할 수 있는 디바이스가 필요하다.
＜발명의 요약＞
본 발명에 따라, 기준 클럭에 동기화된 로컬 클럭을 발생시키는 디바이스는 바람직하게는 주파수 포착 루프(frequency acquisition loop) 및 위상 포착 루프(phase acquisition loop)를 포함한다. 주파수 포착 루프는 기준 클럭을 수신하고 위상 포착 루프의 동작 범위 내에 속하는 중간 클럭(intermediate clock)을 발생시키기 위해 기준 클럭을 지연시킨다. 위상 포착 루프는 기준 클럭에 동기화된 로컬 클럭을 생성시키기 위해 중간 클럭을 지연시킨다. 본 발명은 특히 상술된 구조가 제조 변화에 강하고 넓은 주파수 범위의 기준 클럭들을 수용할 수 있기 때문에 편리하다.
본 발명에 따르면, 기준 클럭에 동기화된 로컬 클럭을 발생시키는 방법은 다음의 단계들을 포함한다: 1) 기준 클럭 수신 단계; 2) 중간 클럭을 발생시키기 위해 제1 조정 가능 지연 피리어드(adjustable delay period )만큼 기준 클럭을 지연시키는 단계; 및 3) 기준 클럭에 동기화된 로컬 클럭을 발생시키기 위해 제2 조정 가능 지연 피리어드만큼 중간 클럭을 지연시키는 단계.
본 발명은 일반적으로 기준 클럭에 주파수 및 위상에 있어서 동기화된 로컬 클럭을 발생시키는 것에 관한 것으로서, 특히 상기 기준 클럭을 지연시킴으로써 로컬 클럭을 발생시키는 것에 관한 것이다.
도 1은 본 발명을 사용하기 적합한 시스템(100)의 블럭도.
도 2는 종래 기술 지연 동기 루프(106D)의 블럭도.
도 3은 도 2의 종래 기술 지연 동기 루프(106D)의 주파수 범위를 도시하는 타이밍도.
도 4는 본 발명에 따른 듀얼 루프 지연 동기 루프(106E)의 한 실시예의 블럭도.
도 5는 도 4의 듀얼 루프 지연 동기 루프(106E)의 양호한 실시예의 블럭도.
도 6은 도 5의 지연 체인(500)의 양호한 실시예의 블럭도.
도 7A 내지 도 7C는 도 5의 주파수 포착 루프(418)의 동작을 도시하는 타이밍도.
도 8은 도 5의 상호 감지 위상 검출기(cross-sensing phase detector)의 쌍(504)의 양호한 실시예의 블럭도.
도 9는 도 8의 상호 감지 위상 검출기(800A)의 양호한 실시예의 블럭도.
도 10A 및 도 10B는 상호 감지 위상 검출기(800)의 동작을 도시하는 타이밍도.
도 11은 도 8의 조합 논리 회로(804)의 동작을 도시하는 논리표.
도 12는 도 5의 제어 논리 회로(506)의 동작을 도시하는 상태도.
도 13A 및 도 13B는 도 5의 위상 포착 루프(420)의 동작에 대한 2개의 대체 방법들을 도시하는 타이밍도.
도 14는 도 13A의 방법에 따른, 도 5의 위상 포착 루프(420)의 한 실시예의 블럭도.
도 15는 도 14의 타입 1 지연 회로(402A)의 양호한 실시예의 회로도.
도 16은 도 14의 위상 포착 루프(420A)의 동작을 도시하는 타이밍도.
도 17은 도 14의 동적 위상 검출기쌍(1402)의 양호한 실시예의 블럭도.
도 18은 도 13B의 방법에 따른, 도 5의 위상 포착 루프(420)의 제2 실시예의 블럭도.
도 19는 도 18의 타입 2 지연 회로(402B)의 양호한 실시예의 회로도.
도 20은 도 18의 위상 포착 루프(420B)의 동작을 도시하는 타이밍도.
도 21은 본 발명에 따라 기준 클럭에 동기화된 로컬 클럭을 발생시키는 방법을 도시하는 흐름도.
도 22는 도 21의 제1 지연 피리어드만큼 클럭을 지연시키는 단계(2102)의 양호한 실시예를 도시하는 흐름도.
도 23은 도 21의 제2 지연 피리어드만큼 클럭을 지연시키는 단계(2104)의 양호한 실시예를 도시하는 흐름도.
본 발명의 다른 장점들 및 특성들은 첨부된 도면들과 연계함으로써 후술하는 본 발명의 상세한 설명 및 첨부된 청구범위로부터 쉽게 명확해질 것이다.
도 1은 본 발명을 사용하기 적합한 시스템(100)의 블록도이다. 시스템(100)은 발진기(102) 및 다수의 집적 회로들(그 중에, 3개(104A, 104B, 104C)가 도 1에 도시됨)을 포함한다. 각각의 집적 회로(104A, 104B, 104C)는 클럭 발생기(106A, 106B, 106C)를 포함한다. 각각의 집적 회로(104A, 104B, 104C)는 발진기(102)로부터 신호선(108)을 통하여 기준 클럭(REF_CLK)을 수신하도록 결합되어 있다. 각 집적 회로(104A, 104B, 104C)내에서, 클럭 발생기(106A, 106B, 106C)는 기준 클럭을 수신하고 라인들(110A, 110B, 110C) 상에 집적 회로 상에서 사용하기 위한 로컬 클럭(LOC_CLK)을 발생시킨다.
시스템(100)이 동기적으로 동작하도록 하기 위해, 각각의 로컬 클럭들은 기준 클럭에 동기화되어야 한다. 달리 말하면, 클럭 발생기들(106A, 106B, 106C)에 의해 라인들(110A, 110B, 110C) 상에 발생된 로컬 클럭들이 클럭 발생기(106A, 106B, 106C)에 의해 라인(108) 상에서 수신된 기준 클럭들과 확실하게 동기화되도록 해야한다. 전형적으로, 클럭 발생기(106A, 106B, 106C)는 인입 기준 클럭들이 집적 회로(104A, 104B, 104C) 상에서 사용하기에 적합하게 되도록 처리할 것이다. 이러한 처리는 버퍼링, 증폭, 또는 다양한 전압 레벨들 간의 변환 같은 기능들을 포함할 수 있다. 이러한 처리를 이행하는 회로는 인입 기준 클럭에 지연, 또는 클럭 스큐를 발생시킬 것이다. 따라서, 처리된 기준 클럭은 보통 인입 기준 클럭에 동기화되지 않을 것이다. 따라서, 클럭 발생기(106A, 106B, 106C)는 프로세싱 회로에 의해 발생된 클럭 스큐에 대하여 보상도 해야 한다.
도 1은 개별적인 집적 회로(104A, 104B, 104C)가 공통의 기준 클럭에 동기화되는 것을 도시한다. 당 분야의 업자라면 본 발명이 집적 회로의 동기화에 한정되는 것은 아니라는 것을 인식할 것이다. 예를 들어, 본 발명은 보드들(board) 또는 멀티칩 모듈들을 서로 동기화시키기 위해 사용될 수 있다. 또한, 본 발명은 단일 집적 회로 상의 다수의 위치에서 다수의 로컬 클럭들을 기준 클럭에 동기화시키기 위해 사용될 수 있다.
본 발명은 또한 도 1에 도시된 바와 같이 다수의 로컬 클럭들이 단일의 기준 클럭에 동기화되는 시스템에 한정되지 않는다. 예를 들어, 각각의 로컬 클럭들은 다른 기준 클럭과 또는 심지어는 다른 로컬 클럭들과도 동기화될 수 있다.
도 2는 도 1의 시스템(100)에 사용하기 적합한 클럭 발생기(106D)의 종래 기술 실시예의 블럭도이다. 도 2의 실시예는 지연 동기 루프(DLL)로서 공지되어 있다. DLL(106D)은 지연 회로(200) 및 지연 제어기(202)를 포함한다. 지연 회로(200)는 라인(108) 상의 기준 클럭을 수신하도록 구성되어 있고 또한 발생된 로컬 클럭을 라인(110D) 상에 출력하도록 구성되어 있기도 하다. 지연 제어기(202)는 라인(108) 상에서의 기준 클럭을 수신하도록 구성되어 있고 라인(210) 상의 로컬 클럭을 입력으로서 수신하도록 결합되어 있으며, 지연 제어 신호를 라인(204) 상에서 지연 회로(200)로 송출하도록 결합되어 있다.
지연 회로(200)는 또한 지연 체인(206) 및 도 2에 일련의 버퍼들로서 도시된 프로세싱 회로(208)를 포함한다. 상기 언급한 바와 같이, 프로세싱 회로(208)는 버퍼링 외의 기능을 이행할 수도 있지만, 편의에 따라, 프로세싱 회로(208)는 버퍼인 것처럼 도시될 것이다. 지연 체인(206)은 신호선(108) 상의 기준 클럭을 수신하도록 구성되어 있으며 기준 클럭의 지연 변형체(delayed version)를 프로세싱 회로(208)로 송출하도록 결합되어 있다. 지연 체인(206)은 또한 라인(204) 상의 지연 제어 신호를 수신하도록 결합되어 있기도 하다. 프로세싱 회로(208)는 수신된 기준 클럭의 지연 변형체에 대하여 요구된 프로세싱을 이행하고, 이어서 로컬 클럭을 라인(110D) 상에 출력한다.
DLL(106D)은 다음과 같이 동작한다. 지연 체인(206)은 라인(108) 상의 기준 클럭을 수신하고 라인(204) 상에서 수신된 지연 제어 신호에 의해 결정된 지연 피리어드만큼 기준 클럭을 지연시킨다. 이어서 지연 기준 클럭은 프로세싱 회로(208)에 의해 처리되고, 그 결과 라인(110d) 상에 로컬 클럭이 발생한다. 따라서, 로컬 클럭은 수신된 기준 클럭이 처리되고 지연된 변형체이다. 로컬 클럭은 지연 회로(200)에 의해 발생한 총 지연이 정수개의 클럭 피리어드인 경우 기준 클럭에 동기화될 것이다. 양호한 실시예에서, 총 지연은 단일 클럭 피리어드이다.
지연 제어기(202)는 이러한 조건들이 확실히 합치될 수 있게 한다. 보다 상술하면, 지연 제어기(202)는 각각 라인(108) 및 라인(210) 상에서의 기준 클럭 및 로컬 클럭 양자를 입력으로서 수신한다. 지연 제어기(202)는 기준 클럭과 로컬 클럭의 상대적 위상을 비교하고 지연 제어 신호를 발생시키고, 그 신호는 라인(204)을 경유하여 지연 체인(206)으로 송출된다. 지연 제어 신호는 기준 클럭과 로컬 클럭 간의 어떠한 위상 부정합도 감소시키기 위해 지연 체인(206)에 의해 발생된 지연 피리어드를 조정하고, 따라서 지연 회로(200)에 의해 발생된 지연 피리어드가 정수개의 기준 클럭의 피리어드들과 동일하게 한다.
DLL(106D)는 기준 클럭들과 로컬 클럭들을 동기화시키는 공지의 방법중 하나인 위상 동기 루프보다 제조시의 변화에 더욱 강하다. 그러나, DLL(106D)은 주파수 범위가 좁다는 단점이 있다(도 3 참조). 설명적 이유로, 지연 회로(200)가 최대 지연 피리어드인 Tmax를 갖는다고 가정한다. 또한 DLL(106D)은 처음에는 지연 회로(200)의 지연을 최대값 Tmax로 세팅함으로써 로컬 클럭을 기준 클럭에 동기화시키고 이어서 기준 클럭과 발생된 로컬 클럭간의 상대적 위상들에 대한 응답으로 지연 피리어드를 조정한다고 가정한다. 부가적으로, DLL(106D)은 기준 클럭 및 로컬 클럭의 상승 에지들(rising edge)을 동기화시킨다. 달리 말하면, DLL(106D)은 지연 피리어드를 조정하여서 많은 전형적인 DLL들이 그런 것처럼 로컬 클럭의 상승 에지가 가장 가까운 기준 클럭의 상승 에지로 향하여 이동하게 할 것이다.
도 3은 3개의 상이한 피리어드들의 기준 클럭들(각각 REF_CLK1, REF_CLK2, REF_CLK3)에 대한 타이밍도이다. 편의를 위해, 이들 3개의 기준 클럭들의 상승 에지들(300, 302, 304)은 시간적으로 동기화되어 있다. 이들 기준 클럭들 중에 어떤 클럭이 DLL(106D)에 의해 수신되는 경우, DLL(106D)은 초기에 최대 지연 피리어드 Tmax만큼 지연된 제1 상승 에지(306)를 갖는 로컬 클럭을 발생시킬 것이다. 상술된 초기화 절차에 따라, 기준 클럭(1)의 경우에, DLL(106D)은 로컬 클럭의 리딩 에지(leading edge; 306)를 기준 클럭 1의 가장 인접한 리딩 에지(308)와 맞추려고 시도할 것이다. 이것을 실현하기 위해, 지연 회로(200)에 의해 발생된 지연이 감소되어야 한다. 가장 양호한 경우로서 총 지연이 0으로 감소될 수 있는 경우를 가정하면, DLL(106D)은 로컬 클럭을 기준 클럭 1과 동기화시킬 수 있을 것이다.
지금부터는 기준 클럭 2 및 기준 클럭 3을 고려한다. 이들 두 경우에 있어서, 기준 클럭들에 가장 인접한 리딩 에지는 각각 에지들(310, 312)이다. DLL(106D)은 리딩 에지(306)를 리딩 에지들(310, 312)에 각각 동기화시킴으로써 로컬 클럭을 기준 클럭2 및 기준 클럭 3과 동기화시키려고 시도할 것이다. DLL(106D)은 동기화를 실현하기 위해 지연 회로(200)에 의해 발생된 지연 피리어드를 증가시키려고 시도할 것이다. 그러나, 지연 피리어드는 이미 그 최대값으로 설정되어 있다. 따라서, DLL(106D)은 로컬 클럭을 기준 클럭 2 또는 기준 클럭 3의 어느 것과도 동기화시킬 수 없다.
일반적으로, DLL(106D)이 로컬 클럭을 기준 클럭에 동기화하도록 하기 위해서는, 로컬 클럭의 리딩 에지(306)가 기준 클럭의 리딩 에지(308)와 트레일링 에지(trailing edge; 314) 사이에 있어야 한다. 기준 클럭이 피리어드 T를 갖는 경우, 이에 따라 이러한 필요 조건은 T＜Tmax＜1.5T와 같이 변화한다. T에 대하여 풀면 다음과 같은 부등식이 산출된다.
(2/3)Tmax＜T＜Tmax
상기 부등식을 변환하면 다음과 같다.
fmax＜f＜(3/2)fmax
여기서 fmax = 1/Tmax 이고 f는 기준 클럭의 주파수이다. 본 식은 DLL(106D)의 주파수 동작 범위를 정의한다. Tmax, 즉 fmax가 반도체 제조 공정, 온도, 공급 전압 등등의 함수로서 현저하게 변화할 수 있기 때문에, 종래의 DLL(106D)의 주파수 범위를 보장하기는 어렵다. 즉, DLL(106D)이 로컬 클럭을 기준 클럭에 동기화시킬 수 있을 것이라고 보장하기 어렵다.
도 4는 도 1의 시스템(100)에 사용하기에 적합한 본 발명에 따른 듀얼 루프 지연 동기 루프(DLDLL; 106E)의 한 실시예의 블럭도이다. DLDLL(106E)은 2개의 지연 회로들(400, 402) 및 그들 각각에 대한 지연 제어기(404, 406)를 포함한다. 제1 지연 회로(400)는 라인(108) 상의 기준 클럭을 수신하도록 구성되어 있고 중간 클럭(INT_CLK)을 라인(408)을 경유하여 제2 지연 회로(402)로 송출하도록 결합되어 있다. 제2 지연 회로(402)는 라인(110E) 상에 로컬 클럭을 출력하도록 구성되어 있다. 지연 회로(400)에 대한 지연 제어기(404)는 지연 제어 신호를 라인(410) 상에서 지연 회로(400)로 송출하도록 결합되어 있다. 지연 제어기(404)는 또한 라인(108) 상의 기준 클럭을 수신하도록 구성되어 있으며 지연 회로(402)로부터 라인(412) 상의 피드백 클럭(FBK_CLK)을 수신하도록 결합되어 있다. 유사하게, 지연 회로(402)에 대한 지연 제어기(406)는 지연 제어 신호를 라인(414) 상에서 지연 회로(402)로 송출하도록 결합되어 있다. 제어기(406)는 또한 라인(108) 상의 기준 클럭을 수신하도록 구성되어 있으며 라인(416) 상의 로컬 클럭을 수신하도록 결합되어 있다.
DLDLL(106E)은 2개의 피드백 루프들(418, 420)로 분할될 수 있다. 주파수 포착 루프(418)는 지연 회로(400), 그에 상응하는 제어기(404), 및 지연 회로(402)를 포함하고; 반면에 위상 포착 루프(420)는 지연 회로(402) 및 그에 상응하는 제어기(406)를 포함한다. 주파수 포착 루프(418)는 라인(108) 상의 기준 클럭을 수신하도록 구성되어 있고 중간 클럭을 라인(408)을 경유하여 위상 포착 루프(420)로 송출하도록 결합되어 있다. 위상 포착 루프(420)는 라인(408) 상의 중간 클럭을 수신하도록 결합되어 있고 라인(108) 상의 기준 클럭을 수신하도록 구성되어 있으며, 라인(110E)상에 로컬 클럭을 출력하도록 구성되어 있다. 본 실시예에서 주의할 것은, 지연 회로(402)는 주파수 포착 루프(418)와 위상 포착 루프(420) 양자의 일부라는 것이다.
DLDLL(106E)의 동작은 각각의 루프들(420, 418)을 교대로 고려함으로써 이해될 수 있다. 위상 포착 루프(420)는 라인(408) 상의 중간 클럭을 수신한다. 지연 회로(402)는 라인(110E) 상에 로컬 클럭을 발생시키기 위해 라인(408) 상의 중간 클럭을 지연시킨다. 지연 제어기(406)는 라인(108) 상의 기준 클럭과 라인(416) 상의 로컬 클럭을 비교하여 지연 회로(402)에 의해 발생된 지연 피리어드를 조정하는 지연 제어 신호를 라인(414) 상에 발생시킨다. 이러한 방법으로, 라인(110E) 상의 로컬 클럭이 라인(108) 상의 기준 클럭에 동기화된다. 그러나, 그 자체 상에서 동작하는 위상 포착 루프(420)는 도 2의 종래의 DLL(106D)과 관련하여 상기 논의된 바 있는 주파수 동작 범위가 좁아지는 상황을 겪게될 것이다.
주파수 포착 루프(418)는 동작 범위가 제한되는 문제를 처리할 것이다. 주파수 포착 루프(418)는 라인(108) 상의 기준 클럭을 수신하고 그것을 라인(408) 상에 중간 클럭을 발생시키기 위해 지연시킨다. 주파수 포착 루프(418)에 의해 발생된 지연이 선택되면 라인(408) 상의 중간 클럭이 위상 포착 루프(420)의 동작 범위 내에 위치하게 된다. 따라서, DLDLL(106E)의 동작 범위는 위상 포착 루프(420) 만의 것보다는 훨씬 넓다. 보다 구체적으로, 라인(408) 상의 중간 클럭이 라인(412) 상에 피드백 클럭을 발생시키기 위해 지연 회로(402)에 의해 지연된다. 피드백 클럭은 지연 제어기(404)에 의해 라인(108) 상의 기준 클럭과 비교된다. 양호한 실시예에서, 제어기(404)는 기준 클럭과 피드백 클럭의 상대적 위상을 비교한다. 지연 제어기(404)는 지연 회로(400)에 의해 발생된 지연 피리어드를 조정하기 위해 라인(410) 상에 지연 제어 신호를 송출하고, 이에 따라 라인(408) 상의 중간 클럭이 위상 포착 루프(420)의 동작 범위 내에 확실하게 위치하게 한다.
DLDLL(106E)이 동기화된 로컬 클럭을 발생시키기 위해 인입 기준 클럭을 지연시키는 단계를 기본으로 하기 때문에, DLDLL(106E)은 도 2의 종래의 DLL(106D)의 특성이었던 제조상의 변화에 강하다는 장점을 갖는다. 그러나, DLDLL(106E)이 주파수 포착 루프(418)를 포함하기 때문에, DLDLL(106E)은 종래의 DLL(106D) 보다 훨씬 더 넓은 주파수 범위를 갖는다는 부가적인 장점을 갖는다.
도 5는 도 4의 DLDLL(106E)의 양호한 실시예의 블럭도이다. 본 실시예에서, 지연 회로(400)는 지연 체인(500) 및 클럭 선택기(502)를 포함한다. 지연 제어기(404)는 상호 감지 위상 검출기쌍(504) 및 제어 논리 회로(506)를 포함한다. DLDLL(106E)는 또한 도 4에서와 같이 지연 회로(402) 및 지연 제어기(406)를 포함한다.
주파수 포착 루프(418)는 다음과 같이 결합되어 있다. 지연 체인(500)은 라인(108) 상의 기준 클럭을 수신하도록 구성되어 있으며 다수의 지연된 클럭들을 라인(508) 상에서 클럭 선택기(502)로 송출하도록 결합되어 있다. 본 실시예에서, 17개의 지연된 클럭들이 사용되었으나, 본 발명은 이러한 특정의 개수에 한정되는 것은 아니다. 클럭 선택기(502)는 중간 클럭을 지연 회로(402)로 송출하도록 결합되어 있다. 그런데, 본 실시예에서, 중간 클럭은 2개의 개별적인 클럭들(각각 라인(510) 상의 F-클럭(FCLK') 및 라인(512) 상의 B-클럭(BCLK'))로 구성되어 있다. 지연 회로(402)는 피드백 클럭을 상호 감지 위상 검출기쌍(504)으로 송출하도록 결합되어 있다. 그런데, 중간 클럭과 같이, 피드백 클럭은 2개의 클럭들(각각 라인(514) 상의 피드백 F-클럭(FCLK) 및 라인(516) 상의 피드백 B-클럭(BCLK))을 포함한다. 상호 감지 위상 검출기쌍(504)은 양 피드백 클럭들을 수신하고 또한 라인(108) 상의 기준 클럭을 수신하도록 구성되어 있다. 검출기쌍(504)은 또한 업틱(up tick; UPT) 및 다운틱(down tick; DOWNT) 신호들을 각각 라인들(518, 520) 상에서 제어 논리 회로(506)로 송출하도록 결합되어 있다. 제어 논리 회로는 지연 제어 신호를 라인(410) 상에서 클럭 선택기(502)로 송출하도록 결합되어 있다.
위상 포착 루프(420)의 결합은 중간 클럭이 이제는 2개의 개별 클럭들로 구성되어 있다는 것을 제외하고는 도 4에서와 동일하다. 보다 상술하면, 지연 회로(402)는 라인들(510, 512) 상의 F-클럭 및 B-클럭을 각각 수신하도록 결합되어 있으며, 또한 라인(110E) 상에 로컬 클럭을 출력하도록 구성되어 있다. 지연 제어기(406)는 라인(416) 상의 로컬 클럭을 수신하도록 결합되어 있으며 라인(108) 상의 기준 클럭을 수신하도록 구성되어 있다. 제어기(406)는 라인(414) 상에서 지연 제어 회로(402)로 지연 제어 신호를 송출한다.
도 6은 도 5의 지연 체인(500)의 양호한 실시예의 블럭도이다. 지연 체인(500)은 직렬로 연결된 17개의 지연 셀들(600A-600Q)로 구성되어 있다. 제1 지연 셀(600A)은 라인(108) 상의 기준 클럭을 수신하도록 구성되어 있으며 각각의 연속된 셀(600B-600Q)은 이전의 셀의 출력을 수신하도록 결합되어 있다. 각 지연 셀(600A-600Q)은 동일하고 고정된 양의 지연을 발생시킨다. 지연 체인(500)은 각각의 지연 셀(600A-600Q) 후에 탭(tap)되어서 17개의 지연된 클럭들(CLK(0), CLK(1),...CLK(16))을 발생시킨다. 지연된 클럭들은 라인(508)을 경유하여 클럭 선택기(502)에 결합된다.
도 7A는 도 6의 지연 체인(500)의 동작을 도시하는 타이밍도이다. 지연 셀(600A)은 기준 클럭을 Tt 만큼 지연시켜서, 지연된 클럭 CLK(0)을 발생시키고, 지연 셀(600B)은 CLK(0)을 Tt 만큼 지연시켜서, 지연된 클럭CLK(1)을 발생시키며, 나머지 셀들도 동일한 동작을 한다. 그 결과 시간적 간격이 일정한 리딩 에지(700-716)를 갖는 일련의 리딩 클럭들(CLK(0)-CLK(16))이 발생한다. 명확히 하기 위해, CLK(0)-CLK(16) 같은 클럭들은 종종 타이밍도에서 완전한 파형에 의해서 보다는 파형의 리딩 에지를 표시하는 하나의 화살표로 표시될 것이다. 예를 들면, CLK(0)는 완전 파형이 아닌 리딩 에지 화살표(700)에 의해 표시될 수 있다. 부가적으로, 비록 다음의 실시예들은 리딩 에지에 관하여 설명된 것이나, 본 발명은 트레일링 에지 같은 다른 기준 에지들을 이용할 수도 있다.
도 5 및 도 6의 주파수 포착 루프(418)의 나머지의 동작은 도 7B 및 도 7C의 타이밍도를 참조로 하여 이해될 수 있을 것이다. 클럭 선택기(502)는 2개의 인접 지연 클럭들을 선택하여 F-클럭 및 B-클럭이 되도록 한다. 이어서 지연 회로(402)는 이들 클럭들 양자를 동일한 양으로 지연시켜서 피드백 F-클럭 및 피드백 B-클럭을 발생시킨다. 주파수 포착 루프(418)는 CLK(0)-CLK(16) 중에서 2개의 클럭들을 선택하고 그 결과 도 7B 및 도 7C의 4열에 도시된 바와 같이, 기준 클럭의 측면에 위치한 피드백 F-클럭 및 B-클럭을 발생시킨다. 달리 말하면, 주파수 포착 루프(418)는 F-클럭 및 B-클럭을 선택하여서 피드백 F-클럭이 기준 클럭을 리드하고 반면에 피드백 B-클럭은 기준 클럭을 래그(lag)하게 한다. 기준 클럭이 피드백 F-클럭과 피드백 B-클럭 사이에 있는 경우, 이에 따라 F-클럭과 B-클럭으로 구성된 중간 클럭은 위상 포착 루프(420)의 동작 범위 내에 있게될 것이다.
도 7B는 피드백 클럭들이 초기에 양자모두 기준 클럭을 리드하는 경우를 도시한다. 본 도면에서, 피드백 클럭의 상승 에지들이 보통 두께의 화살표로 표시되어 있고, 반면에 기준 클럭은 두꺼운 화살표로 표시되어 있다. CLK(n)이라는 표시는 상응하는 피드백 클럭이 CLK(n)에 기초한다는 것을 표시한다. 제1열에서, 처음의 피드백 클럭들은 CLK(2) 및 CLK(3)에 기초하고 있고, 반면에 소망된 피드백 클럭들은 도 4에 도시된 바와 같이 CLK(5) 및 CLK(6)에 기초하고 있다. 피드백 루프를 경유하여, 주파수 포착 루프(418)는 피드백 F-클럭 및 피드백 B-클럭을 CLK(2) 및 CLK(3)에 기초한 그 초기 상태로부터 2열에 도시된 CLK(3) 및 CLK(4)에 기초한 상태까지, 이어서 3열에 도시된 CLK(4) 및 CLK(5)에 기초한 상태까지, 그리고 최종적으로 4열에 도시된 CLK(5) 및 CLK(6)에 기초한 상태까지 이동시킨다. 이어서 주파수 고정 루프(418)는 피드백 클럭들을 이 상태에 고정시킨다.
도 7C는 피드백 F-클럭 및 피드백 B-클럭이 처음에는 기준 클럭을 래그하는 경우를 도시한다. 본 경우에서, 피드백 클럭들은 처음에는 1열에 도시된 CLK(8) 및 CLK(9)에 기초하지만, 도 7B의 상황과 유사하게도, 주파수 포착 루프는 피드백 클럭들을 CLK(5) 및 CLK(6)에 기초하게 될 때까지 시간적으로 앞으로 이동시키고, 이에 따라 도 7C의 4열에 도시된 바와 같이 기준 클럭을 측면에 위치하게 된다.
지연 체인(500)은 Tt의 정수곱인 지연을 발생시킴으로써 DLDLL(106E)에 의해 발생된 총 지연의 대략적인 조정을 제공한다. 이어서 지연 회로(402)는 총 지연의 미세 조정을 제공한다. 지연 회로(402)가 Tmin 내지 Tmax에 이르는 범위의 지연을 발생시키는 경우, 이에 따라 Tt＜Tmax - Tmin을 만족하는 Tt를 선택함으로써 발생된 총 지연이 넓은 범위 상에서 연속적으로 조정될 것을 보장하며, 따라서 DLDLL(106E)의 주파수 동작 범위를 현저하게 증가시킨다. 부다 구체적으로 설명하면, DLDLL(106E)은 대략 N × Tt(N은 지연 셀들(600A-600Q)의 개수)의 범위 상의 총 지연을 조정할 수 있을 것이다. 그에 비하여, 종래의 DLL(106D)는 단지 대략 (Tmax-Tmin) 범위 상의 총 지연을 조정할 수 있을 뿐이다. Tt는 전형적으로는 (Tmax-Tmin)의 값과 유사하기 때문에, DLDLL(106E)는 종래의 DLL(106D)보다 현저하게 더 넓은 주파수 동작 범위를 갖는다.
도 8은 도 5의 상호 감지 위상 검출기쌍(504)의 양호한 실시예의 블럭도이다. 상호 감지 위상 검출기쌍(504)은 2개의 상호 감지 위상 검출기들(800A, 800B) 및 조합 논리 회로를 포함한다. 제1 상호 감지 위상 검출기(800A)는 라인(108) 상의 기준 클럭을 수신하도록 구성되어 있고 라인(514) 상의 피드백 F-클럭을 수신하도록 결합되어 있다. 유사하게, 제2 상호 감지 위상 검출기(800B)는 라인(108) 상의 기준 클럭을 수신하도록 구성되어 있고 라인(516) 상의 피드백 B-클럭을 수신하도록 결합되어 있다. 상호 감지 위상 검출기들(800A, 800B) 양자는 업 신호(FUP 또는 BUP) 및 다운 신호(FDOWN 또는 BDOWN)를 조합 논리 회로(804)로 송출하도록 결합되어 있고, 조합 논리 회로(804)는 업틱 및 다운틱을 각각 라인들(518, 520) 상에서 제어 논리 회로(506)로 송출하도록 결합되어 있다. 업틱 및 다운틱 신호들은 또한 상호 감지 위상 검출기들(800A, 800B) 양자에 대한 리셋 신호를 발생시키기 위해 NOR 게이트(806)로 송출되기도 한다.
도 9는 도 8의 상호 감지 위상 검출기(800A)의 양호한 실시예의 블럭도이다. 상호 감지 위상 검출기(800A)는 업 신호를 발생시키기 위한 신호 경로(901) 및 다운 신호를 발생시키기 위한 경로(903)를 포함한다. 업 신호 경로(901)는 직렬로 연결된 3개의 래치들(900A, 900B, 900C), 및 3-입력 AND 게이트(902A)를 포함한다. 직렬 연결 중에 제1 래치(900A)는 기준 클럭을 수신하도록 구성되어 있으며 피드백 F-클럭은 3개의 래치들(latch)(900A-900C) 각각을 클럭하도록 결합되어 있다. 3개의 래치들(900A-900C)의 출력은 AND 게이트(902A)에 결합되고, AND 게이트(902A)는 그 출력에서 업 신호를 발생시킨다.
다운 신호 경로(403)는 기준 클럭과 피드백 F-클럭의 역할이 전도된다는 것을 제외하고는 업 신호 경로(901)와 유사하다. 보다 상술하면, 신호 경로(903)는 3개의 래치들(900D, 900E, 900F), 및 3-입력 AND 게이트(902B)로 구성되어 있다. 래치들(900D, 900E, 900F)은 직렬로 접속되어 있고, 그들의 출력은 AND 게이트(902B)의 입력에 결합되어 있고, AND 게이트(902B)의 출력은 다운 신호가 된다. 제1 래치(900D)는 라인(514) 상의 피드백 F-신호를 수신하도록 결합되어 있으며, 라인(108) 상의 기준 클럭은 3개의 래치들(900D, 900E, 900F)을 클럭하기 위해 사용된다.
상호 감지 위상 검출기(800A)는 한 신호 경로에서는 기준 클럭이 피드백 F-클럭을 감지하고, 반면에 다른 경로에서는 피드백 F-클럭이 기준 클럭을 감지하기 때문에 상호 감지형이다. 상호 감지 위상 검출기(800A)에 의해 수신된 리셋 신호는 래치들(900A-900F)로 송출된다. 양호한 실시예에서, 동일한 회로가 도 8의 상호 감지 검출기(800B)에 대하여 사용된다.
도 10A 및 도 10B는 도 9의 상호 감지 위상 검출기(800A)의 동작을 도시하는 타이밍도이다. 도 10A는 피드백 F-클럭이 기준 클럭을 래그하는 경우를 도시한다. 업 신호 경로(901)에서, 피드백 F-클럭은 래치들(900A-900C)을 클럭한다. 따라서, 래치된 값은 피드백 F-클럭의 리딩 에지에서의 기준 클럭의 값(도 10A에서 X로 표시(1000, 1002, 1004, 1006)가 될 것이다. 기준 클럭이 피드백 F-클럭을 리드하기 때문에, 래치들(900A-900C) 내로 래치된 값들은 이진수 1일 것이다. 그러나, AND 게이트(902A)의 결과로서, 업 신호는 3개의 연속된 1이 래치될 때까지는 표명되지 않을 것이다. 대조적으로, 다운 신호 경로(903)는 X(1010, 1012, 1014, 1016)로 표시된 것과 같이 0에서 래치할 것이다. AND 게이트(902B)의 결과로서, 다운 신호는 제1 0(1010)이 래치되는 즉시 비활성화(deactivate)(1018)될 것이다.
도 10B는 기준 클럭이 피드백 F-클럭을 래그하는 경우를 도시한다. 업 신호 경로(901)는 0(1020, 1022, 1024, 1026)에서 래치하고, 업 신호는 제1 0(1020)이 신호 경로(901) 내로 래치되는 즉시 비활성화된다. 다운 신호 경로(903)는 1(1030, 1032, 1034, 1036)을 래치하지만, 다운 신호 자체는 3개의 연속된 1이 래치되기 전까지는 표명되지 않는다.
상호 감지 위성 검출기(800A)의 동작은 다음과 같이 요약될 수 있다. 업 신호는 3개의 연속된 피리어드들만큼 기준 클럭이 피드백 F-클럭을 리드하는 경우에 표명되고, 한 피리어드만큼 기준 클럭이 피드백 F-클럭을 래그하는 경우에 비활성화된다. 유사하게, 다운 신호는 3개의 연속된 피리어드만큼 기준 클럭이 피드백 F-클럭을 래그하는 경우에 표명되고 기준 클럭이 피드백 F-클럭을 리드하는 즉시 비활성화된다. 상호 감지 위상 검출기(800B)는 동일한 양식으로 동작하지만, 단지 F-클럭에 대해서가 아닌 B-클럭에 대하여 동작한다.
당 분야의 업자라면 상호 감지 위상 검출기쌍(504)이 아닌 위상 검출기들이 사용될 수 있으며, 또한 라인들(518, 520) 상의 UPT 및 DOWNT 신호들이 아닌 리드/래그 신호들이 사용될 수도 있다.
도 11은 도 8의 조합 논리 회로(804)의 동작을 도시하는 논리표이다. 도 8에 도시된 바와 같이, 조합 논리 회로(804)는 각각의 상호 감지 위상 검출기들(800A, 800B)로부터 업 및 다운 신호를 수신한다. 도 11에서, 상호 감지 검출기(800A)로 부터의 신호들은 FUP 및 FDOWN으로 표시되며, 상호 감지 검출기(800B)로 부터의 신호들은 BUP 및 BDOWN으로 표시된다. 조합 논리 회로(804)는 도 11의 표에 따라 입력들(FUP, FDOWN, BUP, BDOWN)을 라인들(518, 520) 상의 2개의 출력들(UPT, DOWNT)로 변환시킨다.
UPT와 DOWNT의 다양한 조합들은 도 11에 도시된 바와 같이 명명된다. "업(UP)" 출력은 도 11의 마지막 컬럼에 도시된 바와 같이 피드백 F-클럭 및 피드백 B-클럭 양자가 기준 클럭을 래그하는 것을 의미한다. 이러한 상황에서, 피드백 클럭들은 도 7B에 도시된 바와 같이 시간적으로 전진 이동할 것이다. "다운(DOWN)" 출력은 반대 상황으로서 양 피드백 클럭들이 기준 클럭을 리드하여서, 양 클럭들이 도 7A에 도시된 바와 같이 시간적으로 후퇴하여 이동할 것이다. "홀드(HOLD)" 출력은 기준 클럭이 피드백 B-클럭은 리드하지만 F-클럭은 래그하는 소망된 상황에 상응한다. 이러한 경우, 피드백 클럭의 어떠한 동작도 요구되지 않는다. "홀드"는 도 11의 마지막 로우에 도시된 바와 같이 입력들의 기타 조합들에 상응할 수도 있다. 이것은 시스템 내의 잡음이 소망된 상태로부터의 일시적인 일탈을 유발하는 경우에 발생할 수 있다. 이러한 경우에, 기준 클럭이 적어도 3개의 연속된 피리어드만큼 양 피드백 클럭들을 리드하거나 또는 래그할 때까지는 피드백 클럭들 내의 어떠한 변화도 정당화되지 않는다. 3개의 연속된 피리어드들의 필요 조건은 일련의 3개의 래치들(900A-900C) 및 래치들(900D-900F)의 결과이다. 대체적 실시예에서는, 3이 아닌 수가 사용된 수 있다. 최종 출력 "반전(REVERSE)"은 기준 클럭의 트레일링 에지가 피드백 F-클럭과 피드백 B-클럭의 리딩 에지 사이에 위치한다는 것을 의미한다. 이것은 바람직한 상태가 아니기 때문에, 이러한 상태를 성공적으로 벗어나는 것이 중요하다(후술됨).
도 12는 도 5의 제어 논리 회로(506)의 동작을 도시하는 상태도이다. 16개의 상태들은 이진수 0000 내지 1111을 갖는 타원으로 표시되어 있다. 각각의 상태들은 F-클럭 및 B-클럭에 대한 지연된 클럭들(CLK(0)-CLK(16))의 특정 선택에 상응한다. 상태(0000)에서, CLK(0)은 F-클럭으로 그리고 CLK(1)은 B-클럭으로 선택되고, 상태(0001)에서, CLK(1)은 F-클럭으로 선택되고, CLK(2)는 B-클럭으로 선택되고, 등등이다. 제어 논리 회로(506)는 조합 논리 회로(804)로부터의 출력에 응답하여 상태를 변화시킨다. 제어 논리 회로(506)가 홀드를 수신하는 경우, 이에 따라 상태가 변화하지 않은 상태로 남는다. 제어 논리 회로(506)가 다운을 수신하는 경우, 이에 다라 이진 상태는 1 증가하고, 따라서 양 피드백 신호들의 지연을 증가시킨다. 그러나, 이미 상태가 1111인 경우, 증가가 불가능하고, 따라서, 상태는 그 대신으로 0111로 변화한다. 유사하게, 제어 논리 회로(504)가 업을 수신하는 경우, 이에 따라 상태는 1 감소한다. 또 다시, 상태가 이미 0000이고 감소가 불가능 한 경우, 이에 따라 상태는 1000으로 변화한다. 최종적으로, 제어 논리 회로(504)가 반전을 수신하는 경우, 이에 따라 상태는, 현재 상태의 최상위 비트가 0인 경우는 증가하고 최상위 비트가 1인 경우는 감소한다.
도 13A 및 도 13B는 도 5의 위상 포착 루프(420)의 동작의 2개의 대체 방법을 도시하는 타이밍도이다. 편의상, 도 13A의 방법은 타입 1이라고 하고, 도 13B의 방법은 타입 2라고 할 것이다. 도 5를 참조하면, 위상 포착 루프(420)는 주파수 포착 루프(418)로부터 라인들(510, 512) 상의 F-클럭 및 B-클럭을 수신한다. 지연 회로(402)는 라인들(514, 516) 상에 피드백 F-클럭 및 피드백 B-클럭을 발생시키기 위해 F-클럭 및 B-클럭 양자를 동일한 양만큼 지연시킨다. 도 13A 및 도 13B 양쪽의 로우 1에 도시된 바와 같이, F-클럭 및 B-클럭은 주파수 포착 루프(418)에 의해 선택되어서 기준 클럭의 측면에 위치하게 된다. 위상 포착 루프(420)는 F-클럭 및 B-클럭을 수신하고 라인(108) 상의 기준 클럭에 동기화된 로컬 클럭을 라인(110E) 상에 발생시킨다. 도 13A의 타입 1 방법에서, 로컬 클럭은 인입 F-클럭을 지연시킴으로써 발생된다. 보다 상술하면, F-클럭은 피드백 클럭들을 발생시키기 위해서 요구되는 것보다 더 큰 지연을 거치게 된다. 즉, 로컬 클럭은 2개의 피드백 클럭들 사이에 위치하게 되며 도 13A에 도시된 바와 같이, 기준 클럭에 동기화될 수 있다. 도 13B의 타입 2 방법에 있어서, 로컬 클럭은 B-클럭을 지연시킴으로써 발생된다. 보다 상술하면, 인입 B-클럭은 피드백 클럭들을 발생시키기 위해서 요구되는 것보다 더 적은 지연을 거치게 된다. 즉, 로컬 클럭은 도 13B에 도시된 바와 같이 기준 클럭에 동기화될 수 있다.
도 14는 도 13A의 방법에 따른 도 5의 위상 포착 루프(420)의 한 실시예의 블럭도이다. 즉, 도 14는 도 5의 위상 포착 루프(420)의 타입 1 방법을 실행하는 한 실시예이다. 도 5에서와 같이, 위상 포착 루프(420A)는 지연 회로(402A)(이하, 타입 1 지연 회로(402A)), 및 지연 제어기(406A)를 포함한다. 지연 제어기(406A)는 동적 위상 검출기쌍(1402), 차지 펌프(charge pump)(1404), 및 루프 필터(1406)를 포함한다. 위상 포착 루프(420A)는 다음과 같이 결합되어 있다. 타입 1 지연 회로(402A)는 라인들(510, 512) 상에서의 주파수 포착 루프(418)로부터의 F-클럭 및 B-클럭을 수신하도록 결합되어 있으며 또한 피드백 F-클럭 및 피드백 B-클럭을 라인들(514, 516) 상에서 주파수 포착 루프(418)로 송출하도록 결합되어 있다. 타입 1 지연 회로(402A)는 또한 라인(110E) 상의 로컬 클럭을 출력하도록 결합되어 있다. 동적 위상 검출기쌍(1402)은 라인(416) 상의 로컬 클럭을 수신하도록 결합되어 있으며 또한 라인(108) 상의 기준 클럭을 수신하도록 구성되어 있다. 동적 위상 검출기쌍(1402)은 리드/래그 신호들인 UPP 및 DOWNP 신호들을 각각 라인들(1408, 1410) 상에서 차지 펌프(1404)로 송출하도록 결합되어 있다. 이어서 차지 펌프(1404)는 지연 제어 신호를 루프 필터(1406)를 경유하여 라인(414) 상에서 타입 1 지연 회로(402A)로 송출하도록 결합되어 있다.
도 15는 도 14의 타입 1 지연 회로(402A)의 양호한 실시예의 회로도이다. 타입 1 지연 회로(402A)는 3개의 지연 체인들(1500A, 1500B, 1502), 및 3 세트의 프로세싱 회로(208A, 208B, 208C)를 포함한다. 각각의 지연 체인들(1500A, 1500B, 1502)은 신호 경로를 형성하기 위해 프로세싱 회로들(208A, 208B, 208C) 중에 하나와 직렬로 결합되어 있다. 보다 상술하면, 지연 체인(1500A)은 라인(510) 상의 F-클럭을 수신하도록 결합되어 있다. 이어서 지연 체인(1500A)의 출력은 라인(514) 상에 피드백 F-클럭을 발생시키는 프로세싱 회로(208A)의 입력에 결합되어 있다. 유사하게, 라인(512) 상의 B-클럭은 지연 체인(1500B)에 의해 수신되고, 상기 체인은 프로세싱 회로(208C)에 결합되어 있으며, 회로는 라인(516) 상에 피드백 B-클럭을 발생시킨다. 마찬가지로, 라인(510) 상의 F-클럭은 지연 체인(1502)에 결합되어 있기도 하며, 이 지연 체인은 프로세싱 회로(208B)에 결합되어 있고, 이 회로는 그 출력선(110E) 상에 로컬 클럭을 발생시킨다. 지연 체인들(1500A, 1500B)은 고정된 지연들을 발생시키고, 반면에 지연 체인(1502)에 의해 발생된 지연 피리어드는 라인(414) 상에서 수신된 지연 제어 신호에 의해 조정될 수 있다. 프로세싱 회로들(208A, 208C)은 회로(208B)에 의해 발생된 지연을 복제하기 위해 사용된다. 즉, 회로들(208A, 208C)은 회로(208B)와 동일할 수 있거나, 또는 단순히 동일한 지연을 발생시키는 회로들일 수 있다.
도 16은 도 14의 위상 포착 루프(420A)의 동작을 도시하는 타이밍도이다. 본 예시적 타이밍도에서, 피드백 F-클럭 및 로컬 클럭은 처음에는 서로 동기화된 상태(1600)로 시작하고 기준 클럭을 리드(1602)한다. 동적 위상 검출기쌍(1402)은 기준 클럭과 로컬 클럭을 비교하고 로컬 클럭이 기준 클럭을 리드하는 피리어드 동안에 DOWNP를 표명한다(1604). DOWNP의 표명과 UPP의 비표명(1606)의 동시성은 루프 필터(1406)를 차지 펌프(1404)의 전류 소스로 접속시킨다. 달리 말하면, 차지 펌프(1404)는 DOWNP가 표명되는 피리어드 동안에 루프 필터(1406)를 차지한다. 루프 필터(1406)의 차지는 라인(414) 상의 지연 제어 신호를 증가시킨다(1608). 다음으로, 이것은 로컬 클럭이 거친 지연을 증가시키고, 피드백 F-클럭에 대하여 지연시킨다(1610). 이 프로세스는 로컬 클럭과 기준 클럭이 동기화될(1612) 때까지 계속된다. 로컬 클럭이 기준 클럭을 래그한 경우, UPP가 표명될 것이며, 라인(414) 상의 지연 제어 신호가 감소될 것이고, 로컬 클럭이 거친 지연이 또한 감소될 것이고, 따라서 기준 클럭과 로컬 클럭을 동기화시킬 것이다.
도 17은 도 14의 동적 위상 검출기쌍(1402)의 양호한 실시예의 블럭도이다. 동적 위상 검출기쌍(1402)은 한 쌍의 동적 위상 검출기(1700A, 1700B)를 포함한다. 각 동적 검출기(1700A, 1700B)는 CLK0 및 CLK1 입력들 및 출력을 포함한다. 동적 위상 검출기(1700A)는 자체의 CLK0 입력에서 기준 클럭을, CLK1에서 로컬 클럭을 수신하고, UPP를 출력하도록 결합되어 있다. 동적 위상 검출기(1700B)는 CLK1 입력에서 로컬 클럭을, CLK1에서 기준 클럭을 수신하고, DOWNP를 출력하도록 결합되어 있다.
동적 위상 검출기들(1700A-1700B)은 CLK0 입력이 CLK1 입력을 리드하는 피리어드 동안에 그들의 출력들을 표명한다. 동적 위상 검출기들(1700A-1700B)의 양호한 실시예가 계류중인 특허 제08/631,420호 Kyeongho Lee 및 Deog-Kyoon Jeong에 의한 "High-speed and high pression phase-locked loop"에 개시되어 있으며, 본 교시가 참조로서 고려된다. 특히, 특허 제08/631,420호의 도 6에서의 업 신호 발생기(604) 및 다운 신호 발생기(606)가 동적 위성 검출기들(1700A, 1700B)의 양호한 실시예이다.
도 18은 도 13B의 방법에 따른, 도 5의 위상 포착 루프(420)의 한 실시예의 블럭도이다. 도 18은 타입 2 방법을 실행하는 도 5의 위상 포착 루프(420)의 실시예이다. 위상 포착 루프(420B)는 타입 2 지연 회로(402B) 및 지연 제어기(406B)를 포함한다. 지연 제어기(406B)는 동적 위상 검출기쌍(1402), 차지 펌프(1404), 및 루프 필터(1406)를 포함한다.
타입 2 지연 회로(402B)는 라인들(510, 512) 상에서의 주파수 포착 루프(418)로부터 F- 및 B-클럭을 수신하도록 결합되어 있으며 또한 라인들(514, 516) 상에서 주파수 포착 루프(418)로 피드백 F- 및 B-클럭을 송출하도록 결합되어 있다. 타입 2 지연 회로(402b)는 또한 라인(110E) 상의 로컬 클럭을 출력하도록 구성되어 있다. 동적 위상 검출기쌍(1402), 차지 펌프(1404), 및 루프 필터(1406)는 다음의 예외를 제외하고는 도 14에서와 같이 결합되어 있다. 먼저, 라인(414) 상의 지연 제어 신호는 타입 1 지연 회로(402A)가 아닌 타입 2 지연 회로(402B)로 송출된다. 두 번째로, 동적 위상 검출기쌍(1402)과 차지 펌프(1404) 간의 접속들은 전도된다. 도 14에서, 라인(1408) 상의 UPP의 표명은 루프 필터(1406)를 차지 펌프(1404)의 전류 싱크(current sink)와 접속시켰다. 도 18에서, 라인(1810) 상의 DOWNP의 표명은 동일한 목적을 실현한다. 유사한 진술이 도 14에서의 DOWNP 및 도 18의 UPP에 대해서도 유효하다.
도 19는 도 18의 타입 2 지연 회로(402B)의 양호한 실시예의 회로도이다. 타입 2 지연 회로(402B)는 지연 체인들(1500A, 1500B, 1900) 및 3개 세트의 프로세싱 회로(208A, 208B, 208C)를 포함한다. 지연 체인들(1500A, 1500B) 및 프로세싱 회로들(208A, 208C)은 도 15에서와 같이 결합되어 있다. 지연 체인(1900)은 라인(512) 상의 B-클럭을 수신하도록 결합되어 있다. 다음으로 지연 체인(1900)의 출력은 프로세싱 회로(208B)의 입력으로 결합되어 있고, 회로는 그 출력에서 라인(110E) 상에 로컬 클럭을 발생시킨다. 지연 체인들(1500A, 1500B)은 고정된 지연들을 발생시키고, 반면에 지연 체인(1900)에 의해 발생된 지연은 414 상에서 수신된 지연 제어 신호에 의해 조정될 수 있다.
도 20은 도 16의 타이밍도와 유사하고, 도 18의 위상 포착 루프(420B)의 동작을 도시하는 타이밍도이다. 피드백 B-클럭 및 로컬 클럭은 처음에는 서로 동기화하기 시작하지만(2000) 기준 클럭은 래그한다(2002). 동적 위상 검출기쌍(1402)은 기준 클럭과 로컬 클럭을 비교하고(1402) 로컬 클럭이 기준 클럭을 래그하는 피리어드 동안에 UPP를 표명한다(2004). UPP의 표명과 DOWNP의 비표명의 동시성은 루프 필터(1406)를 차지 펌프(1404)의 전류 소스에 접속시킨다. 루프 필터(1406)를 차지시킴으로써 414 상의 지연 제어 신호를 증가시키고(2008), 그에 의해 로컬 클럭이 거쳐간 지연을 감소시키며, 피드백 F-클럭에 대하여 진행한다(2010). 이 프로세스는 로컬 클럭과 기준 클럭이 동기화될 때(2012) 까지 계속된다.
도 21은 본 발명에 따라 기준 클럭에 동기화된 로컬 클럭을 발생시키는 방법을 도시하는 흐름도이다. 이 방법은 상술된 양호한 실시예를 참조로 하여 설명될 것이지만, 본 방법은 다른 디바이스들을 사용하여 실시될 수 있다. 도 4 및 도 21을 참조로 하여, DLDLL(106E)에 의해 라인(108) 상의 기준 클럭이 수신된다(2100). 다음으로, 지연 회로(400)는 라인(408) 상에 중간 클럭을 발생시키기 위해 기준 클럭을 제1 지연 피리어드만큼 지연시킨다(2102). 다음으로, 지연 회로(402)는 동기화된 로컬 클럭을 라인(110E) 상에 발생시키기 위해 중간 클럭을 제2 지연 피리어드만큼 지연시킨다(2104). 양호한 실시예에서, 로컬 클럭은 기준 클럭에 대하여 1개의 클럭 피리어드만큼 지연된다.
도 22는 도 21로부터의 기준 클럭을 제1 지연 피리어드만큼 지연시키는 단계(2102)의 양호한 실시예를 도시하는 흐름도이다. 도 4를 참조하면, 주파수 포착 루프(418)는 408 상의 중간 클럭에 기초하여 라인(412) 상에 피드백 클럭을 발생시킨다(2200). 404의 지연 제어기는 피드백 클럭을 수신하고 라인(412) 상의 피드백 클럭과 라인(108) 상의 기준 클럭 간의 상대적인 위상에 기초하여 지연 회로(400)에 의해 발생된 제1 지연 피리어드를 조정한다. 다음으로 지연 회로(400)는 라인(108) 상의 인입 기준 클럭을 제1 지연 피리어드만큼 지연시킨다(2204).
도 23은 도 21로부터의 제2 지연 피리어드만큼 중간 클럭을 지연시키는 단계(2104)의 양호한 실시예를 도시하는 흐름도이다. 도 4를 참조하면, 지연 제어기(406)는 라인(110E) 상의 인출 로컬 클럭과 수신된 라인(108) 상의 기준 클럭 간의 상대적 위상에 기초하여 제2 지연 피리어드를 조정한다(2300). 다음으로, 지연 회로(402)는 라인(110E) 상에 인출 로컬 클럭을 발생시키기 위해 중간 클럭을 제2 지연 피리어드만큼 지연시킨다(2302).
도 21 내지 도 23은 기준 클럭에 동기화된 로컬 클럭을 발생시키는 방법의 개략적으로 도시한다. 전술된 DLDLL(106E)을 사용하는 본 방법의 양호한 실시예의 보다 상세한 설명은 이전의 설명 및 도면에 포함되어 있다.
비록 본 발명은 본 명세서에 특정 실시예를 참조로 하여 상당히 상세하게 설명되었으나, 다른 실시예들도 가능하다. 예를 들어 본 발명은 당분야에 공지된 기술들을 사용하여 반도체 소자 상의 집적 회로 내로 결합될 수 있다. 따라서, 첨부된 청구범위의 정신 및 범위는 본 명세서에 서술된 양호한 실시예들의 설명에 한정되지 않아야 한다.

Claims (28)

  1. 기준 클럭에 동기화된 로컬 클럭을 발생시키기 위한 지연 동기 루프에 있어서,
    상기 지연 동기 루프는,
    기준 클럭을 수신하도록 구성되어 있고, 중간 클럭을 발생시키기 위해 상기 기준 클럭을 지연시키는 주파수 포착 루프,
    상기 기준 클럭을 수신하도록 구성되어 있고 상기 주파수 포착 루프로부터 상기 중간 클럭을 수신하도록 결합되어 있으며, 상기 기준 클럭에 동기화된 로컬 클럭을 발생시키기 위해 상기 중간 클럭을 지연시키는 위상 포착 루프를 포함하고,
    상기 주파수 포착 루프는 상기 위상 포착 루프의 동작 범위 내에 상기 중간 클럭을 위치시키기에 충분한 양만큼 상기 기준 클럭을 지연시키는
    지연 동기 루프.
  2. 제1항에 있어서, 상기 주파수 포착 루프는,
    상기 기준 클럭을 수신하도록 구성되고, 상기 중간 클럭을 발생시키기 위해 상기 기준 클럭을 조정 가능 지연 피리어드만큼 지연시키는 지연 회로를 포함하되, 상기 조정 가능 지연 피리어드는 지연 제어 신호에 의해 조정되고,
    상기 기준 클럭 및 상기 중간 클럭에 기초한 피드백 클럭을 수신하도록 구성되어 있고, 상기 지연 제어 신호를 상기 지연 회로로 송출하도록 결합되어 있으며, 상기 기준 클럭과 상기 피드백 클럭 간의 상대적 위상에 응답하여 상기 지연 제어 신호를 발생시키는 지연 제어기
    를 포함하는 지연 동기 루프.
  3. 제2항에 있어서, 상기 조정 가능 지연 피리어드는 다수의 조정 불능 지연 피리어드들(non-adjustable delay period )로부터 선택되는 지연 동기 루프.
  4. 제3항에 있어서,
    상기 피드백 클럭은 제1 및 제2 피드백 클럭을 포함하고,
    상기 조정 가능 지연 피리어드는 상기 기준 클럭의 기준 에지를 상기 제1 피드백 클럭의 상응하는 기준 에지와 상기 제2 피드백 클럭의 상응하는는 기준 에지 사이에 위치하게 하는
    지연 동기 루프.
  5. 제3항에 있어서, 상기 지연 회로는,
    상기 기준 클럭을 수신하도록 구성되어 있으며, 다수의 지연된 클럭들을 발생시키기 위해 상기 기준 클럭을 각각의 다수의 조정 불능 지연 피리어드들만큼 지연시키는 지연 체인, 및
    상기 다수의 지연된 클럭들 및 상기 지연 제어 신호를 수신하도록 결합되어 있으며, 상기 지연 제어 신호에 대한 응답으로 상기 다수의 지연된 클럭들 중에 하나를 선택하는 클럭 선택기
    를 포함하는 지연 동기 루프.
  6. 제5항에 있어서, 상기 지연 체인은,
    직렬로 접속된 다수의 지연 셀들을 포함하되, 제1 지연 셀은 상기 기준 클럭을 수신하도록 구성되어 있으며, 다수의 지연된 기준 클럭들 중에 하나를 발생시키기 위해 각 지연 셀은 동일하고 고정된 지연을 발생시키는
    지연 동기 루프.
  7. 제6항에 있어서, 상기 다수의 지연 셀들은 17개의 지연 셀들을 포함하는 지연 동기 루프.
  8. 제3항에 있어서, 상기 지연 제어기는,
    상기 기준 클럭 및 상기 피드백 클럭을 수신하도록 구성되고, 상기 피드백 클럭 및 상기 기준 클럭 간의 상대적 위상에 응답하여 리드/래그 신호를 발생시키는 위상 검출기, 및
    상기 위상 검출기로부터 상기 리드/래그 신호를 수신하도록 결합되어 있고, 상기 리드/래그 신호에 응답하여 상기 지연 제어 신호를 발생시키는 제어 논리 회로
    를 포함하는 지연 동기 루프.
  9. 제8항에 있어서,
    상기 피드백 클럭은 제1 및 제2 피드백 클럭을 포함하고,
    상기 리드/래그 신호는 업틱 및 다운틱 신호를 포함하고,
    상기 위상 검출기는 상기 제1 피드백 클럭 및 상기 제2 피드백 클럭을 수신하도록 결합되고, 상기 클럭에 응답하여 상기 업틱 및 다운틱 신호들을 발생시키고,
    상기 제어 논리 회로는 상기 업틱 및 다운틱 신호들을 수신하도록 결합된 유한 상태 머신(finite state machine)을 포함하고, 상기 신호에 응답하여 유한 상태 머신의 상태를 변경하고, 상기 제어 논리 회로는 상기 상태에 대한 응답으로 상기 지연 제어 신호를 발생시키는
    지연 동기 루프.
  10. 제9항에 있어서, 상기 위상 검출기는,
    상기 기준 클럭 및 상기 제1 피드백 클럭을 수신하도록 구성되어 있고, 상기 클럭에 대한 응답으로 제1 업 및 제1 다운 신호를 발생시키는 제1 상호 감지 위상 검출기,
    상기 기준 클럭 및 상기 제2 피드백 클럭을 수신하도록 구성되어 있고, 상기 클럭에 대한 응답으로 제2 업 및 제2 다운 신호를 발생시키는 제2 상호 감지 위상 검출기, 및
    상기 제1 및 제2 업 및 다운 신호들을 수신하도록 결합되고, 상기 신호들에 대한 응답으로 상기 업틱 및 다운틱 신호들을 발생시키는 조합 논리 회로
    를 포함하는 지연 동기 루프.
  11. 제1항에 있어서, 상기 위상 포착 루프는,
    상기 중간 클럭을 수신하도록 구성되어 있고, 상기 로컬 클럭을 발생시키기 위해 상기 중간 클럭을 조정 가능 지연 피리어드만큼 지연시키는 지연 회로를 포함하되, 상기 조정 가능 지연 피리어드는 지연 제어 신호에 의해 조정되고,
    상기 기준 클럭을 수신하도록 구성되어 있고 상기 로컬 클럭을 수신하도록 결합되어 있고, 상기 지연 회로로 상기 지연 제어 신호를 송출하도록 결합되어 있고, 상기 기준 클럭과 상기 로컬 클럭 간의 상대적 위상에 대한 응답으로 상기 지연 제어 신호를 발생시키는 지연 제어기
    를 포함하는 지연 동기 루프.
  12. 제11항에 있어서,
    상기 중간 클럭은 제1 및 제2 중간 클럭을 포함하고,
    상기 지연 회로는 상기 제2 중간 클럭의 지연에 대하여 상기 제1 중간 클럭의 지연을 증가시키는
    지연 동기 루프.
  13. 제11항에 있어서,
    상기 중간 클럭은 제1 및 제2 중간 클럭을 포함하고,
    상기 지연 회로는 상기 제1 중간 클럭의 지연에 대하여 상기 제2 중간 클럭의 지연을 감소시키는
    지연 동기 루프.
  14. 제11항에 있어서, 상기 지연 제어기는,
    상기 기준 클럭 및 상기 로컬 클럭을 수신하도록 구성되고, 상기 로컬 클럭과 상기 기준 클럭 간의 상대적 위상에 응답하여 리드/래그 신호를 발생시키는 위상 검출기, 및
    직렬로 접속된 차지 펌프 및 루프 필터를 포함하되, 상기 차지 펌프는 상기 위상 검출기로부터의 상기 리드/래그 신호를 수신하도록 결합되고, 상기 루프 필터는 상기 지연 회로로 상기 지연 제어 신호를 송출하도록 결합되고, 상기 리드/래그 신호에 대한 응답으로 상기 지연 제어 신호를 발생시키는
    지연 동기 루프.
  15. 기준 클럭에 동기화된 로컬 클럭을 발생시키는 지연 동기 루프에 있어서,
    상기 지연 동기 루프는,
    기준 클럭을 수신하도록 구성되고, 상기 기준 클럭과 동일한 주파수를 갖는 중간 클럭을 발생시키기 위해 제1 조정 가능 지연 피리어드만큼 상기 기준 클럭을 지연시키는 제1 지연 회로를 포함하되, 상기 제1 조정 가능 지연 피리어드는 제1 지연 제어 신호에 의해 지연되고,
    상기 제1 지연 회로로부터 상기 중간 클럭을 수신하도록 결합되고, 상기 기준 클럭에 동기화된 로컬 클럭을 발생시키기 위해 제2 조정 가능 지연 피리어드만큼 상기 중간 클럭을 지연시키는 제2 지연 회로를 포함하되, 상기 제2 조정 가능 지연 피리어드는 제2 지연 제어 신호에 의해 조정되고, 상기 제2 지연 회로는 또한 피드백 클럭을 발생시키기 위해 상기 중간 클럭을 지연시키고,
    상기 기준 클럭을 수신하도록 구성되고, 상기 피드백 클럭을 수신하도록 결합되고, 상기 제1 지연 회로로 상기 제1 지연 제어 신호를 송출하도록 결합되고, 상기 기준 클럭과 상기 피드백 클럭 간의 상대적 위상에 응답하여 상기 제1 지연 제어 신호를 발생시키는 제1 지연 제어기, 및
    상기 기준 클럭을 수신하도록 구성되고 상기 로컬 클럭을 수신하도록 결합되고, 상기 제2 지연 회로로 상기 제2 지연 제어 신호를 송출하도록 결합되고, 상기 기준 클럭과 상기 로컬 클럭 간의 상대적 위상에 응답하여 상기 제2 지연 제어 신호를 발생시키는 제2 지연 제어기
    를 포함하는 지연 동기 루프.
  16. 제15항에 있어서, 상기 제1 조정 가능 지연 피리어드는 상기 제1 지연 제어 신호에 응답하여 다수의 사전 결정된 지연 피리어드들로부터 선택되는 지연 동기 루프.
  17. 기준 클럭에 동기화된 로컬 클럭을 발생시키는 방법에 있어서,
    기준 클럭을 수신하는 단계,
    중간 클럭을 발생시키기 위해 상기 기준 클럭을 제1 조정 가능 지연 피리어드만큼 지연시키는 단계, 및
    상기 기준 클럭에 동기화된 로컬 클럭을 발생시키기 위해 제2 조정 가능 지연 피리어드만큼 상기 중간 클럭을 지연시키는 단계
    를 포함하는 방법.
  18. 제17항에 있어서, 상기 기준 클럭을 지연시키는 단계는,
    상기 중간 클럭에 기초하여 피드백 클럭을 발생시키는 단계, 및
    상기 기준 클럭과 상기 피드백 클럭 간의 상대적 위상에 응답하여 상기 제1 조정 가능 지연 피리어드를 조정하는 단계
    를 포함하는 방법.
  19. 제18항에 있어서, 상기 제1 조정 가능 지연 피리어드를 조정하는 단계는,
    상기 기준 클럭과 상기 피드백 클럭 간의 상대적 위상에 응답하여 다수의 조정 불능 지연 피리어드들 중에 하나를 선택하는 단계
    를 포함하는 방법.
  20. 제19항에 있어서,
    상기 피드백 클럭은 제1 및 제2 피드백 클럭을 포함하고,
    상기 조정 불능 지연 피리어드들 중에 하나를 선택하는 단계는 상기 기준 클럭의 기준 에지가 상기 제1 피드백 클럭의 상응하는 기준 에지와 상기 제2 피드백 클럭의 상응하는 기준 에지 사이에 위치하게 하는 조정 불능 지연 피리어드를 선택하는 단계를 포함하는
    방법.
  21. 제19항에 있어서, 상기 조정 불능 지연 피리어드들을 선택하는 단계는,
    다수의 지연된 클럭들을 발생시키기 위해 각각의 상기 조정 불능 지연 피리어드들만큼 상기 기준 클럭을 지연시키는 단계, 및
    상기 다수의 지연된 클럭들 중에 하나를 선택하는 단계
    를 포함하는 방법.
  22. 제19항에 있어서, 상기 조정 불능 지연 피리어드들 중에 하나를 선택하는 단계는,
    상기 기준 클럭과 상기 피드백 클럭 간의 상대적 위상에 응답하여 유한 상태 머신으로의 입력을 발생시키는 단계,
    상기 입력에 응답하여 상기 유한 상태 머신의 상태를 갱신하는 단계, 및
    상기 상태에 응답하여 상기 조정 불능 지연 피리어드들 중에 하나를 선택하는 단계
    를 포함하는 방법.
  23. 제22항에 있어서,
    상기 피드백 클럭은 제1 및 제2 피드백 클럭을 포함하고,
    상기 유한 상태 머신으로의 상기 입력을 발생시키는 단계는,
    제1 업 신호 및 제1 다운 신호를 발생시키기 위해 상기 기준 클럭의 위상과 상기 제1 피드백 클럭의 위상을 비교하는 단계,
    제2 업 신호 및 제2 다운 신호를 발생시키기 위해 상기 기준 클럭의 위상과 상기 제2 피드백 클럭의 위상을 비교하는 단계, 및
    상기 유한 상태 머신으로의 상기 입력을 발생시키기 위해 상기 제1 및 제2 업 및 다운 신호들을 논리적으로 조합하는 단계를 포함하는
    방법.
  24. 제22항에 있어서,
    상기 유한 상태 머신의 상기 입력은 업, 다운, 및 홀드로부터 선택되고,
    상기 상태들은 상기 상태에 응답하여 선택된 조정 불능 지연 피리어드의 증가하는 순서로 배열되고,
    상기 유한 상태 머신의 상태를 갱신하는 단계는,
    상기 입력이 홀드인 경우 동일한 상태를 유지하는 단계,
    상기 입력이 다운인 경우 상기 상태를 증가시키는 단계,
    상기 입력이 업인 경우 상기 상태를 감소시키는 단계를 포함하는
    방법.
  25. 제17항에 있어서, 상기 중간 클럭을 지연시키는 단계는, 상기 기준 클럭과 상기 로컬 클럭 간의 위상차를 최소화하기 위해 상기 제2 조정 가능 지연 피리어드를 조정하는 단계를 포함하는 방법.
  26. 제25항에 있어서, 상기 제2 조정 가능 지연 피리어드를 조정하는 단계는,
    리드/래그 신호를 발생시키기 위해 상기 로컬 클럭의 위상과 상기 기준 클럭의 위상을 비교하는 단계,
    지연 제어 신호를 발생시키기 위해 상기 리드/래그 신호에 응답하여 루프 필터를 차지하는 단계, 및
    상기 지연 제어 신호에 응답하여 상기 제2 조정 가능 지연을 조정하는 단계
    를 포함하는 방법.
  27. 제25항에 있어서,
    상기 중간 클럭은 제1 및 제2 중간 클럭을 포함하고,
    상기 제2 조정 가능 지연 피리어드를 조정하는 단계는 상기 제2 중간 클럭의 지연에 대하여 상기 제1 중간 클럭의 지연을 증가시키는 단계를 포함하는
    방법.
  28. 제25항에 있어서,
    상기 중간 클럭은 제1 및 제2 중간 클럭을 포함하고,
    상기 제2 조정 가능 지연 피리어드를 조정하는 단계는 상기 제1 중간 클럭의 지연에 대하여 상기 제2 중간 클럭의 지연을 감소시키는 단계를 포함하는
    방법.
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