JP2002510156A

JP2002510156A - 二重ループの遅延同期ループ

Info

Publication number: JP2002510156A
Application number: JP2000540621A
Authority: JP
Inventors: リー，キョンホ; ムーン，ヨンサム; ジョン，デオ−キューン
Original assignee: シリコン・イメージ，インコーポレーテッド
Priority date: 1998-01-15
Filing date: 1998-12-21
Publication date: 2002-04-02
Anticipated expiration: 2018-12-21
Also published as: JP3564392B2; WO1999037026A1; CA2317480A1; KR100338212B1; AU2011299A; CA2317480C; US5969552A; KR20010034143A

Abstract

(57)【要約】ローカルクロックを基準クロックに同期させるための装置と方法。装置は、周波数獲得ルーフ゜(418)と位相獲得ルーフ゜(420)を使用する。周波数獲得ルーフ゜は基準クロック(REF CLK)を遅延させて、位相獲得ルーフ゜の動作範囲内に入る中間クロック(FCLK'、BCLK')を生成する。そして、位相獲得ルーフ゜は中間クロック(LOC CLK)を遅延させて、基準クロックに同期したローカルクロックを生成する。周波数獲得ルーフ゜(418)は、第1の遅延コントローラ(404)が複数の調整できない遅延期間から選択する調整可能な遅延期間だけ基準クロック(REF CLK)を遅延させるように適合された第1の遅延回路(400)を含む。第1の遅延コントローラ(404)は、好適には交差検出型位相検出器対(504)と制御論理回路(506)を含む。位相獲得ルーフ゜(420)は、第2の遅延コントローラ(406)により調整可能な遅延期間だけ中間クロック(FCLK'、BCLK')を遅延させるように適合された第2の遅延回路(402)を含む。第2の遅延コントローラ(406)は位相検出器、充電ホ゜ンフ゜、及びルーフ゜フィルタを含んでもよい。

Description

【発明の詳細な説明】

【０００１】

【発明の分野】

本発明は、概して基準クロックに対して周波数と位相が同期したローカルクロ
ックを生成することに関し、とりわけ基準クロックを遅延させることによりロー
カルクロックを生成することに関する。

【０００２】

【関連技術の説明】

同期システムにおいて、そのシステムの集積回路は、共通基準クロックに同期
される。多くの場合、このような同期は、とりわけ以下の理由により、単一の基
準クロックを集積回路のそれぞれに対して分配することにより単純に実現するこ
とができない。集積回路が基準クロックを受信した時、多くの場合その回路は、
基準クロックを調整した後でクロックを使用できるようになる。例えば、回路は
、入ってくる基準クロックをバッファリングするか、又は入ってくる基準クロッ
クをある電圧レベルから別のレベルへ変換する。この処理により基準クロック自
体の遅延が導入され、その結果ローカルクロックとして呼ばれることになる処理
された基準クロックは、多くの場合、もはや入ってくる基準クロックと十分に同
期していないことになる。より速いクロック速度は許容できる遅延量、即ちクロ
ックスキューを減らすため、より速いシステムクロック速度の動向は、この問題
を更に悪化させる。

【０００３】この問題を解決するために、一般に追加の回路を用いてローカルクロックを基
準クロックに同期させる。この目的のために使用される２つの共通回路は、位相
同期ループ（ＰＬＬ）と遅延同期ループ（ＤＬＬ）である。

【０００４】位相同期ループにおいて、電圧制御発信器がローカルクロックを生成する。ロ
ーカルクロックの位相と基準クロックの位相が、位相周波数検出器により比較さ
れ、結果として生じる誤差信号を用いてループフィルタを介して電圧制御発振器
をドライブする。ループフィルタを介したフィードバックにより、基準クロック
に対してローカルクロックの位相が同期する。しかしながら、フィードバックル
ープの安定性は、ループフィルタの一部分に依存する。更に、ループフィルタの
電子的特性は、多くの場合製造上のパラメータに大幅に依存する。結果として、
同じループフィルタの設計でも、ループフィルタがある工程で製造された場合に
は安定したフィードバックループになるが、別の工程により製造された場合には
不安定なフィードバックループになる可能性がある。全ての製造工程用に単一の
ループフィルタの設計を行うことは困難であり、ループフィルタの設計は、一般
に工程毎に最適化されなければならない。

【０００５】遅延同期ループは、入ってくる基準クロックを整数の周期で遅延させることに
より同期したローカルクロックを生成する。より詳細には、集積回路のバッファ
及び電圧レベル変換器等により、ある一定の遅延量が導入される。遅延同期ルー
プにより追加の遅延量が導入され、結果として生じるローカルクロックは、入っ
てくる基準クロックと同期する。このアプローチは、位相同期ループのアプロー
チにおける固有の安定性の問題を回避する。しかしながら、遅延同期ループは、
周波数レンジが狭い欠点を有する。遅延同期ループは、所望の同期を達成するた
めに追加の遅延量を調整するが、この調整は本質的に位相調整である。遅延同期
ループは大幅な周波数調整が必要であり、そのため従来の遅延同期ループの全体
的な周波数レンジを制限する。

【０００６】従って、ローカルクロックを基準クロックに対して同期させ、製造工程の変動
に対して頑強（robust）であり、広い周波数レンジにわたって動作することがで
きる装置が必要とされる。

【０００７】

【発明の概要】

本発明によれば、好適には、基準クロックに同期したローカルクロックを生成
するための装置は、周波数獲得ループと位相獲得ループを含む。周波数獲得ルー
プは基準クロックを受信して基準クロックを遅延させることにより、位相獲得ル
ープの動作範囲内に入る中間クロックを生成する。位相獲得ループはその中間の
クロックを遅延させて基準クロックに同期したローカルクロックを生成する。本
発明は、上述したアーキテクチュアが製造上のばらつきに対して頑強であり、基
準クロックの広い周波数レンジに対応することができるため特に有利である。

【０００８】更に、本発明によれば、基準クロックに同期したローカルクロックを生成する
ための方法は、１）基準クロックを受信するステップ、２）中間のクロックを生
成するためにその基準クロックを第１の調整可能な遅延期間だけ遅延させるステ
ップ、３）その基準クロックに同期したローカルクロックを生成するためにその
中間のクロックを第２の調整可能な遅延期間だけ遅延させるステップを含む。

【０００９】本発明は、添付図面とともに理解される場合、本発明の以下の詳細な説明及び
添付の特許請求の範囲からより容易に明らかになるであろう他の利点及び特徴を
有する。

【００１０】

【好適な実施態様の詳細な説明】

図１は、本発明用に向いているシステム100のブロック図である。システム100
には、発振器102といくつかの集積回路が含まれ、図１には３つの集積回路104a 、104b、104cが示される。各集積回路104a、104b、104cには、クロック発生器10
6a、106b、106cが含まれる。各集積回路104a〜104cは基準クロック（REF CLK）
を、信号ライン108を介して発振器102から受信するように結合される。各集積回
路104a〜104cの内部において、クロック発生器106a〜106cは、基準クロックを受
信して、集積回路用のライン110a〜110cにローカルクロック（LOC CLK）を生成
する。

【００１１】システム100が同期して動作するために、ローカルクロックのそれぞれは、基準クロックに同期しなければならない。即ち、クロック発生器106a〜106cは、ク
ロック発生器106a〜106cがライン110a〜110cに生成したローカルクロックが、ク
ロック発生器106a〜106cがライン108で受信した基準クロックと同期していることを確実にしなければならない。一般的に、クロック発生器106a〜106cは、入っ
てくる基準クロックを処理して、集積回路104a〜104c用に適するようにローカル
クロックを作る。この処理には、バッファリング、増幅、又はさまざまな電圧レ
ベル間の変換などの機能が含まれる。この処理を実行する回路は、遅延、即ちク
ロックスキューを、入ってくる基準クロックに導入することになる。従って、処
理された基準クロックは、入ってくる基準クロックと概して同期しないことにな
る。更に、クロック発生器106a〜106cは、処理回路要素によって導入されるクロ
ックスキューを補償しなければならない。

【００１２】図１は、共通基準クロックに対して別個の集積回路104a〜104cの同期を示す。
当業者であれば、本発明が集積回路の同期に限定されないことを認識するであろ
う。例えば、本発明を用いて、基板又はマルチチップモジュールを互いに同期さ
せることができる。代案として、本発明を用いて、単一の集積回路上の複数の位
置で複数のローカルクロックを基準クロックに同期させることができる。

【００１３】また、本発明は、図１に示すように、複数のローカルクロックが単一の基準ク
ロックに同期するシステムに限定されない。例えば、各ローカルクロックを異な
る基準クロック又は別のローカルクロックにすら同期させることができる。

【００１４】図２は、図１のシステム100での使用に適しているクロック発生器106dに関する従来技術の実施態様のブロック図である。図２の実施態様は、一般に遅延同期
ループ（ＤＬＬ）として知られている。ＤＬＬ 106dには、遅延回路200と遅延コントローラ202が含まれる。遅延回路200は、基準クロックをライン108で受信するように適合され、また生成したローカルクロックをライン110dに出力するよ
うに適合される。遅延コントローラ202は、基準クロックをライン108で受信する
ように適合され、入力としてローカルクロックをライン210で受信するように結合され、そして遅延制御信号をライン204で遅延回路200に送るように結合される
。

【００１５】遅延回路200には、遅延連鎖206及び、図２に直列のバッファとして示される処
理回路要素208が更に含まれる。前述のように、処理回路要素208は、バッファリ
ングのほかに機能を実行するけれども、便宜上、バッファとして示されている。
遅延連鎖206は、基準クロックを信号ライン108で受信するように適合され、基準
クロックの遅延したバージョンを処理回路要素208に送るように結合される。また、遅延連鎖206は、ライン204を介して遅延制御信号を受信するように結合され
る。処理回路要素208は、受信した基準クロックの遅延したバージョンに必要な処理を実行し、そしてローカルクロックをライン110dに出力する。

【００１６】ＤＬＬ 106dは、次のように動作する。遅延連鎖206は、基準クロックをライン108で受信し、ライン204で受信した遅延制御信号により決定された遅延期間だ
けその基準クロックを遅延させる。そして、遅延した基準クロックは処理回路要
素208により処理され、結果としてローカルクロックがライン110dに生じる。従って、ローカルクロックは、受信した基準クロックの処理されて遅延されたバー
ジョンである。遅延回路200により導入された全体的な遅延が整数のクロック周期である場合、ローカルクロックは基準クロックと同期するはずである。好適な
実施態様において、全体的な遅延は、単一のクロック周期である。

【００１７】遅延コントローラ202は、この条件が満たされることを確実にする。より詳細には、遅延コントローラ202は、基準クロックとローカルクロックのそれぞれを入力として、それぞれのライン108、210で受信する。遅延コントローラ202は、基準クロックとローカルクロックの相対的な位相を比較して遅延制御信号を生成
する。その遅延制御信号はライン204を介して遅延連鎖206に送られる。基準クロ
ックとローカルクロック間の位相不整合を減らすために、例えば遅延回路200により導入される遅延期間を基準クロックの整数の周期に等しくさせるために、遅
延制御信号は遅延連鎖206により導入される遅延期間を調整する。

【００１８】ＤＬＬ 106dは、基準クロックとローカルクロックを同期させるための別の一
般的なアプローチである位相ロックループに比べて製造上のばらつきに対して頑
強である。しかしながら、ＤＬＬ 106dは周波数レンジが狭い欠点を有しており
、この欠点は図３を参照することにより理解できる。例示のために、遅延回路20
0がＴ_maxの最大遅延期間を有するものと仮定する。更に、ＤＬＬ 106dは、最初
に遅延回路200の遅延をその最大値Ｔ_maxに設定することによりローカルクロック
を基準クロックに同期させ、そして基準クロックと生成したローカルクロック間
の相対的な位相に応じて遅延期間を調整するものと仮定する。更に、ＤＬＬ 10
6dは、基準クロックとローカルクロックの立ち上がりエッジに同期するものと仮
定する。即ち、ＤＬＬ 106dは、多くのＤＬＬに関して典型的であるように、ロ
ーカルクロックの立ち上がりエッジが基準クロックの最も近い立ち上がりエッジ
の方へ移動するように遅延期間を調整するであろう。

【００１９】図３は、REF CLK１、REF CLK２、REF CLK３と表示された３つの異なる周期
の基準クロックに関するタイミング図を示す。便宜上、これら３つの基準クロッ
クの立ち上がりエッジ300、302、304は、時間的に同期する。これらの基準クロックのいずれかがＤＬＬ 106dにより受信される場合、ＤＬＬ 106dは、最大遅
延期間Ｔ_maxだけ遅延した最初の立ち上がりエッジ306を有するローカルクロック
を初めに生成するであろう。前述した初期化の手順によれば、基準クロック１の
場合、ＤＬＬ 106dはローカルクロックの立ち上がりエッジ306を基準クロック１の最も近い立ち上がりエッジ308に位置合わせしようとする。これを実現するために、遅延回路200により導入される遅延は、減らされなければならない。全体的な遅延を０まで減らすことができる最も好適な場合を想定すると、ＤＬＬ
106dはローカルクロックを基準クロック１に同期させることが可能となるであろ
う。

【００２０】さて、基準クロック２、３を考察する。これら２つの場合、基準クロックの最
も近い立ち上がりエッジは、それぞれエッジ310、312である。ＤＬＬ 106dは、
立ち上がりエッジ306をそれぞれ立ち上がりエッジ310、312に同期させることによりローカルクロックをそれぞれの基準クロック２、３に同期させようとするで
あろう。ＤＬＬ 106dは、遅延回路200により導入される遅延期間を増加させて同期を達成するようにするであろう。しかしながら、遅延期間は既にその最大値
に設定されている。従って、ＤＬＬ 106dは、ローカルクロックを基準クロック
２又は３に同期させることができないであろう。

【００２１】一般に、ＤＬＬ 106dがローカルクロックを基準クロックと同期させるために
は、ローカルクロックの立ち上がりエッジ306は、基準クロックの立ち上がりエッジ308と基準クロックの立ち下がりエッジ314の間になければならない。基準ク
ロックが周期Ｔを有する場合、この要件は、Ｔ＜Ｔ_max＜1.5Ｔと換言できる。Ｔ
に関して解くと、不等式（２／３）Ｔ_max＜Ｔ＜Ｔ_max を生じる。不等式を反転させると、ｆ_max＜ｆ＜（３／２）ｆ_max となり、ここでｆ_max＝１／Ｔ_max、ｆは基準クロックの周波数である。この式は
、ＤＬＬ 106dの周波数動作範囲を定義する。Ｔ_max故にｆ_maxは、半導体製造工
程、温度、供給電圧等の関数として大幅に変動する可能性があり、従来のＤＬＬ
106dの周波数レンジを保証することは困難である。従って、ＤＬＬ 106dがロ
ーカルクロックを基準クロックと同期させることができることを保証することは
困難である。

【００２２】図４は、本発明に従って、図１のシステム100での使用に適している二重ループの遅延同期ループ（ＤＬＤＬＬ）106eの一実施態様のブロック図である。ＤＬ
ＤＬＬ 106eには、２つの遅延回路400、402、及びそれらのそれぞれの遅延コン
トローラ404、406が含まれる。第１の遅延回路400は、基準クロックをライン108
で受信するように適合され、更に中間クロック（INT CLK）を第２の遅延回路40
2へライン408を介して送るように結合される。第２の遅延回路402は、ライン110
eにローカルクロックを出力するように適合される。遅延回路400用の遅延コント
ローラ404は、遅延制御信号を遅延回路400へライン410で送るように結合される。また、遅延コントローラ404は、基準クロックをライン108で受信するように適
合され、フィードバッククロック（FBK CLK）を遅延回路402からライン412で受
信するように結合される。同様に、遅延回路402用の遅延コントローラ406は、遅
延制御信号を遅延回路402へライン414で送るように結合される。また、コントロ
ーラ406は、基準クロックをライン108で受信するように適合され、ローカルクロ
ックをライン416で受信するように結合される。

【００２３】ＤＬＤＬＬ 106eを、２つのフィードバックループ418、420に分割できる。周
波数獲得ループ418には遅延回路400、その対応するコントローラ404、及び遅延回路402が含まれ、他方では遅延回路402、及びその対応するコントローラ406が含まれる。周波数獲得ループ418は、基準クロックをライン108で受信するように
適合され、中間クロックを位相獲得ループ420へライン408を介して送るように結
合される。位相獲得ループ420は、中間クロックをライン408で受信するように結
合され、基準クロックをライン108で受信するように適合され、そしてローカルクロックをライン110eに出力するように適合される。なお、この実施態様におい
て、遅延回路402は、周波数獲得ループ418と位相獲得ループ420の双方の要素となる。

【００２４】ＤＬＤＬＬ 106eの動作は、ループ420、418のそれぞれを順に考察することに
より理解できる。位相獲得ループ420は中間クロックをライン408で受信する。遅
延回路402はライン408の中間クロックを遅延させてローカルクロックをライン11
0eに生成する。遅延コントローラ406は、ライン108の基準クロックをライン416 のローカルクロックと比較して遅延制御信号をライン414に生成する。その遅延制御信号は、遅延回路402により導入される遅延期間を調整する。このように、ライン110eのローカルクロックは、ライン108の基準クロックに対して同期する。しかしながら、位相獲得ループ420自体の動作は、図２の従来のＤＬＬ 106d に関連して前述した狭い周波数動作範囲の影響を受けるであろう。

【００２５】周波数獲得ループ418は、制限された動作範囲の問題に対処する。周波数獲得ループ418は、基準クロックをライン108で受信してそれを遅延させることにより
ライン408に中間クロックを生成する。周波数獲得ループ418により導入される遅
延は、ライン408の中間クロックが位相獲得ループ420の動作範囲内に入るように
選択される。従って、ＤＬＤＬＬ 106eの動作範囲は、位相獲得ループ420単体の場合より広くなる。より詳細には、ライン408の中間クロックは遅延回路402に
より遅延されてフィードバッククロックをライン412に生成する。フィードバッククロックは、遅延コントローラ404によりライン108の基準クロックと比較され
る。好適な実施態様において、コントローラ404は、基準クロックとフィードバッククロックの相対的な位相を比較する。遅延コントローラ404は、ライン410に
遅延制御信号を送り、遅延回路400により導入される遅延期間を調整する。従って、ライン408の中間クロックが位相獲得ループ420の動作範囲内に入ることが保
証される。

【００２６】ＤＬＤＬＬ 106eは同期したローカルクロックを生成するために、入ってくる
基準クロックを遅延させることに基づいているため、ＤＬＤＬＬ 106eは図２の
従来のＤＬＬ 106dの特性であった製造上のばらつきに対して頑強である利点を
保持する。しかしながら、ＤＬＤＬＬ 106eは周波数獲得ループ418を含むため、ＤＬＤＬＬ 106eは、従来のＤＬＬ 106dに比べて広い周波数レンジの追加の
利点を有する。

【００２７】図５は、図４のＤＬＤＬＬ 106eの好適な実施態様のブロック図である。この
好適な実施態様において、遅延回路400には、遅延連鎖500とクロックセレクタ50
2が含まれる。遅延コントローラ404には、交差検出型（cross-sensing）位相検出器対504と制御論理回路506が含まれる。また、ＤＬＤＬＬ 106eには、図４の
ように、遅延回路402と遅延コントローラ406も含まれる。

【００２８】周波数獲得ループ418は次のように結合される。遅延連鎖500は、基準クロック
をライン108で受信するように適合され、多数の遅延クロックを並列にライン508
を介してクロックセレクタ502へ送るように結合される。この実施態様において、１７個の遅延クロックが使用されるけれども、本発明はこの特定の数に制限さ
れない。クロックセレクタ502は、中間クロックを遅延回路402へ送るように結合
される。しかしながら、この実施態様において、中間クロックは２つの独立した
クロックからなり、それらのクロックはライン510にＦクロック（FCLK'）、ライ
ン512にＢクロック（BCLK'）として表示される。遅延回路402は、フィードバッククロックを交差検出型位相検出器対504へ送るように結合される。しかしながら、中間クロックを用いる場合、フィードバッククロックは２つのクロック、即
ちライン514のフィードバックＦクロック（FCLK）とライン516のフィードバック
Ｂクロック（BCLK）を含む。交差検出型位相検出器対504は、両方のフィードバッククロックを受信し、更に基準クロックをライン108で受信するように適合される。また、アップチック（up tick）（UPT）信号とダウンチック（down tick ）（DOWNT）信号のそれぞれを制御論理回路506へそれぞれのライン518、520で送
るように結合される。制御論理回路は、遅延制御信号をライン410でクロックセレクタ502へ送るように結合される。

【００２９】位相獲得ループ420の結合は、中間クロックが２つの独立したクロックからなることを除いて、図４のものと同じである。より詳細には、遅延回路402はＦクロックとＢクロックのそれぞれを各ライン510、512で受信するように結合され、
そしてローカルクロックをライン110eに出力するようにも適合される。遅延コン
トローラ406は、ローカルクロックをライン416で受信するように結合され、基準
クロックをライン108で受信するように適合される。コントローラ406は遅延制御
信号をライン414で遅延回路402へ送る。

【００３０】図６は、図５の遅延連鎖500の好適な実施態様のブロック図である。遅延連鎖5
00は直列に接続された１７個の遅延セル600a〜600qからなる。第１の遅延セル60
0aは基準クロックをライン108で受信するように適合され、それぞれ続くセル600
b〜600qは前のセルの出力を受信するように結合される。各遅延セル600a〜600q は同一の固定された遅延量を導入する。遅延連鎖500は各遅延セル600a〜600qの後にタップが付けられて１７個の遅延クロックCLK(0)、CLK(1)、・・CLK(16)を生じさせる。遅延クロックは、クロックセレクタ502にライン508を介して結合さ
れる。

【００３１】図７Ａは、図６の遅延連鎖500の動作を示すタイミング図である。遅延セル600
aは基準クロックをＴ_t量だけ遅延させて遅延クロックCLK(0)を生じさせ、遅延セ
ル600bはCLK(0) をＴ_t量だけ遅延させて遅延クロックCLK(1)を生じさせ、以下同
じように続く。その結果は、時間的に規則正しく間隔があけられた立ち上がりエ
ッジ700〜716を有する一連の遅延クロックCLK(0)〜CLK(16)になる。わかりやすくするために、CLK(0)〜CLK(16)のようなクロックは、タイミング図において、完全な波形の代わりに波形の立ち上がりエッジを表す単一の矢印により多くの場
合表現することにする。例えば、CLK(0)は、完全な波形の代わりに、立ち上がり
エッジの矢印700により表現される。更に、以下の実施態様は立ち上がりエッジに関して説明されるけれども、本発明は立ち下がりエッジのような別の基準エッ
ジを利用することもできる。

【００３２】図４と図５の周波数獲得ループ418の残りの動作は、図７Ｂと図７Ｃのタイミング図に関連して理解され得る。クロックセレクタ502は、ＦクロックとＢクロックになるように２つの隣接する遅延クロックを選択する。そして、遅延回路40
2はこれらのクロックの双方を等しい量だけ遅延させて、フィードバックＦクロックとフィードバックＢクロックを生成する。周波数獲得ループ418は、図７Ｂと図７Ｃの行４に示されるように、基準クロックの両側にあるフィードバックＦ
クロックとフィードバックＢクロックを生じる２つのクロックをCLK(0)〜CLK(16
)から選択する。言い換えれば、周波数獲得ループ418は、フィードバックＦクロ
ックが基準クロックより進み、一方フィードバックＢクロックが基準クロックよ
り遅れるようにＦクロックとＢクロックを選択する。基準クロックがフィードバ
ックＦクロックとフィードバックＢクロックとの間にある場合、ＦクロックとＢ
クロックからなる中間クロックは、位相獲得ループ420の動作範囲内に入る。

【００３３】図７Ｂは、フィードバッククロックの双方が最初に基準クロックより進んでい
る場合を示す。この図において、フィードバッククロックの立ち上がりエッジは
普通の太さの矢印により表され、そして基準クロックは太い矢印により表される
。符号CLK(n)は、対応するフィードバッククロックがCLK(n)に基づいていること
を示す。行１において、最初のフィードバッククロックはCLK(2)とCLK(3)に基づ
いている一方で、行４に示されるように所望のフィードバッククロックはCLK(5)
とCLK(6)に基づいている。そのフィードバックループを介して、周波数獲得ルー
プ418は、CLK(2)とCLK(3)に基づいた最初の状態から行２に示されるようにCLK(3
)とCLK(4)に基づいた状態へ、そして行３に示されるようにCLK(4)とCLK(5)に基づいた状態へ、そして最後に行４に示されるようにCLK(5)とCLK(6)に基づいた状
態へと、フィードバックＦクロックとフィードバックＢクロックを移動させる。
そして、周波数獲得ループ418はフィードバッククロックをこの状態にロックする。

【００３４】図７Ｃは、フィードバックＦクロックとフィードバックＢクロックが最初に基
準クロックより遅れる場合を示す。この場合、フィードバッククロックは、行１
に示されるように、最初にCLK(8)とCLK(9)に基づいているが、図７Ｂの状態と類
似しており、周波数獲得ループは、フィードバッククロックがCLK(5)とCLK(6)に
基づくまでフィードバッククロックを時間的に前方へ移動させ、従って図７Ｃの
行４に示されるように基準クロックの側に立つ。

【００３５】遅延連鎖500はＴ_tの整数倍である遅延を導入することにより、ＤＬＤＬＬ 10
6eにより導入される全体的な遅延の荒調整を行う。そして、遅延回路402は全体的な遅延の細密調整を行う。遅延回路402がＴ_minからＴ_maxの遅延範囲を導入する場合、Ｔ_t＜Ｔ_max−Ｔ_minを選択することにより、導入される全体的な遅延が広い範囲にわたって連続的に調整可能となることを保証して、それ故にＤＬＤＬ
Ｌ 106eの周波数動作範囲が大幅に増加するであろう。より詳細には、ＤＬＤＬ
Ｌ 106eは、ほぼＮ＊Ｔ_tの範囲にわたって全体的な遅延を調整できるであろう。ここで、Ｎは遅延セル600a〜600qの数である。比較において、従来のＤＬＬ
106dは、ほぼ（Ｔ_max−Ｔ_min）の範囲にわたって全体的な遅延を調整できるだけ
である。Ｔ_tは概して（Ｔ_max−Ｔ_min）の値に等しいため、ＤＬＤＬＬ 106eは従来のＤＬＬ 106dに比べて大幅に広い周波数動作範囲を有する。

【００３６】図８は、図５の交差検出型位相検出器対504の好適な実施態様のブロック図である。交差検出型位相検出器対504には、２つの交差検出型位相検出器800a、800
b、及び組み合わせ論理回路804が含まれる。第１の交差検出型位相検出器800aは
、基準クロックをライン108で受信するように適合され、フィードバックＦクロックをライン514で受信するように結合される。同様に、第２の交差検出型位相検出器800bは、基準クロックをライン108で受信するように適合され、フィードバックＢクロックをライン516で受信するように結合される。交差検出型位相検出器800a、800bの双方は、アップ信号（FUP又はBUP）とダウン信号（FDOWN又はB
DOWN）を組み合わせ論理回路804へ送るように結合される。組み合わせ論理回路8
04は、アップチック（UPT）とダウンチック（DOWNT）のそれぞれを制御倫理回路
506へそれぞれのライン518、520で送るように結合される。アップチック信号とダウンチック信号は、NORゲート806にも送られて交差検出型位相検出器800a、80
0b用のリセット信号を生成する。

【００３７】図９は、図８の交差検出型位相検出器800aの好適な実施態様のブロック図であ
る。交差検出型位相検出器800aには、アップ信号を生成するための信号経路901 、及びダウン信号を生成するための経路903が含まれる。アップ信号経路901には
、直列に接続された３つのラッチ900a、900b、900c、及び３入力ANDゲート902a が含まれる。その直列接続の第１のラッチ900aは基準クロックを受信するように
適合され、フィードバックＦクロックが３つのラッチ900a〜900cのそれぞれを刻
時するように結合される。３つのラッチ900a〜900cの出力は、ANDゲート902aに結合され、ANDゲート902aはその出力においてアップ信号を生じさせる。

【００３８】ダウン信号経路903は、基準クロックとフィードバックＦクロックの役割を逆にしたことを除いて、アップ信号経路901と同様である。より詳細には、信号経路903は、３つのラッチ900d、900e、900f、及び３入力ANDゲート902bからなる。
ラッチ900d〜900fは、直列に接続され、それらラッチの出力はANDゲート902bの入力に結合され、ANDゲート902bの出力はダウン信号となる。第１のラッチ900d はライン514でフィードバックＦクロックを受信するように結合され、ライン108
の基準クロックは３つのラッチ900d〜900fを刻時するために使用される。

【００３９】交差検出型位相検出器800aは、交差検出（cross-sensing）である。その理由は、一方の信号経路において基準クロックがフィードバックＦクロックを検出し
、他方の経路においてフィードバックＦクロックが基準クロックを検出するから
である。交差検出型位相検出器800aにより受信されたリセット信号は、ラッチ90
0a〜900fに送られる。好適な実施態様において、同じ回路を図８の交差検出型位
相検出器800bに使用する。

【００４０】図１０Ａと図１０Ｂは、図９の交差検出型位相検出器800aの動作を示すタイミ
ング図である。図１０Ａは、フィードバックＦクロックが基準クロックより遅れ
る場合を示す。アップ信号経路901において、フィードバックＦクロックがラッチ900a〜900cを刻時する。従って、ラッチされた値は、図１０ＡのＸ印1000、10
02、1004、1006に示されるように、フィードバックＦクロックの立ち上がりエッ
ジにおける基準クロックの値となる。基準クロックがフィードバックＦクロック
より進んでいるため、ラッチ900a〜900cにラッチされた値は、２進数の１となる
。しかしながら、ANDゲート902aの結果として、アップ信号は、３つの連続した１がラッチされるまでアサート（1008）されない。対照的に、ダウン信号経路90
3は、Ｘ印1010、1012、1014、1016により示されるように、０でラッチされる。A
NDゲート902bの結果として、ダウン信号は、最初の０（1010）がラッチされると
すぐイナクティブ（1018）にされる。

【００４１】図１０Ｂは、基準クロックがフィードバックＦクロックより遅れる場合を示す
。アップ信号経路901は、1020、1022、1024、1026の０でラッチし、アップ信号は最初の０（1020）が信号経路901にラッチされるとすぐイナクティブ（1028）にされる。ダウン信号経路903は、1030、1032、1034、1036の１をラッチするが、ダウン信号自体は３つの連続した１がラッチされるまでアサート（1038）され
ない。

【００４２】交差検出型位相検出器800aの動作は、以下のように要約される。アップ信号は
、基準クロックが３つの連続した周期に関してフィードバックＦクロックより進
んでいる場合にアサートされ、基準クロックが単一の周期に関してフィードバッ
クＦクロックより遅れている場合にイナクティブにされる。同様に、ダウン信号
は、基準クロックが３つの連続した周期に関してフィードバックＦクロックより
遅れている場合にアサートされ、基準クロックがフィードバックＦクロックより
進むやいなやイナクティブにされる。交差検出型位相検出器800bは同様に動作す
るけれども、フィードバックＦクロックの代わりにフィードバックＢクロックに
関して動作する。

【００４３】当業者であれば、交差検出型位相検出器対504以外の位相検出器を使用すること、並びにライン518、520のUPT信号とDOWNT信号以外のリード／ラグ信号を使用
できることを認めるであろう。

【００４４】図１１は、図８の組み合わせ論理回路804の動作を示す論理テーブルである。図８に示すように、組み合わせ論理回路804は、それぞれの交差検出型位相検出器800a、800bからアップ信号とダウン信号を受信する。図１１において、交差検
出型位相検出器800aからの信号は、FUPとFDOWNと表示され、交差検出型位相検出
器800bからの信号は、BUPとBDOWNと表示される。組み合わせ論理回路804は、図１１のテーブルに従って、入力FUP、FDOWN、BUP、BDOWNをライン518と520の２つ
の出力UPTとDOWNTへと変換する。

【００４５】図１１に示すように、UPTとDOWNTのさまざまな組み合わせにも名前が与えられ
る。図１１の最後の列に示されるように、「アップ」出力は、フィードバックＦ
クロックとフィードバックＢクロックの双方が基準クロックより遅れることを意
味する。この状態において、フィードバッククロックは、図７Ｂで前に説明した
ように、時間的に前に移動するであろう。「ダウン」出力は、反対の状態に対応
しており双方のフィードバッククロックは基準クロックより進んでいる。その結
果、図７Ａに示されるように、双方のフィードバッククロックは、時間的に後ろ
へ移動するであろう。「ホールド」出力は、基準クロックがフィードバックＢク
ロックより進んでいるが、フィードバックＦクロックより遅れている所望の状態
に対応する。この場合、フィードバッククロックの移動は必要ない。「ホールド
」は、図１１の最後の行に示されるように、入力の他の組み合わせにも対応する
。例えば、これは、システムのノイズにより所望の状態から一時的に逸脱する場
合に発生する。この場合、基準クロックが少なくとも３つの連続した周期に関し
てフィードバッククロックの双方より進むか、又は遅れるまで、フィードバック
クロックの変化は保証されない。３つの連続した周期の要件は、直列の３つのラ
ッチ900a〜900cと900d〜900fの結果である。代替の実施態様において、３以外の
数を使用できる。最後の出力「リバース」は、基準クロックの立ち下がりエッジ
がフィードバックＦクロックとフィードバックＢクロックの立ち上がりエッジ間
にあることを意味する。これは、所望の状態ではないため、以下に説明するよう
に、この状態からうまく逃れることが重要である。

【００４６】図１２は、図５の制御論理回路506の動作を示す状態図である。１６個の状態は、２進数字0000から1111を有する楕円形で表される。状態のそれぞれは、Ｆク
ロックとＢクロックに対する遅延クロックCLK(0)〜CLK(16)の特定の選択に対応する。状態0000において、CLK(0)がＦクロックとして選択され、CLK(1)がＢクロ
ックとして選択される。状態0001において、CLK(1)がＦクロックとして選択され
、CLK(2)がＢクロックとして選択され、以下同じように続く。制御論理回路506 は、組み合わせ論理回路804からの出力に応じて状態を変更する。制御論理回路5
06がホールドを受信する場合、状態は変更されないままである。制御論理回路50
6がダウンを受信する場合、２値の状態は１つだけ増加し、従って双方のフィードバック信号の遅延を増加させる。しかしながら、状態が既に1111であり増やす
ことができない場合、代わりにその状態は、0111に変更される。同様に、制御論
理回路504がアップを受信する場合、状態は１つだけ減らされる。また、状態が既に0000であり減らすことができない場合、状態は1000に変更される。最後に、
制御論理回路504がリバースを受信する場合、状態は、現在の状態の最上位ビットが０である時に増加し、最上位ビットが１である時に減少する。

【００４７】図１３Ａと図１３Ｂは、図５の位相獲得ループ420の動作に関する２つの代替の方法を示すタイミング図である。便宜上、図１３Ａの方法をタイプ１と呼び、
図１３Ｂの方法をタイプ２と呼ぶことにする。図５を参照すると、位相獲得ルー
プ420は、ＦクロックとＢクロックを周波数獲得ループ418からライン510、512で
受信する。遅延回路402はＦクロックとＢクロックの双方を等しい量だけ遅延させてライン514にフィードバックＦクロック及びライン516にフィードバックＢク
ロックを生成する。図１３Ａと図１３Ｂの両方の行１に示されるように、基準ク
ロックがフィードバックＦクロックとフィードバックＢクロックの間に立つ（fl
ank）ように、ＦクロックとＢクロックが周波数獲得ループ418により選択される
。位相獲得ループ420は、ＦクロックとＢクロックを受信して、ライン108の基準
クロックに同期するローカルクロックをライン110eに生成する。図１３Ａのアプ
ローチのタイプ１において、ローカルクロックは、入ってくるＦクロックを遅延
させることにより生成される。より詳細には、入ってくるＦクロックは、フィー
ドバッククロックを生成するために必要な遅延より多い遅延を受ける。従って、
図１３Ａの行２に示されるように、ローカルクロックは、２つのフィードバック
クロックの間に入り、基準クロックに同期できる。図１３Ｂのアプローチのタイ
プ２において、ローカルクロックは、Ｂクロックを遅延することにより生成され
る。より詳細には、入ってくるＢクロックは、フィードバッククロックを生成す
るために必要な遅延より少ない遅延を受ける。従って、図１３Ｂに示すように、
ローカルクロックは基準クロックに同期できる。

【００４８】図１４は、図１３Ａの方法に従って、図５の位相獲得ループ420の一実施態様のブロック図である。即ち、図１４は、タイプ１のアプローチを実現する、図５
の位相獲得ループ420の実施態様である。図５のように、位相獲得ループ420aには、遅延回路402a、及び遅延コントローラ406aが含まれ、遅延回路402aはタイプ
１遅延回路402aと呼ぶことにする。遅延コントローラ406aには、動的位相検出器
対1402、充電ポンプ1404、及びループフィルタ1406が含まれる。位相獲得ループ
420aは、以下のように結合される。タイプ１遅延回路402aは、ＦクロックとＢク
ロックを周波数獲得ループ418からライン510、512で受信するように結合され、またフィードバックＦクロックとフィードバックＢクロックを周波数獲得ループ
418へライン514、516で送るように結合される。また、タイプ１遅延回路402aは、ローカルクロックをライン110eに出力するようにも適合される。動的位相検出
器対1402は、ローカルクロックをライン416で受信するように結合され、また基準クロックをライン108で受信するように適合される。動的位相検出器対1402は、リード／ラグ信号であるUPP信号とDOWNP信号のそれぞれを充電ポンプ1404へそ
れぞれのライン1408、1410で送るように結合される。そして、充電ポンプ1404は
ライン414で遅延制御信号をタイプ１遅延回路402aへループフィルタ1406を介して送るように結合される。

【００４９】図１５は、図１４のタイプ１遅延回路402aの好適な実施態様の回路図である。
タイプ１遅延回路402aには、３つの遅延連鎖1500a、1500b、1502、及び処理回路
要素の組208a、208b、208cの３つが含まれる。遅延連鎖1500a、1500b、1502のそ
れぞれは、処理回路要素208a〜208cのうちの１つに直列に結合されて信号経路を
形成する。より詳細には、遅延連鎖1500aはＦクロックをライン510で受信するよ
うに結合される。そして、遅延連鎖1500aの出力は、処理回路要素208aの入力に結合され、フィードバックＦクロックをライン514に生成する。同様に、処理回路要素208cに結合される遅延連鎖1500bがＢクロックをライン512で受信して、フ
ィードバックＢクロックをライン516に生成する。同様に、ライン510のＦクロッ
クは、処理回路要素208bに結合される遅延連鎖1502にも結合され、処理回路要素
208bはローカルクロックをその出力ライン110eに生成する。遅延連鎖1500a、150
0bは固定された遅延を導入するけれども、遅延連鎖1502により導入される遅延期
間は、ライン414で受信した遅延制御信号により調整され得る。処理回路208a、2
08cを用いて回路208bにより導入される遅延を複製する。従って、回路208a、208
cは、回路208bと同じであるか、又はそれらは単に等しい遅延を導入する回路であってもよい。

【００５０】図１６は、図１４の位相獲得ループ420aの動作を示すタイミング図である。こ
のタイミング図の例において、フィードバックＦクロックとローカルクロックは
、互いに最初、同期して始まる（1600）が、基準クロックより進んでいる（1602
）。動的位相検出器対1402は、基準クロックとローカルクロックを比較してロー
カルクロックが基準クロックより進んでいる期間、DOWNPをアサートする（1604 ）。同時に、アサートになった（1604）DOWNP及びイナクティブになった（1606 ）UPPは、ループフィルタ1406を充電ポンプ1404の電流源に接続する。即ち、充電ポンプ1404は、DOWNPがアサートされている期間中にループフィルタ1406を充電する。ループフィルタ1406を充電することによりライン414の遅延制御信号が増加する（1608）。その結果として、この増加は、ローカルクロックが受ける遅
延を増加させて、フィードバックＦクロックに対してローカルクロックを遅延す
る（1610）。このプロセスは、ローカルクロックと基準クロックが同期する（16
12）まで継続する。ローカルクロックが基準クロックより遅れる場合、UPPがアサートされてライン414の遅延制御信号が減少し、そしてローカルクロックが受ける遅延も減少して、それゆえに基準クロックとローカルクロックが同期する。

【００５１】図１７は、図１４の動的位相検出器対1402の好適な実施態様のブロック図であ
る。動的位相検出器対1402には、一対の動的位相検出器1700a、1700bが含まれる
。各動的位相検出器1700a、1700bは、CLK0入力とCLK1入力、及び出力を含む。動
的位相検出器1700aは、基準クロックをそのCLK0入力で、ローカルクロックをそのCLK1入力で受信してUPPを出力するように結合される。動的位相検出器1700bは
、ローカルクロックをそのCLK0入力で、基準クロックをそのCLK1入力で受信して
DOWNPを出力するように結合される。

【００５２】動的位相検出器1700a、1700bは、CLK0入力がCLK1入力より進んでいる期間、そ
れらの出力をアサートする。動的位相検出器1700a、1700bの好適な実施態様は、
Kyeongho LeeとDeog-Kyoon Jeongによる米国同時係属出願第08/631,420号の「Hi
gh-speed and high-precision phase -locked loop」に開示されており、それら
の教示は参照により本明細書に組み込まれる。とりわけ、同時係属出願第08/631
,420号の図６にあるアップ信号発生器604とダウン信号発生器606は、動的位相検
出器1700a、1700bの好適な実施態様である。

【００５３】図１８は、図１３Ｂの方法に従って、図５の位相獲得ループ420の一実施態様のブロック図である。即ち、図１８は、タイプ２のアプローチを実現する、図５
の位相獲得ループ420の実施態様である。位相獲得ループ420bには、タイプ２遅延回路402bと遅延コントローラ406bが含まれる。遅延コントローラ406bには、動
的位相検出器対1402、充電ポンプ1404、及びループフィルタ1406が含まれる。

【００５４】タイプ２遅延回路402bは、ＦクロックとＢクロックを周波数獲得ループ418からライン510、512で受信するように結合され、またフィードバックＦクロックと
フィードバックＢクロックを周波数獲得ループ418へライン514、516で送るように結合される。また、タイプ２遅延回路402bは、ローカルクロックをライン110e
に出力するようにも適合される。動的位相検出器対1402、充電ポンプ1404、及び
ループフィルタ1406は、以下のことを除いて図１４のように結合される。第１に
、ライン414の遅延制御信号は、タイプ１遅延回路402aではなくタイプ２遅延回路402bに送られる。第２に、動的位相検出器対1402と充電ポンプ1404間の接続が
あべこべにされている。図１４において、アサートになるUPPがライン1408でループフィルタ1406を充電ポンプ1404の電流沈下（current sink）に接続する。図
１８において、アサートになるDOWNPがライン1810で同じ目的を達成する。同様の説明が図１４のDOWNPと図１８のUPPに当てはまる。

【００５５】図１９は、図１８のタイプ２遅延回路402bの好適な実施態様の回路図である。
タイプ２遅延回路402bには、３つの遅延連鎖1500a、1500b、1900、及び処理回路
要素の組208a、208b、208cの３つが含まれる。遅延連鎖1500a、1500b、及び処理
回路要素208a、208cは、図１５のように結合される。遅延連鎖1900はＢクロック
をライン512で受信するように結合される。そして、遅延連鎖1900の出力は処理回路要素208bの入力に結合され、処理回路要素208bはローカルクロックをその出
力でライン110eに生成する。遅延連鎖1500a、1500bは固定された遅延を導入する
けれども、遅延連鎖1900により導入される遅延は、ライン414で受信した遅延制御信号により調整され得る。

【００５６】図２０は、図１６のタイミング図と同様のタイミング図であり、図１８の位相
獲得ループ420bの動作を示す。フィードバックＢクロックとローカルクロックは
、互いに最初、同期して始まる（2000）が、基準クロックより遅れている（2007
）。動的位相検出器対1402は、基準クロックとローカルクロックを比較して、ロ
ーカルクロックが基準クロックより遅れている期間、UPPをアサートする（2004 ）。同時に、アサートになった（2004）UPP及びイナクティブになった（2006）D
OWNPは、ループフィルタ1406を充電ポンプ1404の電流源に接続する。そしてルー
プフィルタ1406を充電することによりライン414の遅延制御信号が増加して（200
8）、ローカルクロックが受ける遅延を減少させて、フィードバックＢクロックに対してローカルクロックを進ませる（2010）。このプロセスは、ローカルクロ
ックと基準クロックが同期する（2012）まで継続する。

【００５７】図２１は、本発明に従って基準クロックに同期したローカルクロックを生成す
るための方法を示すフロー図である。この方法を、前述した好適な実施態様に関
して説明するけれども、該方法は他の装置を用いて実施されてもよい。図４と図
２１を参照すると、基準クロックが、ＤＬＤＬＬ 106eによりライン108で受信される（2100）。そして、遅延回路400が第１の遅延期間だけ基準クロックを遅延させて（2102）、中間クロックをライン408に生成する。そして、遅延回路402
が第２の遅延期間だけ中間クロックを遅延させて（2104）、同期したローカルク
ロックをライン110eに生成する。好適な実施態様において、ローカルクロックは
、基準クロックに関する１つのクロック期間だけ遅延する。

【００５８】図２２は、第１の遅延期間だけ基準クロックを遅延させる、図２１のステップ
2102の好適な実施態様を示すフロー図である。再度、図４を参照すると、周波数
獲得ループ418は、ライン408の中間クロックに基づいてフィードバッククロック
をライン412に生成する（2200）。遅延コントローラ404は、フィードバッククロ
ックを受信して、遅延回路400により導入される第１の遅延期間をライン412のフ
ィードバッククロックとライン108の基準クロック間の相対的な位相に基づいて調整する（2202）。そして、遅延回路400はライン108の入ってくる基準クロック
を第１の遅延期間の量だけ遅延させる（2204）。

【００５９】図２３は、中間クロックを第２の遅延期間だけ遅延させる、図２１のステップ
2104の好適な実施態様を示すフロー図である。再度、図４を参照すると、遅延コ
ントローラ406は、ライン110eの出ていくローカルクロックとライン108で受信さ
れた基準クロック間の相対的な位相に基づいて第２の遅延期間を調整する（2300
）。そして、遅延回路402は、中間クロックを第２の遅延期間の量だけ遅延させて（2302）、出ていくローカルクロックをライン110eに生成する。

【００６０】図２１〜図２３は、基準クロックに同期したローカルクロックを生成するため
の方法に関するおおざっぱな説明を提供する。前述したＤＬＤＬＬ 106e用のこ
の方法に関する好適な実施態様の更なる詳細は、その前の文章と図面に包含され
る。

【００６１】本発明のいくつかの好適な実施態様に関してかなり詳しく説明したが、他の実
施態様も可能である。例えば、本発明を、当業界で既知の技術を用いて半導体デ
バイスの集積回路へと組み込むことが可能である。従って、添付の特許請求の範
囲の思想および範囲を、本明細書に包含される好適な実施態様の記述に制限する
べきではない。

【図面の簡単な説明】

【図１】本発明用に向いているシステム100のブロック図である。

【図２】従来技術の遅延同期ループ106dのブロック図である。

【図３】図２の従来技術の遅延同期ループ106dの周波数レンジを示すタイミング図であ
る。

【図４】本発明に従って、二重ループの遅延同期ループ106eの一実施態様のブロック図
である。

【図５】図４の二重ループの遅延同期ループ106eの好適な実施態様のブロック図である
。

【図６】図５の遅延連鎖500の好適な実施態様のブロック図である。

【図７Ａ】図５の周波数獲得ループ418の動作を示すタイミング図である。

【図７Ｂ】図５の周波数獲得ループ418の動作を示すタイミング図である。

【図７Ｃ】図５の周波数獲得ループ418の動作を示すタイミング図である。

【図８】図５の交差検出型位相検出器対504の好適な実施態様のブロック図である。

【図９】図８の交差検出型位相検出器800aの好適な実施態様のブロック図である。

【図１０Ａ】図９の交差検出型位相検出器800の動作を示すタイミング図である。

【図１０Ｂ】図９の交差検出型位相検出器800の動作を示すタイミング図である。

【図１１】図８の組み合わせ論理回路804の動作を示す論理テーブルである。

【図１２】図５の制御論理回路506の動作を示す状態図である。

【図１３Ａ】図５の位相獲得ループ420の動作に関する２つの互い違いになる方法の一方を示すタイミング図である。

【図１３Ｂ】図５の位相獲得ループ420の動作に関する２つの互い違いになる方法の他方を示すタイミング図である。

【図１４】図１３Ａの方法に従って、図５の位相獲得ループ420に関する一実施態様のブロック図である。

【図１５】図１４のタイプ１遅延回路402aの好適な実施態様の回路図である。

【図１６】図１４の位相獲得ループ420aの動作を示すタイミング図である。

【図１７】図１４の動的位相検出器対1402の好適な実施態様のブロック図である。

【図１８】図１３Ｂの方法に従って、図５の位相獲得ループ420に関する別の実施態様のブロック図である。

【図１９】図１８のタイプ２遅延回路402bの好適な実施態様の回路図である。

【図２０】図１８の位相獲得ループ420bの動作を示すタイミング図である。

【図２１】本発明に従って、基準クロックに同期したローカルクロックを生成するための
方法を示すフロー図である。

【図２２】第１の遅延期間だけクロックを遅延させる、図２１のステップ2102の好適な実
施態様を示すフロー図である。

【図２３】第２の遅延期間だけクロックを遅延させる、図２１のステップ2104の好適な実
施態様を示すフロー図である。

───────────────────────────────────────────────────── フロントページの続き (81)指定国ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ，ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，ＭＬ，ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，ＫＥ，ＬＳ，ＭＷ，ＳＤ，ＳＺ，ＵＧ，ＺＷ)，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ，ＴＪ，ＴＭ) ，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＤ，ＧＥ，ＧＨ，ＧＭ，ＨＲ，ＨＵ，ＩＤ，ＩＬ，ＩＮ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＳＬ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＵＡ，ＵＧ，ＵＺ，ＶＮ，ＹＵ，ＺＷ (72)発明者ジョン，デオ−キューンアメリカ合衆国カリフォルニア州94306，パロアルト，アルマ・ストリート・ナンバー307・3351 Ｆターム(参考） 5B079 BA20 BB10 BC03 CC02 CC14 DD06 DD20 5J106 AA03 AA04 CC21 CC58 DD09 DD24 FF09 KK08 KK36 5K047 AA01 AA11 GG07 MM36 MM46 MM53 MM60 MM63

Claims

【特許請求の範囲】

【請求項１】基準クロックに同期したローカルクロックを生成するための遅延同期ループで
あって、基準クロックを受信するように適合され、その基準クロックを遅延させて中間
クロック生成する、周波数獲得ループと、前記基準クロックを受信するように適合され、かつ前記周波数獲得ループから
前記中間クロックを受信するように結合されて、前記中間クロックを遅延させて
前記基準クロックに同期したローカルクロックを生成する、位相獲得ループとを
含み、前記周波数獲得ループは、前記中間クロックを前記位相獲得ループの動作範囲
内に置くのに十分な量だけ前記基準クロックを遅延させる、遅延同期ループ。
【請求項２】前記周波数獲得ループは、前記基準クロックを受信するように適合され、前記中間クロックを生成するた
めに、遅延制御信号により調整される調整可能な遅延期間だけ前記基準クロック
を遅延させる、遅延回路と、及び前記基準クロック及び前記中間クロックに基づいたフィードバッククロックを
受信するように適合され、かつ前記遅延制御信号を前記遅延回路に送るように結
合されて、前記基準クロックと前記フィードバッククロック間の相対的な位相に
応じて前記遅延制御信号を生成する、遅延コントローラとを含む、請求項１の遅
延同期ループ。
【請求項３】前記調整可能な遅延期間が、複数の調整できない遅延期間から選択される、請
求項２の遅延同期ループ。
【請求項４】前記フィードバッククロックが、第１と第２のフィードバッククロックからな
り、前記調整可能な遅延期間により、前記基準クロックの基準エッジが、前記第１
のフィードバッククロックの対応する基準エッジと前記第２のフィードバックク
ロックの対応する基準エッジとの間に置かれる、請求項３の遅延同期ループ。
【請求項５】前記遅延回路は、前記基準クロックを受信するように適合され、複数の遅延クロックを生成する
ために、前記基準クロックを前記複数の調整できない遅延期間のそれぞれだけ遅
延させる、遅延連鎖と、及び前記複数の遅延クロック及び前記遅延制御信号を受信するように結合され、前
記遅延制御信号に応じて前記複数の遅延クロックのうちの１つを選択する、クロ
ックセレクタとを含む、請求項３の遅延同期ループ。
【請求項６】前記遅延連鎖が、直列に接続された複数の遅延セルであって、第１の遅延セルが前記基準クロッ
クを受信するように適合され、複数の遅延した基準クロックの１つを生成するた
めに各遅延セルが同一の固定された遅延を導入する、複数の遅延セルを含む、請
求項５の遅延同期ループ。
【請求項７】前記複数の遅延セルが１７個の遅延セルを含む、請求項６の遅延同期ループ。
【請求項８】前記遅延コントローラは、前記基準クロック及び前記フィードバッククロックを受信するように適合され
、前記フィードバッククロックと前記基準クロック間の相対的な位相に応じてリ
ード／ラグ信号を生成する、位相検出器と、及び前記リード／ラグ信号を前記位相検出器から受信するように結合され、前記リ
ード／ラグ信号に応じて前記遅延制御信号を生成する、制御論理回路とを含む、
請求項３の遅延同期ループ。
【請求項９】前記フィードバッククロックが第１と第２のフィードバッククロックからなり
、前記リード／ラグ信号がアップチック信号とダウンチック信号からなり、前記位相検出器は、前記第１のフィードバッククロックと前記第２のフィード
バッククロックを受信するように結合されて、それに応じて前記アップチック信
号と前記ダウンチック信号を生成し、前記制御論理回路は、前記アップチック信号と前記ダウンチック信号を受信す
るように結合された有限のステートマシンを含み、それに応じてその有限のステ
ートマシンの状態を修正し、その状態に応じて前記遅延制御信号を生成する、請
求項８の遅延同期ループ。
【請求項１０】前記位相検出器は、前記基準クロック及び前記第１のフィードバッククロックを受信するように適
合され、それに応じて第１のアップ信号と第１のダウン信号を生成する、第１の
交差検出型位相検出器と、前記基準クロック及び前記第２のフィードバッククロックを受信するように適
合され、それに応じて第２のアップ信号と第２のダウン信号を生成する、第２の
交差検出型位相検出器と、及び前記第１のアップ信号、前記第１のダウン信号、前記第２のアップ信号、及び
前記第２のダウン信号を受信するように結合され、それに応じて前記アップチッ
ク信号と前記ダウンチック信号を生成する、組み合わせ論理回路とを含む、請求
項９の遅延同期ループ。
【請求項１１】前記位相獲得ループは、前記中間クロックを受信するように適合され、前記ローカルクロックを生成す
るために、前記中間クロックを遅延制御信号により調整される調整可能な遅延期
間だけ遅延させる、遅延回路と、及び前記基準クロックを受信するように適合され、かつ前記ローカルクロックを受
信するように結合され、そして前記遅延制御信号を前記遅延回路に送るように結
合されて、前記基準クロックと前記ローカルクロック間の相対的な位相に応じて
前記遅延制御信号を生成する、遅延コントローラとを含む、請求項１の遅延同期
ループ。
【請求項１２】前記中間クロックが第１と第２の中間クロックからなり、及び前記遅延回路が、前記第１の中間クロックの遅延を前記第２の中間クロックの
遅延に対して増加させる、請求項１１の遅延同期ループ。
【請求項１３】前記中間クロックが第１と第２の中間クロックからなり、及び前記遅延回路が、前記第２の中間クロックの遅延を前記第１の中間クロックの
遅延に対して減少させる、請求項１１の遅延同期ループ。
【請求項１４】前記遅延コントローラは、前記基準クロック及び前記ローカルクロックを受信するように適合され、前記
ローカルクロックと前記基準クロック間の相対的な位相に応じてリード／ラグ信
号を生成する、位相検出器と、及び直列に接続された充電ポンプ及びループフィルタであって、その充電ポンプが
前記リード／ラグ信号を前記位相検出器から受信するように結合され、そのルー
プフィルタが前記遅延制御信号を前記遅延回路に送るように結合され、前記リー
ド／ラグ信号に応じて前記遅延制御信号を生成する、直列に接続された充電ポン
プ及びループフィルタとを含む、請求項１１の遅延同期ループ。
【請求項１５】基準クロックに同期したローカルクロックを生成するための遅延同期ループで
あって、基準クロックを受信するように適合され、その基準クロックを、第１の遅延制
御信号により調整される第１の調整可能な遅延期間だけ遅延させて、前記基準ク
ロックと同じ周波数を有する中間クロックを生成する、第１の遅延回路と、前記中間クロックを前記第１の遅延回路から受信するように結合され、前記基
準クロックに同期したローカルクロックを生成するために前記中間クロックを遅
延させるための第２の遅延回路であって、第２の調整可能な遅延期間を第２の遅
延制御信号により調整し、フィードバッククロックを生成するために前記中間ク
ロックを更に遅延させる、第２の遅延回路と、前記基準クロックを受信するように適合され、かつ前記フィードバッククロッ
クを受信するように結合され、そして前記第１の遅延制御信号を前記第１の遅延
回路に送るように結合されて、前記基準クロックと前記フィードバッククロック
間の相対的な位相に応じて前記第１の遅延制御信号を生成する、第１の遅延コン
トローラと、及び前記基準クロックを受信するように適合され、かつ前記ローカルクロックを受
信するように結合され、そして前記第２の遅延制御信号を前記第２の遅延回路に
送るように結合されて、前記基準クロックと前記ローカルクロック間の相対的な
位相に応じて前記第２の遅延制御信号を生成する、第２の遅延コントローラとを
含む、遅延同期ループ。
【請求項１６】前記第１の調整可能な遅延期間が、前記第１の遅延制御信号に応じて複数の所
定遅延期間から選択される、請求項１５の遅延同期ループ。
【請求項１７】基準クロックに同期したローカルクロックを生成するための方法であって、基準クロックを受信するステップと、中間クロックを生成するために前記基準クロックを第１の調整可能な遅延期間
だけ遅延させるステップと、及び前記基準クロックに同期したローカルクロックを生成するために前記中間クロ
ックを第２の調整可能な遅延期間だけ遅延させるステップとを含む、方法。
【請求項１８】前記基準クロックを遅延させることは、前記中間クロックに基づいてフィードバッククロックを生成するステップと、
及び前記基準クロックと前記フィードバッククロック間の相対的な位相に応じて前
記第１の調整可能な遅延期間を調整するステップとを含む、請求項１７の方法。
【請求項１９】前記第１の調整可能な遅延期間を調整することが、前記基準クロックと前記フィードバッククロック間の相対的な位相に応じて複
数の調整できない遅延期間のうちの１つを選択するステップを含む、請求項１８
の方法。
【請求項２０】前記フィードバッククロックが、第１と第２のフィードバッククロックからな
り、及び前記調整できない遅延期間のうちの１つを選択することが、前記基準クロック
の基準エッジを前記第１のフィードバッククロックの対応する基準エッジと前記
第２のフィードバッククロックの対応する基準エッジとの間に置くように調整で
きない遅延期間を選択するステップを含む、請求項１９の方法。
【請求項２１】前記調整できない遅延期間のうちの１つを選択することは、複数の遅延クロックを生成するために調整できない遅延期間のそれぞれだけ前
記基準クロックを遅延させるステップと、及び前記複数の遅延クロックのうちの１つを選択するステップとを含む、請求項１
９の方法。
【請求項２２】前記調整できない遅延期間のうちの１つを選択することは、前記基準クロックと前記フィードバッククロック間の相対的な位相に応じて有
限のステートマシンへの入力を生成するステップと、前記入力に応じて前記有限のステートマシンの状態をアップデートするステッ
プと、及び前記状態に応じて前記調整できない遅延期間のうちの１つを選択するステップ
とを含む、請求項２２の方法。
【請求項２３】前記フィードバッククロックが第１と第２のフィードバッククロックからなり
、前記有限のステートマシンへの入力を生成することは、第１のアップ信号と第１のダウン信号を生成するために、前記基準クロックの
位相と前記第１のフィードバッククロックの位相とを比較するステップと、第２のアップ信号と第２のダウン信号を生成するために、前記基準クロックの
位相と前記第２のフィードバッククロックの位相とを比較するステップと、及び前記有限のステートマシンへの入力を生成するために、前記第１のアップ信号
、前記第１のダウン信号、前記第２のアップ信号及び前記第２のダウン信号を論
理的に組み合わせるステップとを含む、請求項２２の方法。
【請求項２４】前記有限のステートマシンへの入力が、アップ、ダウン、及びホールドを含む
グループから選択され、前記状態が、その状態に応じて選択される調整できない遅延期間の増加する順
に順序づけられ、及び前記有限のステートマシンの状態をアップデートすることは、前記入力がホールドである場合に同じ状態のままであるステップと、前記入力がダウンである場合に前記状態を増加させるステップと、及び前記入力がアップである場合に前記状態を減少させるステップとを含む、請求
項２２の方法。
【請求項２５】前記中間クロックを遅延させることが、前記基準クロックと前記ローカルクロック間の位相差を最小限にするために前
記第２の調整可能な遅延期間を調整するステップを含む、請求項１７の方法。
【請求項２６】前記第２の調整可能な遅延期間を調整することは、リード／ラグ信号を生成するために、前記ローカルクロックの位相を前記基準
クロックの位相と比較するステップと、遅延制御信号を生成するために、前記リード／ラグ信号に応じてループフィル
タを充電するステップと、及び前記遅延制御信号に応じて前記第２の調整可能な遅延期間を調整するステップ
を含む、請求項２５の方法。
【請求項２７】前記中間クロックが、第１と第２の中間クロックからなり、前記第２の調整可能な遅延期間を調整することが、前記第２の中間クロックの
遅延に対して前記第１の中間クロックの遅延を増加させることを含む、請求項２
５の方法。
【請求項２８】前記中間クロックが、第１と第２の中間クロックからなり、前記第２の調整可能な遅延期間を調整することが、前記第１の中間クロックの遅
延に対して前記第２の中間クロックの遅延を減少させることを含む、請求項２５
の方法。