JP2001511285A - 遅延ロックされるループを含む同期的クロック発生器 - Google Patents

Abstract

(57)【要約】 データおよびコマンドラッチング回路（６０）は、持続的基準クロック信号（ＣＣＬＫＲＥＦ）によって駆動され、基準クロック信号は、遅延ロックされるループ（６２）を備え、遅延ロックされたループにより制御された遅延を有する遅延出力クロック信号を生成する。またラッチング回路（６０）は、非持続的基準クロック信号（ＤＣＬＫＲＥＦ）によって駆動され、遅延ロックされるループ（６２）の外部にある可変遅延回路（６４）を備える。外部遅延回路（６４）の遅延は、遅延ロックされたループからの制御電圧出力によって制御され、これにより、外部遅延回路の遅延は持続的基準クロック信号（ＣＣＬＫＲＥＦ）を基準して規定される。遅延ロックされたループからの遅延クロック信号は、ラッチ回路（６０）に到達した制御データ（ＣＤ１−ＣＤＮ）をラッチするために、制御データラッチ（６６）を起動する。可変遅延回路（６４）からの遅延信号は、ラッチ回路（６０）に到達したデータ（ＤＡ１−ＤＡＭ）をラッチするために、データラッチ（６８）を起動する。

Description

【発明の詳細な説明】 遅延ロックされるループを含む 同期的クロック発生器 技術分野 本発明は、集積回路デバイスに関し、より詳細には、集積回路デバイスにおい てクロック信号を発生することに関する。 発明の背景 同期ダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）など、多くの高速集 積回路デバイスが、デバイスを介したり出入りするコマンド、データ、およびア ドレスの流れの制御をクロック信号に依存している。典型的には、処理はクロッ ク信号のエッジ（即ち、高から低または低から高の遷移）において起動される。 デバイス内の処理タイミングをより正確に制御するのには、時折クロックシグナ ルの各期間が従属期間（subperiod）に分割され、その結果、クロックエッジの 直後まで特定の処理が行われない。 クロック信号の期間内での処理のタイミングを制御する方法の一つは、クロッ ク信号の位相の遅延の型を発生するものである。例えば、クロック期間を４つの 従属期間に分割するために、クロック信号に対しそれぞれ９０度、１８０度およ び２７０度遅延する位相の遅延の型を生成する。位相の遅延したクロック信号の エッジは、各従属期間の開始または終了点で、処理を起動するのに用い得る信号 遷移を提供する。 そのような方法の一例を、図１および図２に示す。ここでは、メモリデバイス １０における処理のタイミングが、外部より提供された基準制御クロック信号Ｃ ＣＬＫＲＥＦおよび外部より提供された基準データクロック信号ＤＣＬＫＲＥＦ によって規定されている。基準クロック信号ＣＣＬＫＲＥＦ、ＤＣＬＫＲＥＦは メモリ制御器１１で発生させられ、コマンドクロックバスおよびデータクロック バスを介してメモリデバイス１０に転送される。基準クロック信号ＣＣＬＫＲＥ Ｆ、ＤＣＬＫＲＥＦは、同一の周波数を有するが、基準制御クロック信号ＣＣＬ ＫＲＥＦは持続的信号であり、基準データクロック信号ＤＣＬＫＲＥＦは非持続 的信号であって、即ち、図２に示すように、基準データクロック信号ＤＣＬＫＲ ＥＦは、各クロック周期Ｔのためのパルスを含まない。基準クロック信号ＣＣＬ ＫＲＥＦ、ＤＣＬＫＲＥＦは、等しい周波数を有するが、コマンドクロックバス とデータクロックバスとの経路（routing）の違いなどにより生成される伝搬時 間の相違のために、メモリデバイス１０への到着において遅延時間Ｔ_L分位相が シフトされている。 制御データＣＤ１−ＣＤＮは、基準制御クロック信号ＣＣＬＫＲＥＦのパルス と実質的に同時に各入力端子１２に到達し、各制御データラッチ１６でラッチさ れる。しかしながら、デバイスが制御データＣＤ１−ＣＤＮを、基準制御クロッ ク信号ＣＣＬＫＲＥＦのエッジ上で即座にラッチすることを試みる場合、制御デ ータは入力端子１２で展開するのに十分な時間を有し得ない。例えば、データが ラッチされる時刻までに、入力端子１２での第１の論理状態（例えば０）に相当 する電圧は、反対の論理状態（例えば１）に相当する電圧に変化し得ない。制御 データＣＤ１−ＣＤＮが、入力端子１２で完全に展開する時間をもたらすには、 制御データは、基準制御クロック信号ＣＣＬＫＲＥＦに対して遅延した時刻でラ ッチされる。遅延時刻ｔ₁においてコマンドＣＤ１−ＣＤＮのトリガーラッチン グ（trigger latching）にクロックエッジを供給するために、遅延回路１８が基 準クロック信号ＣＣＬＫＲＥＦを遅延時刻Ｔ_D1分だけ遅延させ、第１の遅延クロ ック信号ＣＣＬＫＤを生成する。第１の遅延クロック信号ＣＣＬＫＤのエッジは 、制御データＣＤ１−ＣＤＮを時刻ｔ₁でラッチするために、制御データラッチ を起動する。 データＤＡ１−ＤＡＭは、図２の第４および第５のグラフに示すように、基準 データクロック信号ＤＣＬＫＲＥＦと実質的同時にデータ端子１４に到達する。 各データラッチ２０は、データＤＡ１−ＤＡＭをラッチする。制御データＣＤ１ −ＣＤＮに関して、データ端子１４で信号展開の時間を稼ぐためには、データＤ Ａ１−ＤＡＭが基準データクロック信号ＤＣＬＫＲＥＦの遷移に対して少し遅延 してラッチされることが望ましい。遅延したクロックエッジを供給するために、 遅延ブロック２２が基準データクロック信号ＤＣＬＫＲＥＦを遅延させ、基準デ ータクロック信号ＤＣＬＫＲＥＦに対して遅延時間Ｔ_D1分だけ遅延する位相のず れたデータクロックＤＣＬＫ１を生成する。 制御データＣＤ１−ＣＤＮおよびデータＤＡ１−ＤＡＭ双方をラッチするため に、位相の遅延をいくらか適合させることがしばしば望ましい。例えば、もしク ロック周波数が変化すれば、それに応じて従属期間の持続期間も変化する。その 結果、遅延クロックＣＣＬＫＤ、ＤＣＬＫＤは、制御データまたはデータのラッ チ以前に、十分な信号展開時間を稼ぎ得ない。また、制御データ、データ、クロ ック信号の転送時間の多様性は、メモリデバイスのクロック信号ＣＣＬＫＲＥＦ 、ＤＣＬＫＲＥＦに対して制御データＣＤ１−ＣＤＮまたはデータＤＡ１−ＤＡ Ｍの到達時刻をシフトさせる。 可変遅延制御クロックＣＣＬＫＤを生成する可能な方法の一つは、図３に示す ように、基準コマンドクロックＣＣＬＫＲＥＦによって駆動され遅延ロックされ るループ３８を使用することである。基準制御クロック信号ＣＣＬＫＲＥＦは、 Ｍａｎｅａｔｉｓ”Ｌｏｗ−Ｊｉｔｔｅｒ Ｐｒｏｃｅｓｓ−Ｉｎｄｅｐｅｎｄ ｅｎｔ ＤＬＬ ａｎｄ ＰＬＬ Ｂａｓｅｄ ｏｎ Ｓｅｌｆ−Ｂｉａｓｅｄ Ｔｅｃｈｎｉｑｕｅｓ，”ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓ ｔａｔｅ Ｃｉｒｃｕｉｔｓ ３１（１１）：１７２３−１７３２，Ｎｏｖｅｍ ｂｅｒ １９９６に記載されているような、従来の複数の出力可変遅延回路４０ に入力される。遅延回路４０は、基準信号ＣＣＬＫＲＥＦに対して増加した遅延 で、多数の遅延信号ＣＣＬＫ１−ＣＣＬＫＮを出力する公知の回路である。信号 ＣＣＬＫ１−ＣＣＬＫＮの遅延は、制御ポート４２で受け取られる制御信号Ｖ_{CO N} に応答して可変する。 比較器４６および積分器４８から構成されるフィードバック回路４４は、制御 信号Ｖ_CONを生成する。フィードバック回路４４は、基準制御クロック信号ＣＣ ＬＫＲＥＦを比較器４６の入力の一つで受け取り、遅延回路４０からの出力信号 ＣＣＬＫＮの一つをフィードバック信号として、比較器４６の他の入力で受け取 る。次に、比較器４６は、制御信号Ｖ_CONを生成するために積分器４８で積分さ れた比較信号Ｖ_COMPを出力する。 公知のように、制御信号Ｖ_CONは、基準制御クロック信号ＣＣＬＫＲＥＦおよ びフィードバック信号ＣＣＬＫＮの相対位相に依存している。もしフィードバッ ク信号ＣＣＬＫＮが、基準信号ＣＣＬＫＲＥＦを先導すれば、制御信号Ｖ_CONは 、遅延回路４０の遅延を増大させ、これにより、フィードバック信号ＣＣＬＫＮ が基準信号ＣＣＬＫＲＥＦの位相となるまで、制御信号Ｖ_CONの規模を低減する 。同様に、もしフィードバック信号ＣＣＬＫが基準信号ＣＣＬＫＲＥＦとずれれ ば、制御信号Ｖ_CONは、遅延回路４０の遅延を、フィードバック電圧ＣＣＬＫＮ が基準電圧ＣＣＬＫＲＥＦの位相となるまで遅延させる。 同様の遅延ロックされるループ５０が、基準データクロック信号ＤＣＬＫＲＥ Ｆに応答して遅延データクロック信号ＤＣＬＫ１−ＤＣＬＫＮを生成する。しか しながら、基準制御クロック信号ＣＣＬＫＲＥＦとは異なり、基準データクロッ ク信号ＤＣＬＫＲＥＦは非持続的である。典型的には、基準データクロック信号 ＤＣＬＫＲＥＦは、データのブロックがアクセスされたときに、クロックパルス のバースト（burst）として到達する。各バーストの間では、基準データクロッ ク信号ＤＣＬＫＲＥＦは比較的非アクティブであるので、遅延ロックされるルー プ５０はそのロックを失い得る。結果として、バーストが到達するとき、遅延デ ータクロックＤＣＬＫ１−ＤＣＬＫＮの遅延は、遅延ロックされるループ５０に よって適切に調節され得ず、データＤＡ１−ＤＡＭは、ラッチ前にデータバスに おいて、不十分または過剰な展開時間を有し得る。 発明の要旨 高速メモリデバイスは、基準周波数を有する基準クロック信号および、実質的 に基準周波数に等しい第２の周波数を有する第２のクロック信号に応答して複数 のクロック信号を発生するクロック発生器を備える。クロック信号の第１の組は 、基準クロック信号に応答して遅延ロックされるループによって生成される。遅 延ロックされるループの遅延ブロックは、基準クロック信号を受け取り、クロッ ク周波数で位相の遅延した複数の信号を生成する。位相の遅延した信号の一つは 、比較器にフィードバックされ、ここでフィードバック信号は基準クロック信号 と比較される。次に、比較器の出力がフィルタにかけられ、遅延ブロックの遅延 を 調節するために、遅延ブロックの制御入力に与えられる。次に遅延ロックされる ループは、基準クロック信号に対して固定位相を有する複数の出力信号を生成す る。 遅延ロックされるループに加えて、クロック発生器は、第２のクロック信号に よって供給されるクロック入力を有する第２の遅延ブロックをも備える。第２の 遅延ブロックの制御入力は、比較器からの制御信号を受け取り、それにより、比 較器は両方の遅延ブロックの制御を出力する。第２の遅延ブロックは、それぞれ 第２のクロック信号に対し遅延を有する複数の第２の遅延信号を出力する。第２ の遅延信号の可変的遅延を、基準クロック信号で駆動され遅延ロックされるルー プの出力で制御することにより、第２の遅延信号は、第２のクロック信号が非持 続的なデータクロック信号であっても、遅延ロックされたまま維持され得る。 図面の簡単な説明 図１は、制御データとデータバスに接続されたメモリデバイスおよびメモリ制 御器を有する従来技術メモリシステムのブロック概略図である。 図２は、図１のメモリシステムにおけるコマンド、データ、およびクロック信 号のタイミングを示した信号タイミング図である。 図３は、制御およびデータ基準クロック信号によって別個に駆動される、従来 技術による遅延ロックされるループの対のブロック図である。 図４は、本発明によるメモリシステムのブロック概略図であり、遅延ロックさ れるループが、基準クロック信号に応答したコマンドクロック信号を発生し、遅 延ロックされるループに結合された可変遅延ブロックが基準データクロック信号 に応答してデータクロック信号を発生するクロック発生回路を有するメモリデバ イスを備える。 図５は、図４のメモリシステムを備えるコンピュータシステムのブロック概略 図である。 発明の詳細な説明 図４に示すように、メモリシステム５２は、メモリ制御器５３の制御下で動作 するメモリデバイス５８を備える。メモリ制御器５３は、制御データバス５４お よびクロックバス５５によってそれぞれ運ばれる制御データＣＤ１−ＣＤＮおよ び基準制御クロック信号ＣＣＬＫＲＥＦを介してメモリデバイス５８を制御する 。メモリ制御器５３は、データバス５６を介したデータＤＡ１−ＤＡＭおよびデ ータクロックバス５７を介したデータクロック信号ＤＣＬＫＲＥＦを同期的に、 メモリデバイス５８に供給する。 メモリデバイス５８は、論理制御回路６１の制御下で動作するラッチング回路 ６０を備える。ラッチング回路６０は、遅延ロックされるループ６２、可変従属 （slave）遅延回路６４、制御データラッチ６６、およびデータラッチ６８から 構成される。制御データラッチ６６は、制御データバス５４から制御データＣＤ １−ＣＤＮを受け取り、データラッチ６８は、データバス５６上でデータＤＡ１ −ＤＡＭを受け取る。加えて、ラッチング回路６０は、基準制御クロック信号Ｃ ＣＬＫＲＥＦおよび基準データクロック信号ＤＣＬＫＲＥＦを各クロックバス５ ５および５７から受け取る。 上述のように、基準制御クロック信号ＣＣＬＫＲＥＦは、遅延ロックされるル ープ６２を周波数ｆ_CCLKで駆動する、持続的なクロック信号である。図３を基準 して上述した遅延ロックされるループ３８のように、遅延ロックされるループ６ ２は、可変遅延回路４０、比較器４６および積分器４８で構成されている。可変 遅延回路４０は、従来構成のマルチタップ可変遅延回線７０および選択スイッチ ７１から構成されている。遅延回路４０は、いくつかの遅延クロック信号ＣＣＬ Ｋ１−ＣＣＬＫＮを供給し、各信号は周波数ｆ_CCLKを有し、基準制御クロック信 号ＣＣＬＫＲＥＦに対して各時間遅延分だけ遅延する。選択スイッチ７１は、論 理制御回路６１の制御下にあり、可変遅延回線７０の出力の一つを、遅延基準ク ロック信号ＣＣＬＫＤの形で制御データラッチに結合する。論理制御器６１は、 制御クロックＣＣＬＫＲＥＦに対してデータクロック期間の約半分遅延したパル スを有する遅延クロック信号ＣＣＬＫ−ＣＣＬＫＮを、遅延クロック信号ＣＣＬ ＫＤとして選択するためのスイッチ位置を選択する。論理制御器６１は、動作周 波数の変化の結果として起こり得るクロック期間の変化を調節するために、スイ ッチ位置を変化させることができる。上述のように、遅延基準クロック信号ＣＣ ＬＫＤは、制御データラッチ６６をアクティブにし、それにより、制御データＣ Ｄ１−ＣＤＮをラッチする。次に、ラッチされた制御データＣＤ１−ＣＤＮが、 論理制御回路６１で使用可能となる。 図３の回路と異なり、図４のラッチング回路６０は、遅延データクロック信号 ＤＣＬＫＤを生成するのに、第２の遅延ロックされるループを使用しない。代わ りに、基準データクロック信号ＤＣＬＫＲＥＦが、第２の可変遅延回線８２およ び第２のスイッチ８３から構成された従属遅延回路６４を駆動する。第２の遅延 回線８２の遅延は、積分器４８からの制御信号Ｖ_CONを第２の遅延回線８２の制 御入力８４に与えることにより制御される。第２の遅延回線８２の全体的な遅延 は、遅延ロックされるループ６２の可変遅延回線７０の遅延に実質的に等しい。 しかしながら、従属期間の回数が、遅延回線７０と８２との間では異なり得る。 第２の選択スイッチ８３は、遅延データクロックＤＣＬＫＤを生成するため、遅 延データクロック信号ＤＣＬＫ１−ＤＣＬＫＮの一つをデータラッチ６８に結合 し、これによりデータラッチ６８は、遅延期間Ｔ_D1分だけデータクロックＤＣＬ ＫＲＥＦに対して遅延される。遅延データクロックＤＣＬＫＤはラッチ６８を起 動し、それにより、ラッチデータＤＡ１−ＤＡＭが入力データバス７２に到達す る。次に、ラッチ６８によって、ラッチされたデータＤＡ１−ＤＡＭが、読み出 し／書き込み回路８４を介してメモリアレイ８２で利用可能となる。 ラッチング回路６０は、図３の遅延ロックされるループ５０を排除するために 、基準クロックＣＣＬＫＲＥＦおよび基準データクロックＤＣＬＫＲＥＦの一致 クロック期間Ｔを利用していることが、当業者には理解されるであろう。遅延デ ータクロックＤＣＬＫＤの遅延時間Ｔ_D1は、基準データクロックＤＣＬＫＲＥＦ に等しい周波数で駆動される遅延ロックされるループ６２により制御されるので 、遅延データクロックＤＣＬＫＤは、非持続的な基準データクロックＤＣＬＫＲ ＥＦのロックがなくとも、非持続的な基準データクロック信号ＤＣＬＫＲＥＦに 対し固定された位相関係を有する。 図３の遅延ロックされるループ５０を排除し、基準クロック信号ＣＣＬＫＲＥ Ｆに応じて遅延時間Ｔ_D1を確立することにより、メモリシステム５２は、非持続 的信号（ＤＣＬＫＲＥＦ）よりも持続信号（ＣＣＬＫＲＥＦ）に応じて遅延時 間Ｔ_D1を確立する。結果として、メモリシステム５２は、持続的に制御された時 間遅延Ｔ_D1を供給する一方で、遅延ロックされるループ５０を非持続的データク ロック信号ＤＣＬＫＲＥＦにロックしようとすることの困難を排除する。 上記のように、選択スイッチ７１、８３は可変遅延回路４０、６４の出力を選 択的に各ラッチ６６、６８に結合する。選択スイッチ７１、８３の位置は、論理 制御回路６１により選択される。好ましくは、選択スイッチ位置は、メモリデバ イス５８が製造されるときに、論理制御器６１にプログラムされている。しかし ながら、メモリデバイス５８が一つ以上の周波数で使用されていたり、データま たはコマンドの到達時刻が、各基準クロックＣＣＬＫＲＥＦ、ＤＣＬＫＲＥＦに 対して可変であるときは、メモリ制御器５３が、修正された選択スイッチ位置を 規定するため、論理制御回路６１にコマンドを送り得る。従って、マルチタップ 可変遅延回線７０を選択スイッチ７１、８３と組み合わせて用いることは、メモ リデバイス５８が多様な動作条件または周波数に「調整」されていることを可能 にする。 図５は、メモリ制御器５３および図４のメモリデバイス５８を３つ備えるコン ピュータシステム２００のブロック概略図である。コンピュータシステム２００ は、所望の演算およびタスクを行うためのソフトウエアを実行するなどコンピュ ータ機能を行うために、プロセッサ２０２を備える。またプロセッサ２０２は、 メモリ制御器５３をアクティブにするため、コマンド、アドレス、およびデータ バス２１０を備え、これにより、メモリデバイス５８との読み出しおよび書き込 みを制御する。キーパッドまたはマウスのような、一つ以上の入力デバイス２０ ４がプロセッサ２０２に結合されており、そこからオペレータはデータを手動で 入力できる。一つ以上の出力デバイス２０６が、出力データを表示するか、また はプロセッサ２０２によって生成されたデータを出力するために、プロセッサ２ ０２に結合されている。出力デバイスの例には、プリンタおよびビデオ表示ユニ ットがある。一つ以上のデータ記憶デバイス２０８が、外部記憶媒体（図示せず ）からのデータの記憶または検索を行うために、プロセッサに結合されている。 記憶デバイス２０８および記憶媒体の例には、ハードディスクおよびフロッピー ディスクを受けるドライブ、テープカセット、ならびにコンパクトディスク読み 出し専用メモリがある。 本発明を例示目的のみの実施形態で説明してきたが、本発明の精神および範囲 から逸れることなく様々な変更が可能であり得る。例えば、図５のコンピュータ システム２００は、３つのメモリデバイス５８しか備えていないが、より多い数 またはより少ない数のメモリデバイス５８がコンピュータシステム２００に含み 得る。同様に、遅延ロックされるループ６２のフィードバック部は、比較器４６ および積分器４８しか備えていないが、可変遅延回線７０、８２を制御するため に他の回路も使用し得る。また、他のフィードバック要素が比較器４６および積 分器４８を置き換え得ることは、当業者には理解される。例えば、比較器４６は 、いかなる公知の位相比較または検出回路とも置き換えが可能であり、積分器４ ８は従来のループフィルタと置き換え可能である。さらに、制御データおよびデ ータが、基準クロックＣＣＬＫＲＥＦ、ＤＣＬＫＲＥＦに対して一定の位相でラ ッチされるようメモリデバイス５８が動作するところでは、可変遅延回線７０、 ８２は一つの出力のみ有する。また本明細書では、遅延ロックされるループ６２ および追加の可変遅延ブロック８２の組み合わせがラッチング回路の一部として 記載されているが、他の多様な回路が、この組み合わせを援用するよう開発され 得る。さらに、本明細書では、可変遅延回線７０、８２の出力がラッチ６６、６ ８を駆動するように示してあるが、メモリデバイス５８内で、ラッチに加えて、 またはラッチ以外の動作タイミングを制御する他の回路も、この出力が駆動し得 る。さらに、本明細書に記載されている例示的実施形態は、基準クロック信号Ｃ ＣＬＫＲＥＦをロックするために、遅延ロックされるループ６２を用いているが 、当業者であれば、本明細書に記載されている回路を、ロッキングのための位相 ロックされるループを使用するように容易に調節し得る。従って、本発明は添付 の請求の範囲以外によって限定されるものではない。

【手続補正書】 【提出日】平成１１年８月１９日（１９９９．８．１９） 【補正内容】 請求の範囲 １．基準周波数でデータおよびコマンドを受け取るよう適合したメモリデバイ スであって、該メモリデバイスが、 ａ）データ入力端子（ＤＡ１−ＤＡＭ）と、 ｂ）コマンド入力端子（ＣＤ１−ＣＤＮ）と、 ｃ）一次遅延ロックされるループであって、該一次遅延ロックされるループが 、 ｃａ）該基準クロック周波数で基準クロック信号（ＣＣＬＫＲＥＦ）を受け 取るよう適合した基準クロック端子と、 ｃｂ）比較器（４６、４８）であって、該比較器が、 −該基準クロック端子に結合され該基準クロック信号（ＣＣＬＫＲＥＦ）を 受け取るよう適合された第１の入力端子と、 −遅延クロック信号（ＣＣＬＫＮ）を受け取る第２の入力端子と、を有し、 −該比較器（４６、４８）が、該第１の入力で受け取る該基準クロック信号（ＣＣＬＫＲＥＦ） と該第２の入力端子で受け取る該遅延クロック信号（ＣＣＬ ＫＮ） との間の関係を表示する比較信号（Ｖ_CON）を出力するよう応答する比較 器と、 ｃｃ）一次可変遅延ブロック（７０）であって、該一次可変遅延ブロックが 、 −該比較器（４６、４８）の出力に結合された一次制御入力と、 −該基準クロック端子に結合された一次クロック入力端子と、 −該比較器（４６、４８）の該第２入力端子に結合された第１遅延出力を有 し、 −該一次可変遅延ブロック（７０）が、該一次制御入力の該比較信号（Ｖ_{CO N}） に応答して可変する一次遅延を有する該基準クロック信号（ＣＣＬＫＲＥＦ ） に応答する該遅延クロック信号（ＣＣＬＫＮ）を生成する、一次可変遅延ブロ ック（７０）と、を備える一次遅延ロックされるループと、 ｄ）第２の遅延出力に結合されたクロッキング入力と、該コマンド入力端子（ ＣＤ１−ＣＤＮ） に結合されたコマンド入力と、を有するコマンドラッチと、 ｅ）二次クロック周波数で二次クロック信号（ＤＣＬＫＲＥＦ）を受け取るよ う適合した二次クロック端子と、 ｆ）二次遅延ブロック（８２）であって、該二次遅延ブロック（８２）が、 ｆａ）該比較器（４６、４８）の出力に結合された二次制御入力端子と、 ｆｂ）該二次クロック端子および二次遅延出力に結合された二次クロック入 力と、を有し、 ｆｃ）該二次制御入力の該比較信号（Ｖ_CON）に応答して可変し二次遅延を 有する二次周波数で、第１の二次遅延信号（ＤＣＬＫＤ）を該二次遅延出力に生 成する、該二次遅延ブロックと、 ｇ）該第１の二次遅延出力（ＤＣＬＫＤ）に結合されたデータクロッキング入 力および該データ入力端子（ＤＡ１−ＤＡＭ）に結合されたデータ入力を有する データラッチ（６８）と、 を備えるメモリデバイス。２．ａ） 前記一次可変遅延ブロック（７０）が、前記一次クロック入力と前記一 次制御入力での前記比較信号（Ｖ_CON）に応答して可変する前記第２の遅延出力 との間で、第２の一次遅延で第２の二次遅延信号を供給する第２の遅延出力をさ らに備え、 ｂ）該第２の一次遅延が第１の一次遅延と異なる、請求項１ に記載のメモリデバイス。 ３．それぞれのクロック周波数およびクロック位相を有するコマンドクロック 信号およびデータクロック信号それぞれに応答して、メモリデバイス内でコマン ドおよびデータをラッチする方法であって、該方法が、 ａ）該コマンドクロック信号に応答して遅延コマンドクロック信号を生成し、 該遅延コマンドクロック信号がコマンド遅延時間分だけ該コマンドクロック信号 から遅延される工程と、ｂ）該データクロック信号に応答して遅延データクロック信号を生成し、該遅 延データクロック信号がデータ遅延時間分だけ該データクロック信号から遅延さ れる工程 と、ｃ）該遅延コマンドクロック信号の位相を該コマンドクロック信号の位相と比 較する工程と、 ｄ）位相比較の工程に応答して、調整された遅延コマンドクロック信号を生成 するために、コマンド遅延時間を調整する工程と、 ｅ）位相比較の工程に応答して、調整された遅延データクロック信号を生成す るために、データ遅延時間を調整する工程と ｆ）該調整された遅延データクロック信号に応答してデータをラッチする工程 と、 を包含する方法。４． 遅延データクロック信号を生成する前記工程が、前記データクロック信号を 遅延回線に供給する工程、および該データ遅延時間の調整が該遅延回線の遅延の 調整の工程を含む、請求項３に記載の方法。

───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ， ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，Ｌ Ｕ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ， ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，ＫＥ，ＬＳ，Ｍ Ｗ，ＳＤ，ＳＺ，ＵＧ，ＺＷ)，ＥＡ(ＡＭ，ＡＺ，ＢＹ ，ＫＧ，ＫＺ，ＭＤ，ＲＵ，ＴＪ，ＴＭ)，ＡＬ，ＡＭ ，ＡＴ，ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ， ＣＡ，ＣＨ，ＣＮ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＥＥ，Ｅ Ｓ，ＦＩ，ＧＢ，ＧＥ，ＧＨ，ＧＭ，ＧＷ，ＨＵ，ＩＤ ，ＩＬ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ， ＬＣ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＤ，Ｍ Ｇ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＮＯ，ＮＺ，ＰＬ，ＰＴ ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＳＬ， ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＵＡ，ＵＧ，ＵＺ，ＶＮ，Ｙ Ｕ，ＺＷ

Claims (1)

1. 【特許請求の範囲】 １．遅延された第２のクロック信号を、基準周波数を有する基準クロック信号 および該基準周波数と実質的に等しい周波数である第２の周波数を有する第２の クロック信号に応答して発生させるクロック発生器であって、該クロック発生器 が、 遅延ロックされるループを備え、該遅延ロックされるループが、 該基準クロック信号を受け取るよう適合した基準クロック端子と、 該基準クロック端子に結合され、該基準クロック信号を受け取るよう適合した 第１の入力、および遅延クロック信号を受け取る第２の入力を有する比較器であ って、該比較器が、該基準クロック信号および該遅延クロック信号に応答して、 該基準クロック信号と該遅延クロック信号との関係を表示する比較信号を出力端 子上に出力する、比較器と、 該比較器の出力端子に結合された一次制御入力、該基準クロック端子に結合さ れた一次クロック入力、および該比較器の該第２の入力に結合された第１の遅延 出力を有する一次可変遅延ブロックであって、該一次可変遅延ブロックが、該一 次制御入力の該比較信号に応答して可変する第１の一次遅延を有する該基準クロ ック信号に応答する該遅延クロック信号を生成する、一次可変ブロックと、 二次クロック信号を受け取るよう適合した二次クロック端子と、 該比較器の出力端子に結合された二次制御入力、二次クロック端子に結合され た二次クロック入力、および第１の二次遅延出力を有する二次可変遅延ブロック であって、該二次可変遅延ブロックが、該二次制御入力の比較信号に応答して可 変する二次遅延を有する該二次クロック信号に応答する第１の二次遅延信号を生 成する、二次可変遅延ブロックと、 を備える、クロック発生器。 ２．前記一次可変遅延ブロックが、第２の遅延出力をさらに備え、該一次可変 遅延ブロックが、前記一次クロック入力と、前記一次制御入力の前記比較信号に 応答して可変する前記二次遅延出力との間で、第２の一次遅延を有する一次可変 遅延ブロックであって、該第２の一次遅延が前記第１の一次遅延と異なる、請求 項１に記載のクロック発生器。 ３．前記比較器が、位相比較回路および積分器を備える、請求項１に記載のク ロック発生器。 ４．前記二次可変遅延ブロックが、第２の二次遅延出力を備え、該二次可変遅 延ブロックが、第２の二次遅延出力の該第２の二次遅延信号を供給するよう作用 し、スイッチ出力、前記第１の二次遅延出力に結合された第１の入力、および該 第２二次遅延出力に結合された第２のスイッチ入力を有する選択器をさらに備え る、請求項１に記載のクロック発生器 ５．基準周波数でデータおよびコマンドを受け取るよう適合したメモリデバイ スであって、該メモリデバイスが、 データ入力端子と、 コマンド入力端子と、 一次遅延ロックされたループを備え、該一次遅延ロックされたループが、 基準クロック周波数で基準クロック信号を受け取るよう適合した基準クロック 端子と、 該基準クロック端子に結合され該基準クロック信号を受け取るよう適合され た第１の入力端子と、遅延クロック信号を受け取る第２の入力を有する比較器で あって、該比較器が、該第１の入力で受け取る該基準クロック信号と該第２の入 力端子で受け取る該遅延クロック信号との間の関係を表示する比較信号を出力す るよう応答する比較器と、 該比較器の出力に結合された一次制御入力、該基準クロック端子に結合され た一次クロック入力端子、および該比較器の該第２入力端子に結合された第１遅 延出力を有する一次可変遅延ブロックであって、該一次可変遅延ブロックが、該 一次制御入力の該比較信号に応答して可変する一次遅延を有する該基準クロック 信号に応答する該遅延クロック信号を生成する、一次可変遅延ブロックと、を備 え、該メモリデバイスが、 第２の遅延出力に結合されたクロッキング入力と、該コマンド入力端子に結合 されたコマンド入力と、を有するコマンドラッチと、 二次クロック周波数で二次クロック信号を受け取るよう適合した二次クロック 端子と、 該比較器の出力に結合された二次制御入力端子、該二次クロック端子に結合さ れた二次クロック入力、および二次遅延出力とを有する二次遅延ブロックであっ て、該二次遅延ブロックが、該二次制御入力の該比較信号に応答して可変する二 次遅延を有する二次周波数で、第１の二次遅延信号を該二次遅延出力に生成する 、二次遅延ブロックと、 該第１の二次遅延出力に結合されたクロッキング入力および該データ入力端子 に結合されたデータ入力を有するデータラッチと、 を備えるメモリデバイス。 ６．前記一次可変遅延ブロックが、前記一次クロック入力と前記一次制御入力で の前記比較信号に応答して可変する前記第２の遅延出力との間で、第２の一次遅 延で第２の二次遅延信号を供給する第２の遅延出力をさらに備え、該第２の一次 遅延が第１の一次遅延と異なる、請求項５に記載のメモリデバイス。 ７．クロック周波数を有する非持続的なデータクロック信号に応じてデータを ラッチするためのラッチング回路であって、該ラッチング回路が、 データクロック信号を受け取るよう適合したデータクロック端子と、 ラッチされたデータを受け取るよう適合したデータ端子と、 非持続的なクロック信号の周波数で基準クロック信号を生成するよう作動する 基準クロックソースと、 該基準クロックソース、遅延部分、およびフィードバック部分に接続された基 準信号入力を有する遅延ロックされるループで、該フィードバック部分がフィー ドバック信号を供給する、遅延ロックされるループと、 データクロック端子に結合されたクロック入力およびフィードバック部分に結 合された制御入力を有する従属遅延回線で、該従属遅延回線が、第１の従属出力 を有し、該データクロック信号および該フィードバック信号に応答して、該第１ の従属出力に遅延データクロック信号の供給に応答する、従属遅延回線と、 該データ端子に結合されたデータ入力および該第１の従属出力に結合されたク ロッキング入力を有するデータラッチで、該データラッチが遅延データクロック 信号に応答したデータをラッチするよう応答するデータラッチと、 を備えるラッチング回路。 ８．前記従属遅延回線が第２の従属出力を備え、該従属遅延回線と該データラ ッチとの間に結合された選択スイッチをさらに備え、該選択スイッチが該第１の 従属出力に結合された第１のスイッチ出力、該第２の従属出力に結合された第２ のスイッチ入力、および該データラッチのクロッキング入力に結合されたスイッ チ出力、を有する選択スイッチである、請求項７に記載のラッチング回路。 ９．それぞれのクロック周波数およびクロック位相を有するコマンドクロック 信号およびデータクロックそれぞれに応答して、メモリデバイス内でコマンドお よびデータをラッチする方法であって、該方法が、 該コマンドクロック信号に応答して遅延コマンドクロック信号を生成し、該遅 延コマンドクロック信号がコマンド遅延時間分だけ該コマンドクロック信号から 遅延される工程と、 該データクロック信号に応答して遅延データクロック信号を生成し、該遅延デ ータクロック信号がデータ遅延時間分だけ該データクロック信号から遅延してい る工程と、 該遅延コマンドクロック信号の位相を該コマンドクロック信号の位相と比較す る工程と、 位相比較の工程に応答して、調整された遅延コマンドクロック信号を生成する ために、コマンド遅延時間を調整する工程と、 位相比較の工程に応答して、調整された遅延データクロック信号を生成するた めに、データ遅延時間を調整する工程と 調整された遅延データクロック信号に応答してデータをラッチする工程と、 を包含する方法。 １０．遅延データクロック信号を生成する前記工程が、前記データクロック信号 を遅延回線に供給する工程、および該遅延回線中の遅延の調整を含むデータ時間 の調整の工程を含む、請求項９に記載の方法。