JP4923395B2 - 半導体回路、半導体回路特性監視方法、半導体回路試験方法、半導体回路試験装置及び半導体回路試験プログラム - Google Patents
半導体回路、半導体回路特性監視方法、半導体回路試験方法、半導体回路試験装置及び半導体回路試験プログラム Download PDFInfo
- Publication number
- JP4923395B2 JP4923395B2 JP2004250782A JP2004250782A JP4923395B2 JP 4923395 B2 JP4923395 B2 JP 4923395B2 JP 2004250782 A JP2004250782 A JP 2004250782A JP 2004250782 A JP2004250782 A JP 2004250782A JP 4923395 B2 JP4923395 B2 JP 4923395B2
- Authority
- JP
- Japan
- Prior art keywords
- delay amount
- circuit
- signal
- semiconductor
- semiconductor circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
- H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
- H03L7/0814—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the phase shifting device being digitally controlled
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
- H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
- H03L7/0816—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the controlled phase shifter and the frequency- or phase-detection arrangement being connected to a common input
Description
(付記1)
所望の信号遅延量を供給するDLL回路よりなり、
当該DLL回路は信号遅延量の変動を検出する検出手段と、検出手段により検出された信号遅延量の変動に応じてDLL回路の信号遅延量を制御するための遅延量制御信号を発生する遅延量制御手段とを含み、
更に、前記遅延量制御信号に基づいて半導体回路の回路特性を判定する回路特性判定手段を含む半導体回路。
(付記2)
複数の半導体素子中の実際に適用する半導体素子の数を調整することにより、各半導体素子毎に発生する信号遅延量による合計の信号遅延量を制御するDLL回路よりなり、
前記DLL回路は所望の信号遅延量を得るため、適用されている数の半導体素子による合計の信号遅延量を検出し、その検出結果に応じて適用する半導体素子の数を制御するための遅延量制御信号を発生する遅延量制御手段を含み、
更に、前記遅延量制御信号に基づいて半導体回路の回路特性を検出する手段を含む半導体回路。
(付記3)
所望の信号遅延量を供給するDLL回路を含む半導体回路の回路特性を監視する方法であって、
DLL回路に含まれる、当該DLL回路による信号遅延量の変動を検出する検出手段により検出された信号遅延量の変動に応じてDLL回路の信号遅延量を制御するための遅延量制御信号を発生する遅延量制御手段によって発生された遅延量制御信号に基づいて半導体回路の回路特性を監視する方法。
(付記4)
複数の半導体素子中の実際に適用する半導体素子の数を調整することにより、各半導体素子毎に発生する信号遅延量による合計の信号遅延量を制御するDLL回路を含む半導体回路の回路特性を監視する方法であって、
前記DLL回路に含まれる、所望の信号遅延量を得るために現在適用されている数の半導体素子による合計の信号遅延量を検出し、その検出結果に応じて適用する半導体素子の数を制御するための遅延量制御信号を発生する遅延量制御手段によって発生される遅延量制御信号に基づいて半導体回路の回路特性を監視する方法。
(付記5)
所望の信号遅延量を供給するDLL回路を含む半導体回路の回路特性を試験する半導体回路試験方法であって、
DLL回路に含まれる、当該DLL回路による信号遅延量の変動を検出する検出手段により検出された信号遅延量の変動に応じてDLL回路の信号遅延量を制御するための遅延量制御信号を発生する遅延量制御手段によって発生された遅延量制御信号に基づいて半導体回路の回路特性を判定することによって半導体回路の良否を判断する半導体回路試験方法。
(付記6)
複数の半導体素子中の実際に適用する半導体素子の数を調整することにより、各半導体素子毎に発生する信号遅延量による合計の信号遅延量を制御するDLL回路を含む半導体回路の回路特性を試験する半導体回路試験方法であって、
前記DLL回路に含まれる、所望の信号遅延量を得るために現在適用されている数の半導体素子による合計の信号遅延量を検出し、その検出結果に応じて適用する半導体素子の数を制御するための遅延量制御信号を発生する遅延量制御手段による遅延量制御信号に基づいて半導体回路の回路特性を判定することによって半導体回路の良否を判断する半導体回路試験方法。
(付記7)
更に、予め、適用されるクロック周波数、並びにプロセス変動によるDLL回路における回路特性のバラツキの範囲を加味した遅延量制御信号の変動範囲をシミュレーションによって得ておく段階と、
前記段階によってシミュレーションによって得られた遅延制御信号の変動範囲を超える遅延制御信号が検出された場合には、当該半導体回路を不良と判定する付記6に記載の半導体回路試験方法。
(付記8)
所望の信号遅延量を供給するDLL回路を含む半導体回路の回路特性を試験する半導体回路試験装置であって、
DLL回路に含まれる、当該DLL回路による信号遅延量の変動を検出する検出手段により検出された信号遅延量の変動に応じてDLL回路の信号遅延量を制御するための遅延量制御信号を発生する遅延量制御手段によって発生された遅延量制御信号に基づいて半導体回路の回路特性を判定することによって半導体回路の良否を判断する判断手段よりなる半導体回路試験装置。
(付記9)
複数の半導体素子中の実際に適用する半導体素子の数を調整することにより、各半導体素子毎に発生する信号遅延量による合計の信号遅延量を制御するDLL回路を含む半導体回路の回路特性を試験する半導体回路試験装置であって、
前記DLL回路に含まれる、所望の信号遅延量を得るために現在適用されている数の半導体素子による合計の信号遅延量を検出し、その検出結果に応じて適用する半導体素子の数を制御するための遅延量制御信号を発生する遅延量制御手段による遅延量制御信号に基づいて半導体回路の回路特性を判定することによって半導体回路の良否を判断する判断手段よりなる半導体回路試験装置。
(付記10)
更に、予め、適用されるクロック周波数、並びにプロセス変動によるDLL回路における回路特性のバラツキの範囲を加味した遅延量制御信号の変動範囲をシミュレーションによって得、これを記憶する記憶手段を含み、
前記判断手段は、前記記憶手段に記憶された遅延制御信号の変動範囲を超える遅延制御信号が検出された場合には、当該半導体回路を不良と判定することを特徴とする付記9に記載の半導体回路試験装置。
(付記11)
所望の信号遅延量を供給するDLL回路を含む半導体回路の回路特性を試験する処理をコンピュータに実行させるための命令よりなるプログラムであって、
DLL回路に含まれる、当該DLL回路による信号遅延量の変動を検出する検出手段により検出された信号遅延量の変動に応じてDLL回路の信号遅延量を制御するための遅延量制御信号を発生する遅延量制御手段によって発生された遅延量制御信号に基づいて半導体回路の回路特性を判定することによって半導体回路の良否を判断するための命令よりなるプログラム。
(付記12)
複数の半導体素子中の実際に適用する半導体素子の数を調整することにより、各半導体素子毎に発生する信号遅延量による合計の信号遅延量を制御するDLL回路を含む半導体回路の回路特性を試験する処理をコンピュータに実行させるための命令よりなるプログラムであって、
前記DLL回路に含まれる、所望の信号遅延量を得るために現在適用されている数の半導体素子による合計の信号遅延量を検出し、その検出結果に応じて適用する半導体素子の数を制御するための遅延量制御信号を発生する遅延量制御手段による遅延量制御信号に基づいて半導体回路の回路特性を判定することによって半導体回路の良否を判断するための命令よりなるプログラム。
(付記13)
更に、予め、適用されるクロック周波数、並びにプロセス変動によるDLL回路における回路特性のバラツキの範囲を加味した遅延量制御信号の変動範囲をシミュレーションによって得るための命令と、
このようにしてシミュレーションによって得られた遅延制御信号の変動範囲を超える遅延制御信号が検出された場合には、当該半導体回路を不良と判定するための命令よりなる付記12に記載のプログラム。
50 DLL回路
10 遅延素子
20 位相比較器
30 積分器(遅延制御部)
Claims (5)
- 所望の信号遅延量を供給するDLL回路よりなり、
当該DLL回路は信号遅延量の変動を検出する検出手段と、検出手段により検出された信号遅延量の変動に応じてDLL回路の信号遅延量を制御するための遅延量制御信号を発生する積分器とを含み、
更に、前記積分器が生成する遅延量制御信号を受信し、前記遅延量制御信号の値をモニター結果として出力する遅延量判定回路を含む半導体回路。 - 所望の信号遅延量を供給するDLL回路を含む半導体回路の回路特性を監視する方法であって、
DLL回路に含まれる、当該DLL回路による信号遅延量の変動を検出する検出手段により検出された信号遅延量の変動に応じてDLL回路の信号遅延量を制御するための遅延量制御信号を発生する積分器によって発生された遅延量制御信号を遅延量判定回路で受信し、当該遅延量判定回路で受信された遅延量制御信号の値であるモニター結果に基づいて半導体回路の回路特性を監視する方法。 - 所望の信号遅延量を供給するDLL回路を含む半導体回路の回路特性を試験する半導体回路試験方法であって、
DLL回路に含まれる、当該DLL回路による信号遅延量の変動を検出する検出手段により検出された信号遅延量の変動に応じてDLL回路の信号遅延量を制御するための遅延量制御信号を発生する積分器によって発生される遅延量制御信号を遅延量判定回路で受信し、当該遅延量判定回路で受信された遅延量制御信号の値であるモニター結果に基づいて半導体回路の回路特性を判定することによって半導体回路の良否を判断する半導体回路試験方法。 - 所望の信号遅延量を供給するDLL回路を含む半導体回路の回路特性を試験する半導体回路試験装置であって、
DLL回路に含まれる、当該DLL回路による信号遅延量の変動を検出する検出手段により検出された信号遅延量の変動に応じてDLL回路の信号遅延量を制御するための遅延量制御信号を発生する積分器によって発生される遅延量制御信号が遅延量判定回路によって受信され、当該遅延量判定回路によって受信される遅延量制御信号の値が前記遅延量判定回路によってモニター結果として出力され、当該モニター結果に基づいて半導体回路の回路特性を判定することによって半導体回路の良否を判断する判断手段よりなる半導体回路試験装置。 - 所望の信号遅延量を供給するDLL回路を含む半導体回路の回路特性を試験する処理をコンピュータに実行させるための命令よりなるプログラムであって、
DLL回路に含まれる、当該DLL回路による信号遅延量の変動を検出する検出手段により検出された信号遅延量の変動に応じてDLL回路の信号遅延量を制御するための遅延量制御信号を発生する積分器によって発生される遅延量制御信号が遅延量判定回路によって受信され、当該遅延量判定回路によって受信される遅延量制御信号の値が前記遅延量判定回路によってモニター結果として出力され、当該モニター結果に基づいて半導体回路の回路特性を判定することによって半導体回路の良否を判断するための命令よりなるプログラム。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004250782A JP4923395B2 (ja) | 2004-08-30 | 2004-08-30 | 半導体回路、半導体回路特性監視方法、半導体回路試験方法、半導体回路試験装置及び半導体回路試験プログラム |
US11/019,238 US7274200B2 (en) | 2004-08-30 | 2004-12-23 | Semiconductor circuit, method of monitoring semiconductor-circuit performance, method of testing semiconductor circuit, equipment for testing semiconductor circuit, and program for testing semiconductor circuit |
EP04258196A EP1630567A1 (en) | 2004-08-30 | 2004-12-31 | System and method for monitoring and testing a semiconductor circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004250782A JP4923395B2 (ja) | 2004-08-30 | 2004-08-30 | 半導体回路、半導体回路特性監視方法、半導体回路試験方法、半導体回路試験装置及び半導体回路試験プログラム |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006064666A JP2006064666A (ja) | 2006-03-09 |
JP4923395B2 true JP4923395B2 (ja) | 2012-04-25 |
Family
ID=35169906
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004250782A Expired - Fee Related JP4923395B2 (ja) | 2004-08-30 | 2004-08-30 | 半導体回路、半導体回路特性監視方法、半導体回路試験方法、半導体回路試験装置及び半導体回路試験プログラム |
Country Status (3)
Country | Link |
---|---|
US (1) | US7274200B2 (ja) |
EP (1) | EP1630567A1 (ja) |
JP (1) | JP4923395B2 (ja) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7750618B1 (en) * | 2006-07-25 | 2010-07-06 | Integrated Device Technology, Inc. | System and method for testing a clock circuit |
JP2010087275A (ja) * | 2008-09-30 | 2010-04-15 | Panasonic Corp | 半導体集積回路および電子機器 |
JP5579979B2 (ja) * | 2008-10-30 | 2014-08-27 | ピーエスフォー ルクスコ エスエイアールエル | 半導体装置、内部信号タイミング回路、及び遅延時間測定方法 |
CN104360214A (zh) * | 2014-11-07 | 2015-02-18 | 苏州三屹晨光工业设备有限公司 | 电池初次顶侧密封机的短路测试机构 |
US11321072B2 (en) | 2016-03-30 | 2022-05-03 | Ford Global Technologies, Llc | Vehicle computer update authentication |
CN109074247B (zh) * | 2016-03-30 | 2022-10-25 | 福特全球技术公司 | 车辆计算机更新认证 |
Family Cites Families (18)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3260048B2 (ja) * | 1994-12-13 | 2002-02-25 | 株式会社東芝 | クロック信号発生回路及び半導体装置 |
US5920518A (en) * | 1997-02-11 | 1999-07-06 | Micron Technology, Inc. | Synchronous clock generator including delay-locked loop |
JP3483437B2 (ja) * | 1997-08-29 | 2004-01-06 | 富士通株式会社 | 半導体装置及びその試験方法 |
JP2000065902A (ja) * | 1998-08-25 | 2000-03-03 | Mitsubishi Electric Corp | 半導体装置 |
JP2000306399A (ja) * | 1999-04-22 | 2000-11-02 | Mitsubishi Electric Corp | 半導体装置 |
KR100331561B1 (ko) * | 1999-11-23 | 2002-04-06 | 윤종용 | 번-인 테스트시 고주파로 동작 가능한 지연동기회로를갖는 반도체 메모리 장치 및 이 지연동기회로의 동작방법 |
JP3807593B2 (ja) | 2000-07-24 | 2006-08-09 | 株式会社ルネサステクノロジ | クロック生成回路および制御方法並びに半導体記憶装置 |
JP2002093167A (ja) * | 2000-09-08 | 2002-03-29 | Mitsubishi Electric Corp | 半導体記憶装置 |
US6437553B1 (en) * | 2000-09-29 | 2002-08-20 | Agilenttechnologies, Inc. | Method for delay line linearity testing |
US6476594B1 (en) * | 2001-05-31 | 2002-11-05 | Lsi Logic Corporation | Method and apparatus for testing high frequency delay locked loops |
US6850107B2 (en) * | 2001-08-29 | 2005-02-01 | Micron Technology, Inc. | Variable delay circuit and method, and delay locked loop, memory device and computer system using same |
KR100437611B1 (ko) * | 2001-09-20 | 2004-06-30 | 주식회사 하이닉스반도체 | 혼합형 지연 록 루프 회로 |
US6759911B2 (en) * | 2001-11-19 | 2004-07-06 | Mcron Technology, Inc. | Delay-locked loop circuit and method using a ring oscillator and counter-based delay |
JP2003273728A (ja) * | 2002-03-14 | 2003-09-26 | Ricoh Co Ltd | 半導体装置 |
US6861886B1 (en) * | 2003-05-21 | 2005-03-01 | National Semiconductor Corporation | Clock deskew protocol using a delay-locked loop |
US7075285B2 (en) * | 2004-05-12 | 2006-07-11 | Richard Chin | Delay locked loop circuit and method for testing the operability of the circuit |
KR100546135B1 (ko) * | 2004-05-17 | 2006-01-24 | 주식회사 하이닉스반도체 | 지연 고정 루프를 포함하는 메모리 장치 |
JP2006025168A (ja) * | 2004-07-08 | 2006-01-26 | Sony Corp | 遅延同期ループ回路の良否検査方法及び遅延同期ループ回路の良否検査回路 |
-
2004
- 2004-08-30 JP JP2004250782A patent/JP4923395B2/ja not_active Expired - Fee Related
- 2004-12-23 US US11/019,238 patent/US7274200B2/en active Active
- 2004-12-31 EP EP04258196A patent/EP1630567A1/en not_active Ceased
Also Published As
Publication number | Publication date |
---|---|
US20060043999A1 (en) | 2006-03-02 |
JP2006064666A (ja) | 2006-03-09 |
EP1630567A1 (en) | 2006-03-01 |
US7274200B2 (en) | 2007-09-25 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5663991A (en) | Integrated circuit chip having built-in self measurement for PLL jitter and phase error | |
US7406646B2 (en) | Multi-strobe apparatus, testing apparatus, and adjusting method | |
US7734967B2 (en) | Semiconductor memory device and testing method of the same | |
CN107896105B (zh) | 用于锁相回路的片上测量 | |
EP3239673B1 (en) | Semiconductor device, temperature sensor and power supply voltage monitor | |
US8560993B2 (en) | Semiconductor device and method of testing the same | |
US7116142B2 (en) | Apparatus and method for accurately tuning the speed of an integrated circuit | |
JP2003121505A (ja) | テスト回路及びテスト方法 | |
JP4923395B2 (ja) | 半導体回路、半導体回路特性監視方法、半導体回路試験方法、半導体回路試験装置及び半導体回路試験プログラム | |
JPH08315598A (ja) | テスト機能内蔵メモリ集積回路 | |
JP2008002900A (ja) | 半導体装置のスクリーニング方法と装置並びにプログラム | |
US7705581B2 (en) | Electronic device and method for on chip jitter measurement | |
US20050110513A1 (en) | Semiconductor test module and method of testing semiconductor device | |
US6384649B1 (en) | Apparatus and method for clock skew measurement | |
US7565582B2 (en) | Circuit for testing the AC timing of an external input/output terminal of a semiconductor integrated circuit | |
US20080048750A1 (en) | Delay circuit, test apparatus, storage medium semiconductor chip, initializing circuit and initializing method | |
US10483991B2 (en) | Semiconductor device and test method | |
JP2003344507A (ja) | 半導体装置の試験方法及び試験装置 | |
US6954913B2 (en) | System and method for in-situ signal delay measurement for a microprocessor | |
US20040236531A1 (en) | Method for adaptively testing integrated circuits based on parametric fabrication data | |
JP3858729B2 (ja) | 信号測定回路及び信号表示装置及び信号変化遅延時間測定回路及び画像形成装置 | |
US6728651B1 (en) | Methods and apparatuses for digitally tuning a phased-lock loop circuit | |
JP2004219097A (ja) | 半導体試験装置 | |
CN117639740A (zh) | 延时监测电路 | |
JP2002125249A (ja) | 信号検査装置および信号検査方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070822 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110125 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120110 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120123 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150217 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4923395 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |