JPH0152945B2 - - Google Patents
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- JPH0152945B2 JPH0152945B2 JP55133561A JP13356180A JPH0152945B2 JP H0152945 B2 JPH0152945 B2 JP H0152945B2 JP 55133561 A JP55133561 A JP 55133561A JP 13356180 A JP13356180 A JP 13356180A JP H0152945 B2 JPH0152945 B2 JP H0152945B2
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- Japan
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- clock
- circuit
- clock signal
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- 238000000034 method Methods 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 10
- 230000001360 synchronised effect Effects 0.000 description 6
- 230000003111 delayed effect Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 230000005764 inhibitory process Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0331—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop with a digital phase-locked loop [PLL] processing binary samples, e.g. add/subtract logic for correction of receiver clock
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】
この発明は、データ・モデム等のデイジタル演
算システム相互間におけるビツト同期等のクロツ
ク同期を行なうためのクロツク同期方式に関す
る。
算システム相互間におけるビツト同期等のクロツ
ク同期を行なうためのクロツク同期方式に関す
る。
従来、同期形データ・モデムのように送信側
（主側）のビツト繰返し周波数に受信側（従側）
のビツト繰返し周波数を合わせる（この操作をク
ロツク同期という）必要のある、主−従の関係に
あるデイジタル演算システム相互間では、従側シ
ステムにおいてアナログ回路で構成されたVCO
（電圧制御発振器）より発生するクロツク信号の
周波数を自動的に調整して、主側システムのクロ
ツク信号周波数に合わせる方法が用いられてき
た。
（主側）のビツト繰返し周波数に受信側（従側）
のビツト繰返し周波数を合わせる（この操作をク
ロツク同期という）必要のある、主−従の関係に
あるデイジタル演算システム相互間では、従側シ
ステムにおいてアナログ回路で構成されたVCO
（電圧制御発振器）より発生するクロツク信号の
周波数を自動的に調整して、主側システムのクロ
ツク信号周波数に合わせる方法が用いられてき
た。
ところが、最近のデイジタル信号処理技術と
LSI技術の発展により、従来アナログ回路で構成
されていたものもデイジタル回路で構成されるこ
とが多くなつている。そこでVCOもデイジタル
回路で構成することになるが、アナログ回路の
VCOは瞬時周波数を連続的に変化できるのに対
し、デイジタル回路ではそれができない。従つ
て、一定周期に対してその一部のクロツク信号を
間引いたり、逆にクロツク信号を付け加えたりし
て主側システムのクロツク信号周波数と合わせる
という手段がとられている。
LSI技術の発展により、従来アナログ回路で構成
されていたものもデイジタル回路で構成されるこ
とが多くなつている。そこでVCOもデイジタル
回路で構成することになるが、アナログ回路の
VCOは瞬時周波数を連続的に変化できるのに対
し、デイジタル回路ではそれができない。従つ
て、一定周期に対してその一部のクロツク信号を
間引いたり、逆にクロツク信号を付け加えたりし
て主側システムのクロツク信号周波数と合わせる
という手段がとられている。
第１図は従来のデイジタル回路構成のクロツク
同期回路の一例であり、全体として位相同期ルー
プを構成している。入力クロツク信号１１は主側
システムよりのクロツク信号又はそれから派生し
たクロツク信号である。位相比較回路１２はこの
入力クロツク信号１１と出力クロツク信号１３と
を比較し、制御信号１４を出す。クロツク制御回
路１７はこの制御信号１４によりクロツク信号源
１５からの一定周波数の原クロツク信号１６の一
部を間引いたクロツク信号１８をつくりカウンタ
１９におくる。
同期回路の一例であり、全体として位相同期ルー
プを構成している。入力クロツク信号１１は主側
システムよりのクロツク信号又はそれから派生し
たクロツク信号である。位相比較回路１２はこの
入力クロツク信号１１と出力クロツク信号１３と
を比較し、制御信号１４を出す。クロツク制御回
路１７はこの制御信号１４によりクロツク信号源
１５からの一定周波数の原クロツク信号１６の一
部を間引いたクロツク信号１８をつくりカウンタ
１９におくる。
第２図は第１図を説明するため波形図であり、
ａは原クロツク信号１６、ｂは入力クロツク信号
１１、ｃは出力クロツク信号１３、ｄは制御信号
１４、ｅはクロツク信号１８をそれぞれ示してい
る。ａとｂとは本来、非同期である。ｃとｅから
わかるように、カウンタ１９はこの例では４進カ
ウンタである。位相比較回路１２は入力クロツク
信号１１と出力クロツク信号１３の位相を比較す
るが、この例では信号１１をＡ、信号１３をＢと
すると、論理Ｃ＝Ｂをとる回路であり、その出
力である制御信号１４の波形は第２図ｄのように
なる。クロツク制御回路１７は原クロツク信号１
６のうち制御信号１４が「１」になつた直後のク
ロツク信号を１個間引いて第２図ｅのクロツク信
号１８をつくる。この結果、長い期間で見た出力
クロツク信号１３の周波数は入力クロツク信号１
１の周波数とｂ，ｃに示すごとく一致する。
ａは原クロツク信号１６、ｂは入力クロツク信号
１１、ｃは出力クロツク信号１３、ｄは制御信号
１４、ｅはクロツク信号１８をそれぞれ示してい
る。ａとｂとは本来、非同期である。ｃとｅから
わかるように、カウンタ１９はこの例では４進カ
ウンタである。位相比較回路１２は入力クロツク
信号１１と出力クロツク信号１３の位相を比較す
るが、この例では信号１１をＡ、信号１３をＢと
すると、論理Ｃ＝Ｂをとる回路であり、その出
力である制御信号１４の波形は第２図ｄのように
なる。クロツク制御回路１７は原クロツク信号１
６のうち制御信号１４が「１」になつた直後のク
ロツク信号を１個間引いて第２図ｅのクロツク信
号１８をつくる。この結果、長い期間で見た出力
クロツク信号１３の周波数は入力クロツク信号１
１の周波数とｂ，ｃに示すごとく一致する。
このようなクロツク同期回路では、入力クロツ
ク信号１１の周波数fiの変化できる範囲は、クロ
ツク源１５からの一定周波数の原クロツク信号１
６の周波数foによつて決まり、上記の例では、 fo／５fifo／４ ……(1) となる。
ク信号１１の周波数fiの変化できる範囲は、クロ
ツク源１５からの一定周波数の原クロツク信号１
６の周波数foによつて決まり、上記の例では、 fo／５fifo／４ ……(1) となる。
さて、同期型データ・モデムのように、送信側
では主側システムになるし、受信側では従側シス
テムになるデイジタル演算システムにおいては、
LSI化する場合には主従のシステムの回路をでき
るだけ共用して設計するであろうし、主従のシス
テムが一体化されることになるので、主従のシス
テムにおける演算動作の基準タイミング信号とな
る原クロツク信号も同一のものが使われることに
なる。このとき、主側システムは原クロツク信号
の一定個数分の周期で働くことになる。例えば４
個の原クロツク信号で主側システムの演算動作が
一巡し、これに同期して第１図における入力クロ
ツク信号１１が従側システムのクロツク同期回路
に与えられるとする。ここで、原クロツク信号周
波数がfi1のシステム＃１が主側システムになり、
原クロツク信号周波数がfi2のシステム＃２が従
側システムになつたとすると、 fi1／４＝fi ……(2) となる。従つて、従側システムの原クロツク信号
周波数fi2は、主側システムの原クロツク信号周
波数fi2との関係が fi2／５fi1／４fi2／４ ……(3) になつていなければ、同期できないので、 fi2fi1 ……(4) の条件が必要である。逆に、システム＃２が主側
システムで、システム＃１が従側システムになれ
ば fi1fi2 ……(5) が条件になり、両者を満足するには結局 fi1＝fi2 ……(6) であることが必要となる。しかし、このような条
件を設定することは、システム＃１とシステム
＃２が別々のクロツク源を持つている限り不可能
である。以上は主側システムの演算動作が４個の
原クロツク信号で一巡する場合であるが、５個の
原クロツク信号で一巡するようにした場合も同様
な結果となる。
では主側システムになるし、受信側では従側シス
テムになるデイジタル演算システムにおいては、
LSI化する場合には主従のシステムの回路をでき
るだけ共用して設計するであろうし、主従のシス
テムが一体化されることになるので、主従のシス
テムにおける演算動作の基準タイミング信号とな
る原クロツク信号も同一のものが使われることに
なる。このとき、主側システムは原クロツク信号
の一定個数分の周期で働くことになる。例えば４
個の原クロツク信号で主側システムの演算動作が
一巡し、これに同期して第１図における入力クロ
ツク信号１１が従側システムのクロツク同期回路
に与えられるとする。ここで、原クロツク信号周
波数がfi1のシステム＃１が主側システムになり、
原クロツク信号周波数がfi2のシステム＃２が従
側システムになつたとすると、 fi1／４＝fi ……(2) となる。従つて、従側システムの原クロツク信号
周波数fi2は、主側システムの原クロツク信号周
波数fi2との関係が fi2／５fi1／４fi2／４ ……(3) になつていなければ、同期できないので、 fi2fi1 ……(4) の条件が必要である。逆に、システム＃２が主側
システムで、システム＃１が従側システムになれ
ば fi1fi2 ……(5) が条件になり、両者を満足するには結局 fi1＝fi2 ……(6) であることが必要となる。しかし、このような条
件を設定することは、システム＃１とシステム
＃２が別々のクロツク源を持つている限り不可能
である。以上は主側システムの演算動作が４個の
原クロツク信号で一巡する場合であるが、５個の
原クロツク信号で一巡するようにした場合も同様
な結果となる。
さらに、可変周期カウンタを用いたクロツク同
期回路も従来知られているが、このようなクロツ
ク同期回路においても、主側および従側のいずれ
にもなり得るデイジタル演算システムに適用した
場合には、第１図に示したクロツク同期回路と同
様の問題がある。
期回路も従来知られているが、このようなクロツ
ク同期回路においても、主側および従側のいずれ
にもなり得るデイジタル演算システムに適用した
場合には、第１図に示したクロツク同期回路と同
様の問題がある。
この発明の目的は、いずれのシステムも主側お
よび従側システムとして動作可能で、かつ主側お
よび従側動作時に一定周波数の原クロツク信号を
共用するデイジタル演算システム相互間で主側シ
ステムに対し従側システムをクロツク同期させる
ことを可能としたクロツク同期方式を提供するこ
とにある。
よび従側システムとして動作可能で、かつ主側お
よび従側動作時に一定周波数の原クロツク信号を
共用するデイジタル演算システム相互間で主側シ
ステムに対し従側システムをクロツク同期させる
ことを可能としたクロツク同期方式を提供するこ
とにある。
この発明は、デイジタル演算システムの従側動
作時にその演算動作をｎ個（ｎは任意の整数）の
原クロツク信号で一巡させる場合とｎ＋ms個
（msは２以上の任意の整数）の原クロツク信号で
一巡させる場合とをクロツク同期範囲の両端とす
るクロツク同期回路と、デイジタル演算システム
の主側動作時にその演算動作をｎ＋mM個（mMは
０＜mM＜msの整数）の原クロツク信号で一巡さ
せるクロツク回路とを備えることを特徴としてい
る。
作時にその演算動作をｎ個（ｎは任意の整数）の
原クロツク信号で一巡させる場合とｎ＋ms個
（msは２以上の任意の整数）の原クロツク信号で
一巡させる場合とをクロツク同期範囲の両端とす
るクロツク同期回路と、デイジタル演算システム
の主側動作時にその演算動作をｎ＋mM個（mMは
０＜mM＜msの整数）の原クロツク信号で一巡さ
せるクロツク回路とを備えることを特徴としてい
る。
すなわち、第１図に示した従来のクロツク同期
回路を用いた場合、デイジタル演算システムの従
側動作時の演算動作は、４個または５個の原クロ
ツク信号で一巡し、一方、主側システムの演算動
作時の一巡周期はその間の値をとれないことに問
題があつた。この発明によれば、例えば従側動作
時の演算動作を４個（ｎ個に相当）〜６個（ｎ＋
ms個に相当）の原クロツク信号で一巡させ、一
方、主側システムの演算動作は５個（ｎ＋nM個
に相当）の原クロツク信号で一巡させることによ
つて、クロツク同期の範囲を広くとることができ
る。つまり、それぞれのデイジタル演算システム
における原クロツク信号の周波数は、大体一致し
ていれば、各システムが主側、従側のいずれとな
つても、常にクロツク同期が可能となる。
回路を用いた場合、デイジタル演算システムの従
側動作時の演算動作は、４個または５個の原クロ
ツク信号で一巡し、一方、主側システムの演算動
作時の一巡周期はその間の値をとれないことに問
題があつた。この発明によれば、例えば従側動作
時の演算動作を４個（ｎ個に相当）〜６個（ｎ＋
ms個に相当）の原クロツク信号で一巡させ、一
方、主側システムの演算動作は５個（ｎ＋nM個
に相当）の原クロツク信号で一巡させることによ
つて、クロツク同期の範囲を広くとることができ
る。つまり、それぞれのデイジタル演算システム
における原クロツク信号の周波数は、大体一致し
ていれば、各システムが主側、従側のいずれとな
つても、常にクロツク同期が可能となる。
以下、この発明を実施例により具体的に説明す
る。
る。
第３図はこの発明の一実施例の概要を示したも
ので、３１は原クロツク信号を出力するクロツク
源、また３２はこの原クロツク信号をカウントす
る可変周期カウンタ３３と、このカウンタ３３の
一巡カウント数をその一巡周期が主側システムか
らの入力クロツク信号の周期と平均的に一致する
ように制御する制御回路３４と、カウンタ３３の
内容からデイジタル演算システム３９の従側動作
時の制御信号を作成するためのデコーダ３５とか
ら構成されるクロツク同期回路、また３６は原ク
ロツク信号をカウントするカウンタ３７とこのカ
ウンタ３７の内容からデイジタル演算システム３
９の主側動作時の制御信号を作成するデコーダ３
８とから構成されるクロツク回路である。
ので、３１は原クロツク信号を出力するクロツク
源、また３２はこの原クロツク信号をカウントす
る可変周期カウンタ３３と、このカウンタ３３の
一巡カウント数をその一巡周期が主側システムか
らの入力クロツク信号の周期と平均的に一致する
ように制御する制御回路３４と、カウンタ３３の
内容からデイジタル演算システム３９の従側動作
時の制御信号を作成するためのデコーダ３５とか
ら構成されるクロツク同期回路、また３６は原ク
ロツク信号をカウントするカウンタ３７とこのカ
ウンタ３７の内容からデイジタル演算システム３
９の主側動作時の制御信号を作成するデコーダ３
８とから構成されるクロツク回路である。
例えば全二重モデムのように主側の動作と従側
の動作が同時に行なわれるシステムでは、第３図
のように主側のクロツク同期回路３２と従側のク
ロツク回路３６を別個にもうけなければならな
い。しかし、半二重モデムのように主側又は従側
のどちらか一方の動作しか一時には行なわないシ
ステムでは、デコーダ３５とデコーダ３８はかな
り共用できる部分も多く、又、カウンタ３７は可
変周期カウンタ３３で代用させることができ、主
側動作のときは制御回路３４の動作を禁止し、可
変周期カウンタ３３の一巡カウント数を固定にす
ればよい。従つて、このようなシステムではクロ
ツク回路３６はクロツク同期回路３２に含ませて
考えることができる。
の動作が同時に行なわれるシステムでは、第３図
のように主側のクロツク同期回路３２と従側のク
ロツク回路３６を別個にもうけなければならな
い。しかし、半二重モデムのように主側又は従側
のどちらか一方の動作しか一時には行なわないシ
ステムでは、デコーダ３５とデコーダ３８はかな
り共用できる部分も多く、又、カウンタ３７は可
変周期カウンタ３３で代用させることができ、主
側動作のときは制御回路３４の動作を禁止し、可
変周期カウンタ３３の一巡カウント数を固定にす
ればよい。従つて、このようなシステムではクロ
ツク回路３６はクロツク同期回路３２に含ませて
考えることができる。
第４図は第３図におけるクロツク同期回路３２
をさらに詳しく示したもので、第５図および第６
図は主側システムの原クロツク信号が従側システ
ムの原クロツク信号よりも低い周波数の場合およ
び逆の場合の各部波形図である。
をさらに詳しく示したもので、第５図および第６
図は主側システムの原クロツク信号が従側システ
ムの原クロツク信号よりも低い周波数の場合およ
び逆の場合の各部波形図である。
なお、この実施例においてクロツク回路３６に
おけるカウンタ３７は５進カウンタで、主側シス
テムは５個の原クロツク信号で演算動作を一巡す
るものとする。
おけるカウンタ３７は５進カウンタで、主側シス
テムは５個の原クロツク信号で演算動作を一巡す
るものとする。
入力クロツク信号４１は第５図または第６図の
ａに示す主側システムの原クロツク信号に同期し
た第５図または第６図のｂに示すような信号であ
る。JKフリツプ・フロツプ４２ａ，４２ｂ，４
２ｃは第５図または第６図のｃに示す原クロツク
信号４５の立上りで動作するもので、NANDゲ
ート４３ａ，４３ｂ、ANDゲート４３ｃ，４３
ｂ，４３ｅ、ORゲート４３ｆとともに３段の論
理型カウンタつまり第３図の可変周期カウンタ３
３を構成している。４４ａ，４４ｂ，４４ｃはカ
ウンタ３３の制御信号で、カウンタ３３は４４ａ
が“１”のとき４進カウンタ、４４ｂが“１”の
とき５進カウンタ、４４ｃが“１”のとき６進カ
ウンタとして働く。制御信号４４ａ，４４ｂ，４
４ｃは常にいずれか一つが“１”であり、他の二
つは“０”である。
ａに示す主側システムの原クロツク信号に同期し
た第５図または第６図のｂに示すような信号であ
る。JKフリツプ・フロツプ４２ａ，４２ｂ，４
２ｃは第５図または第６図のｃに示す原クロツク
信号４５の立上りで動作するもので、NANDゲ
ート４３ａ，４３ｂ、ANDゲート４３ｃ，４３
ｂ，４３ｅ、ORゲート４３ｆとともに３段の論
理型カウンタつまり第３図の可変周期カウンタ３
３を構成している。４４ａ，４４ｂ，４４ｃはカ
ウンタ３３の制御信号で、カウンタ３３は４４ａ
が“１”のとき４進カウンタ、４４ｂが“１”の
とき５進カウンタ、４４ｃが“１”のとき６進カ
ウンタとして働く。制御信号４４ａ，４４ｂ，４
４ｃは常にいずれか一つが“１”であり、他の二
つは“０”である。
カウンタ３３は原クロツク４５に同期して働
き、その各段のJKフリツプ・フロツプ４２ａ，
４２ｂ，４２ｃの出力４６ａ，４６ｂ，４６ｃの
波形はそれぞれ第５図または第６図のｄ，ｅ，ｆ
に示される。ANDゲート４７は入力クロツク信
号４１の位相の進み、遅れを判別して第５図また
は第６図のｇに示すタイミング信号４８を作るた
めのもので、このタイミング信号４８は４６ｂが
“１”で４６ａが“０”のとき“１”となる。こ
のタイミング信号４８とこれを反転するインバー
タ４９はANDゲート５０ａ，５０ｂ，５１ａ，
５１ｂおよびORゲート５０ｃ，５１ｃを制御
し、Ｄ型フリツプ・フロツプ５２ａ，５２ｂの内
容をそのまま保持するか書換えるかを決定する。
これらのＤ型フリツプ・フロツプ５２ａ，５２ｂ
はクロツク信号の立上りで働くものとする。フリ
ツプ・フロツプ５２ａは、原クロツク４５によつ
て、タイミング信号４８によりゲートされた入力
クロツク信号４１を新らしく取り込むので、第５
図または第６図のｈのタイミングで入力クロツク
信号４１を判定した結果を新らしいデータとして
記憶することになる。一方フリツプ・フロツプ５
２ｂは原クロツク信号４５をインバータ５３によ
り反転した信号により働くので、第５図または第
６図のｉのタイミングで入力クロツク信号４１を
判定した結果を新らしいデータとして記憶する。
き、その各段のJKフリツプ・フロツプ４２ａ，
４２ｂ，４２ｃの出力４６ａ，４６ｂ，４６ｃの
波形はそれぞれ第５図または第６図のｄ，ｅ，ｆ
に示される。ANDゲート４７は入力クロツク信
号４１の位相の進み、遅れを判別して第５図また
は第６図のｇに示すタイミング信号４８を作るた
めのもので、このタイミング信号４８は４６ｂが
“１”で４６ａが“０”のとき“１”となる。こ
のタイミング信号４８とこれを反転するインバー
タ４９はANDゲート５０ａ，５０ｂ，５１ａ，
５１ｂおよびORゲート５０ｃ，５１ｃを制御
し、Ｄ型フリツプ・フロツプ５２ａ，５２ｂの内
容をそのまま保持するか書換えるかを決定する。
これらのＤ型フリツプ・フロツプ５２ａ，５２ｂ
はクロツク信号の立上りで働くものとする。フリ
ツプ・フロツプ５２ａは、原クロツク４５によつ
て、タイミング信号４８によりゲートされた入力
クロツク信号４１を新らしく取り込むので、第５
図または第６図のｈのタイミングで入力クロツク
信号４１を判定した結果を新らしいデータとして
記憶することになる。一方フリツプ・フロツプ５
２ｂは原クロツク信号４５をインバータ５３によ
り反転した信号により働くので、第５図または第
６図のｉのタイミングで入力クロツク信号４１を
判定した結果を新らしいデータとして記憶する。
このようにｈとｉの２つのタイミングで入力ク
ロツク信号４１（主側システムの原クロツク信号
に同期した信号）と従側システムの原クロツク信
号の位相を比較する。すなわち、ｈのタイミング
からｉのタイミングまでの間で入力クロツク信号
４１の立下り点があれば、主従のシステム間のク
ロツク同期は成立していると判断する。
ロツク信号４１（主側システムの原クロツク信号
に同期した信号）と従側システムの原クロツク信
号の位相を比較する。すなわち、ｈのタイミング
からｉのタイミングまでの間で入力クロツク信号
４１の立下り点があれば、主従のシステム間のク
ロツク同期は成立していると判断する。
これに対し、ｈとｉの両方のタイミングにおい
て入力クロツク信号４１が“１”であれば、従側
システムの動作位相が進んでいると判断し、また
ｈのタイミングにおいて入力クロツク信号４１が
“０”であれば従側システムの動作位相が遅れて
いると判断する。そして、主従のシステムのクロ
ツク同期が成立していればカウンタ３３を５進カ
ウンタとして働かせ、従側システムの動作位相が
進んでいれば６進カウンタとして、また遅れてい
れば４進カウンタとして働かせれば、主側システ
ムのクロツク信号に平均的に同期したクロツク信
号が従側システムで得られる。Ｄ型フリツプ・フ
ロツプ５２ａ，５２ｂの出力５４ａ，５４ｂの波
形は第５図または第６図のｊ，ｋに示される。５
４ａが“１”で５４ｂが“１”のときは、従側シ
ステムの動作位相を遅らせるためカウンタ３３が
６進カウンタとして、また５４ａが“１”で54b
が“０”のときは、動作位相を保持するためにカ
ウンタ３３が５進カウンタとして働くように
ANDゲート５５ａ，５５ｂにより制御信号４４
ｃ，４４ｂを作つている。５４ａが“０”のとき
は従側システムの動作位相を進めればよいので、
５４ａの反転信号がそのまま制御信号４４ａとな
る。制御信号４４ａ，４４ｂ，４４ｃの波形はそ
れぞれ第５図または第６図のｌ，ｍ，ｎに示され
る。
て入力クロツク信号４１が“１”であれば、従側
システムの動作位相が進んでいると判断し、また
ｈのタイミングにおいて入力クロツク信号４１が
“０”であれば従側システムの動作位相が遅れて
いると判断する。そして、主従のシステムのクロ
ツク同期が成立していればカウンタ３３を５進カ
ウンタとして働かせ、従側システムの動作位相が
進んでいれば６進カウンタとして、また遅れてい
れば４進カウンタとして働かせれば、主側システ
ムのクロツク信号に平均的に同期したクロツク信
号が従側システムで得られる。Ｄ型フリツプ・フ
ロツプ５２ａ，５２ｂの出力５４ａ，５４ｂの波
形は第５図または第６図のｊ，ｋに示される。５
４ａが“１”で５４ｂが“１”のときは、従側シ
ステムの動作位相を遅らせるためカウンタ３３が
６進カウンタとして、また５４ａが“１”で54b
が“０”のときは、動作位相を保持するためにカ
ウンタ３３が５進カウンタとして働くように
ANDゲート５５ａ，５５ｂにより制御信号４４
ｃ，４４ｂを作つている。５４ａが“０”のとき
は従側システムの動作位相を進めればよいので、
５４ａの反転信号がそのまま制御信号４４ａとな
る。制御信号４４ａ，４４ｂ，４４ｃの波形はそ
れぞれ第５図または第６図のｌ，ｍ，ｎに示され
る。
第５図を見ればわかるように、主側システムの
原クロツク信号の周波数が従側システムのそれよ
りも低いときには、従側システムはカウンタ３３
を５進又は６進カウンタとして働かせることによ
り、クロツク同期を保つている。同様に第６図を
見ればわかるように、主側システムの原クロツク
信号の周波数の方が高いときには、従側システム
はカウンタ３３を４進または５進カウンタとして
働かせることにより、クロツク同期を保つてい
る。第１のシステムの原クロツク信号周波数を
f1、第２のシステムのそれをf2としたとき、第１
のシステムが主側で第２のシステムが従側のとき
のクロツク同期の条件は ４／５f2f1６／５f2 ……(7) 主従が逆になつた場合の同期の条件は ４／５f1f2６／５f1 ……(8) となり、結局f1≒f2ならば両方とも満足される。
原クロツク信号の周波数が従側システムのそれよ
りも低いときには、従側システムはカウンタ３３
を５進又は６進カウンタとして働かせることによ
り、クロツク同期を保つている。同様に第６図を
見ればわかるように、主側システムの原クロツク
信号の周波数の方が高いときには、従側システム
はカウンタ３３を４進または５進カウンタとして
働かせることにより、クロツク同期を保つてい
る。第１のシステムの原クロツク信号周波数を
f1、第２のシステムのそれをf2としたとき、第１
のシステムが主側で第２のシステムが従側のとき
のクロツク同期の条件は ４／５f2f1６／５f2 ……(7) 主従が逆になつた場合の同期の条件は ４／５f1f2６／５f1 ……(8) となり、結局f1≒f2ならば両方とも満足される。
なお、この実施例の場合、従側システムは多く
とも４個の原クロツク信号で一周期の演算動作を
終了する必要がある。すなわち、カウンタ３３が
５進又は６進カウンタとして働くときは、従側シ
ステムにとつてカウンタ３３の一巡周期内の原ク
ロツク信号の１個または２個は、演算に関与しな
いクロツク信号となる。これは原クロツク信号の
５個または６個の従側システムの一周期の演算動
作を終了するようにすると、カウンタ３３が４進
カウンタとして働く場合は、一周期の演算動作を
終了できなくなるためである。一方、主側システ
ムは５個の原クロツク信号で演算動作が一巡する
ので、５個の原クロツク信号でその演算動作が終
了するようにしてもよいが、デイジタル演算シス
テムが主側、従側動作時に回路を共用する場合
は、やはり４個の原クロツク信号で演算動作が終
了することが望ましい。
とも４個の原クロツク信号で一周期の演算動作を
終了する必要がある。すなわち、カウンタ３３が
５進又は６進カウンタとして働くときは、従側シ
ステムにとつてカウンタ３３の一巡周期内の原ク
ロツク信号の１個または２個は、演算に関与しな
いクロツク信号となる。これは原クロツク信号の
５個または６個の従側システムの一周期の演算動
作を終了するようにすると、カウンタ３３が４進
カウンタとして働く場合は、一周期の演算動作を
終了できなくなるためである。一方、主側システ
ムは５個の原クロツク信号で演算動作が一巡する
ので、５個の原クロツク信号でその演算動作が終
了するようにしてもよいが、デイジタル演算シス
テムが主側、従側動作時に回路を共用する場合
は、やはり４個の原クロツク信号で演算動作が終
了することが望ましい。
上記実施例では、可変周期カウンタ３３が４
進、５進、６進に切換わるものとして説明した
が、実際にはデイジタル演算システムの制御信号
はもつと多く必要があるので、例えば256進、257
進、258進と切換わるようなものが用いられる。
進、５進、６進に切換わるものとして説明した
が、実際にはデイジタル演算システムの制御信号
はもつと多く必要があるので、例えば256進、257
進、258進と切換わるようなものが用いられる。
また上記実施例では、クロツク同期回路３２を
可変周期カウンタを用いて構成したが第１図で説
明したような構成を採用することもできる。第７
図がその実施例で、第８図はその各部の波形図で
ある。ここでは図示されていないが、主側システ
ムでは原クロツク信号より第８図ｃのような波形
をつくり、それにより４進カウンタを働かせ、デ
イジタル演算システムの制御信号をつくるとす
る。つまり５個の原クロツク信号で１周期の演算
が行なわれる。７０はこの周期に同期した入力ク
ロツクである。クロツク制御回路７３は制御信号
７４に従い、クロツク源７１よりの原クロツク信
号７２から適宜間引きしたクロツク信号７５を、
４進カウンタ７６に供給する。４進カウンタ７６
のあるタイミングで判定信号７７を出し、それに
より位相比較回路７８により入力クロツク信号７
０の位相を調べる。判定信号７７は第４図におけ
る信号４８と同じタイミングでよく、また位相比
較回路７８も、第４図における制御回路３４と同
様な構成でよい。
可変周期カウンタを用いて構成したが第１図で説
明したような構成を採用することもできる。第７
図がその実施例で、第８図はその各部の波形図で
ある。ここでは図示されていないが、主側システ
ムでは原クロツク信号より第８図ｃのような波形
をつくり、それにより４進カウンタを働かせ、デ
イジタル演算システムの制御信号をつくるとす
る。つまり５個の原クロツク信号で１周期の演算
が行なわれる。７０はこの周期に同期した入力ク
ロツクである。クロツク制御回路７３は制御信号
７４に従い、クロツク源７１よりの原クロツク信
号７２から適宜間引きしたクロツク信号７５を、
４進カウンタ７６に供給する。４進カウンタ７６
のあるタイミングで判定信号７７を出し、それに
より位相比較回路７８により入力クロツク信号７
０の位相を調べる。判定信号７７は第４図におけ
る信号４８と同じタイミングでよく、また位相比
較回路７８も、第４図における制御回路３４と同
様な構成でよい。
これにより従側システムの動作位相を進めたい
ときは、制御信号７４は“１”のままでクロツク
制御回路７３は原クロツク信号７２をそのままカ
ウンタ７６に出力する。また動作位相をそのまま
にしたいときは、あるタイミング例えばカウンタ
７６の２段の内容が“１”“１”のときにモノマ
ルチバイブレータ等で、原クロツク信号１個分の
禁止期間をもつた第８図ｂのような制御信号７４
が出され、それにより第８図ｃのような原クロツ
ク信号７２を１個だけ間引いたクロツク信号７５
がカウンタ７６に出力される。さらに、動作位相
を遅らせたいときは第８図ｄのような原クロツク
信号２個分の禁止期間を持つた制御信号７４が出
され、それにより第８図ｅのような原クロツク信
号７２を２個間引いたクロツク信号７５がカウン
タ７６に出力される。カウンタ７６の出力はデコ
ーダ７９を介してデイジタル演算システム８０の
制御信号となる。この実施例によつても、先の実
施例と同様な結果が得られる。なお、上記の各実
施例では従側システムの動作位相をそのままにし
ておくモードをもうけたが、これは必ずしも必要
ではなく、進みと遅れの２モードのみでもクロツ
ク同期は可能である。
ときは、制御信号７４は“１”のままでクロツク
制御回路７３は原クロツク信号７２をそのままカ
ウンタ７６に出力する。また動作位相をそのまま
にしたいときは、あるタイミング例えばカウンタ
７６の２段の内容が“１”“１”のときにモノマ
ルチバイブレータ等で、原クロツク信号１個分の
禁止期間をもつた第８図ｂのような制御信号７４
が出され、それにより第８図ｃのような原クロツ
ク信号７２を１個だけ間引いたクロツク信号７５
がカウンタ７６に出力される。さらに、動作位相
を遅らせたいときは第８図ｄのような原クロツク
信号２個分の禁止期間を持つた制御信号７４が出
され、それにより第８図ｅのような原クロツク信
号７２を２個間引いたクロツク信号７５がカウン
タ７６に出力される。カウンタ７６の出力はデコ
ーダ７９を介してデイジタル演算システム８０の
制御信号となる。この実施例によつても、先の実
施例と同様な結果が得られる。なお、上記の各実
施例では従側システムの動作位相をそのままにし
ておくモードをもうけたが、これは必ずしも必要
ではなく、進みと遅れの２モードのみでもクロツ
ク同期は可能である。
第１図は従来のクロツク同期回路の構成図、第
２図はその動作を説明するための波形図、第３図
はこの発明の一実施例の概要を示す構成図、第４
図は同実施例の要部を詳細に示す回路図、第５図
および第６図は同実施例の動作を説明するための
波形図、第７図はこの発明の他の実施例の要部構
成図、第８図はその動作を説明するための波形図
である。 ３１，７１……クロツク源、３２……クロツク
同期回路、３３……可変周期カウンタ、３４……
制御回路、３５，３８，７９……デコーダ、３６
……クロツク回路、３７，７６……カウンタ、３
９，８０……デイジタル演算システム、４１，７
０……入力クロツク信号、４５，７２……原クロ
ツク信号、７３……クロツク制御回路、７８……
位相比較回路。
２図はその動作を説明するための波形図、第３図
はこの発明の一実施例の概要を示す構成図、第４
図は同実施例の要部を詳細に示す回路図、第５図
および第６図は同実施例の動作を説明するための
波形図、第７図はこの発明の他の実施例の要部構
成図、第８図はその動作を説明するための波形図
である。 ３１，７１……クロツク源、３２……クロツク
同期回路、３３……可変周期カウンタ、３４……
制御回路、３５，３８，７９……デコーダ、３６
……クロツク回路、３７，７６……カウンタ、３
９，８０……デイジタル演算システム、４１，７
０……入力クロツク信号、４５，７２……原クロ
ツク信号、７３……クロツク制御回路、７８……
位相比較回路。
Claims (1)
- 【特許請求の範囲】 １ いずれのシステムも主側および従側システム
として動作可能で、かつ主側および従側動作時に
一定周波数の原クロツク信号を共用するデイジタ
ル演算システム相互間で主側システムに対し従側
システムをクロツク同期させる方式において、前
記デイジタル演算システムの従側動作時にその演
算動作をｎ個（ｎは任意の整数）の原クロツク信
号で一巡させる場合とｎ＋ms個（msは２以上の
任意の整数）の原クロツク信号で一巡させる場合
とをクロツク同期範囲の両端とするクロツク同期
回路と、前記デイジタル演算システムの主側動作
時にその演算動作をｎ＋mM個（mMは０＜mM＜
msの整数）の原クロツク信号で一巡させるクロ
ツク回路とを備えることを特徴とするクロツク同
期方式。 ２ クロツク同期回路は、原クロツク信号をカウ
ントする可変周期カウンタと、このカウンタの一
巡カウント数をその一巡周期が主側システムから
の入力クロツク信号の周期と平均的に一致するよ
うに制御する回路と、上記カウンタの内容からデ
イジタル演算システムの制御信号を作成する回路
とから構成されることを特徴とする特許請求の範
囲第１項記載のクロツク同期方式。 ３ デイジタル演算システムの主側および従側動
作時の各周期の演算動作は、多くともｎ個の原ク
ロツク信号で終了することを特徴とする特許請求
の範囲第２項記載のクロツク同期方式。 ４ クロツク同期回路は、原クロツク信号を一定
個数カウントして一巡するカウンタと、このカウ
ンタに供給される原クロツク信号をこのカウンタ
の一巡周期が主側システムからの入力クロツク信
号の周期と平均的に一致するように間引く回路
と、上記カウンタの内容からデイジタル演算シス
テムの制御信号を作成する回路とから構成される
ことを特徴とする特許請求の範囲第１項記載のク
ロツク同期方式。 ５ クロツク回路は、原クロツク信号をカウント
するカウンタと、このカウンタの内容からデイジ
タル演算システムの制御信号を作成する回路とか
ら構成されることを特徴とする特許請求の範囲第
１項記載のクロツク同期方式。 ６ クロツク同期回路は、原クロツク信号をカウ
ントするカウンタと、このカウンタに供給される
原クロツク信号の個数またはこのカウンタの一巡
カウント数をこのカウンタの一巡周期が主側シス
テムからの入力クロツク信号の周期と平均的に一
致するように制御する回路と、このカウンタの内
容からデイジタル演算システムの制御信号を作成
する回路とから構成され、またクロツク回路は原
クロツク信号をカウントするカウンタと、このカ
ウンタの内容からデイジタル演算システムの制御
信号を作成する回路とから構成され、さらにデイ
ジタル演算システムが主側動作と従側動作とを同
時に行なわないシステムの場合、クロツク同期回
路とクロツク回路とは少なくともカウンタの部分
を共用することを特徴とする特許請求の範囲第１
項記載のクロツク同期方式。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55133561A JPS5758433A (en) | 1980-09-25 | 1980-09-25 | Clock synchronizing system |
| DE8181107326T DE3173313D1 (en) | 1980-09-25 | 1981-09-16 | Clock synchronization signal generating circuit |
| EP81107326A EP0048896B1 (en) | 1980-09-25 | 1981-09-16 | Clock synchronization signal generating circuit |
| CA000386657A CA1183579A (en) | 1980-09-25 | 1981-09-25 | Clock synchronization signal generating circuit |
| US06/305,712 US4475085A (en) | 1980-09-25 | 1981-09-25 | Clock synchronization signal generating circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55133561A JPS5758433A (en) | 1980-09-25 | 1980-09-25 | Clock synchronizing system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5758433A JPS5758433A (en) | 1982-04-08 |
| JPH0152945B2 true JPH0152945B2 (ja) | 1989-11-10 |
Family
ID=15107676
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55133561A Granted JPS5758433A (en) | 1980-09-25 | 1980-09-25 | Clock synchronizing system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5758433A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62185865A (ja) * | 1986-02-13 | 1987-08-14 | Nippon Steel Corp | 耐食性にすぐれた溶融アルミメツキ鋼板の製造法 |
-
1980
- 1980-09-25 JP JP55133561A patent/JPS5758433A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5758433A (en) | 1982-04-08 |
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