JPS5846743A - 位相同期装置 - Google Patents
位相同期装置Info
- Publication number
- JPS5846743A JPS5846743A JP56144476A JP14447681A JPS5846743A JP S5846743 A JPS5846743 A JP S5846743A JP 56144476 A JP56144476 A JP 56144476A JP 14447681 A JP14447681 A JP 14447681A JP S5846743 A JPS5846743 A JP S5846743A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- internal
- output
- internal clock
- outputs
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は複数の位相の異なる内部クロックの中から、受
信データでトリガされるワンショットタイマ回路で設定
された時間関係により、受信データと最適の位相関係を
もつ内部クロックを選択することにより、受信データに
対して最適の位相をもつ出力クロックを得ることができ
る位相同期装置を提供することを目的とする。
信データでトリガされるワンショットタイマ回路で設定
された時間関係により、受信データと最適の位相関係を
もつ内部クロックを選択することにより、受信データに
対して最適の位相をもつ出力クロックを得ることができ
る位相同期装置を提供することを目的とする。
従来、受信データに対して最適の位相関係をもつ出力ク
ロックを得るため出力クロックの整数倍の周波数の原ク
ロックを持ち、受信データのトリガにより該原クロック
でカウントを始め、適当なところでトリガを発して最適
の位相をもつ出力クロックを発生させていたが、カウン
タによる装置のため回路が複雑になる欠点があった。
ロックを得るため出力クロックの整数倍の周波数の原ク
ロックを持ち、受信データのトリガにより該原クロック
でカウントを始め、適当なところでトリガを発して最適
の位相をもつ出力クロックを発生させていたが、カウン
タによる装置のため回路が複雑になる欠点があった。
本発明は上記欠点を除去した位相同期装置を提供しよう
とするものであり、以下本発明の一実施例について図面
を参照して説明する。
とするものであり、以下本発明の一実施例について図面
を参照して説明する。
第１図は、本発明の位相同期装置の一実施例を３
。
。
示しており、図中１は第１ワンショットタイマ回路（以
下第１タイマと呼ぶ。）、２は第２ワンシヨ、ットタイ
マ回路（以下第２タイマと呼ぶ。）、３は判別回路、４
は発振器、５は分周器、６は切換回路である。第２図に
示す受信データ１ｏｏの立上りエツジでトリガされる第
１タイマ１の出力１０１と、同時にトリガされる第、２
タイマ２の出力２０１は、トリガにより同時に変化する
が、設定時間が異なるためその設定時間の差の間これら
２つの出力は状態が異なる。判別回路３は上記期間中に
切換回路６からの出力クロック６０１が立上るかどうか
判別し、立上らなければ切換回路６へ切換パルス３０１
を送り、そうでなければ切換パルス３０１は出さない。
下第１タイマと呼ぶ。）、２は第２ワンシヨ、ットタイ
マ回路（以下第２タイマと呼ぶ。）、３は判別回路、４
は発振器、５は分周器、６は切換回路である。第２図に
示す受信データ１ｏｏの立上りエツジでトリガされる第
１タイマ１の出力１０１と、同時にトリガされる第、２
タイマ２の出力２０１は、トリガにより同時に変化する
が、設定時間が異なるためその設定時間の差の間これら
２つの出力は状態が異なる。判別回路３は上記期間中に
切換回路６からの出力クロック６０１が立上るかどうか
判別し、立上らなければ切換回路６へ切換パルス３０１
を送り、そうでなければ切換パルス３０１は出さない。
分周器６はこの実施例の場合出力クロ・ツクの２倍の周
波数で発振している発振器４の出力４０１を２分周して
４種類の位相の異なる内部クロック５０１〜５０４を発
生し、切換回路６は分周器５からの内部クロック５０１
〜５０４のうち１つを選択して出力クロック６０１とし
て判別回路３へ送り、判別回路３から切換パルス３０１
を受けると選択すべき出力クロックを変更し、別の位相
の内部クロックを出力クロック６０１として送る。
波数で発振している発振器４の出力４０１を２分周して
４種類の位相の異なる内部クロック５０１〜５０４を発
生し、切換回路６は分周器５からの内部クロック５０１
〜５０４のうち１つを選択して出力クロック６０１とし
て判別回路３へ送り、判別回路３から切換パルス３０１
を受けると選択すべき出力クロックを変更し、別の位相
の内部クロックを出力クロック６０１として送る。
第２図は、各部の波形を示すタイム大ヤードであり、受
信データに対して出力クロックが選択される様子を示し
たものである。これにより受信データに最適の位相関係
をもつ出力゛クロックを得る過程を説明する。受信デー
タ１００がＮＲＺ信号であるとするとそれに対して最適
の位相関係をもつ出力クロックは受信データ１ｏｏの変
化点から受信データ１ｏｏのＡ周期の時間のあたりで立
上るものと考えられる。第１タイマ１の設定時間は受信
データ１ｏｏのμ周期より短かく、第２タイマ２の設定
時間はＡ周期より長く、かつ両者の差が受信データ１ｏ
ｏの％周期より長く、この差の期間に立上る内部クロッ
クが少なくとも１つ存在し′、このクロックが受信デー
タ１００に対して適したものであると考えられるような
長さに決めておく。
信データに対して出力クロックが選択される様子を示し
たものである。これにより受信データに最適の位相関係
をもつ出力゛クロックを得る過程を説明する。受信デー
タ１００がＮＲＺ信号であるとするとそれに対して最適
の位相関係をもつ出力クロックは受信データ１ｏｏの変
化点から受信データ１ｏｏのＡ周期の時間のあたりで立
上るものと考えられる。第１タイマ１の設定時間は受信
データ１ｏｏのμ周期より短かく、第２タイマ２の設定
時間はＡ周期より長く、かつ両者の差が受信データ１ｏ
ｏの％周期より長く、この差の期間に立上る内部クロッ
クが少なくとも１つ存在し′、このクロックが受信デー
タ１００に対して適したものであると考えられるような
長さに決めておく。
受信データ１ｏＯの立上りによりトリガされ第設定時間
だけが１“となる。１０１がＳＳ □ ／／でかつ２０
１が１１“の時１１“となるものをａとすると、判別回
路３はａかが１＃のとき出力り口・ツク６０１が立上ら
なければ切換パルス３０１を出力する。
だけが１“となる。１０１がＳＳ □ ／／でかつ２０
１が１１“の時１１“となるものをａとすると、判別回
路３はａかが１＃のとき出力り口・ツク６０１が立上ら
なければ切換パルス３０１を出力する。
発振器４の出力４０１を分周器６で分周した内部クロッ
ク５０１〜６０４の位相関係は第２図のようであるとし
、切換パルス３０１があるごとに切換回路６は５０１か
ら５０２，５０２から５０３と順々に切換えて出力クロ
ック６０１として出力するものとする。第２図の例めタ
イムチャートでは、ａの第１回目のゝ＼１“のとき出力
クロック６０１は立上らないので切換パルス３０１が発
生され、出力クロック６０１は５０１から６０２に切換
えられるが、第２回目のａの−１”のときも出力クロッ
ク６０１は立上らないので先と同様切換パルスａｏ１Ａ
（発生され、出力クロック６０１は５０２から５０３に
切換えられる。これ以降では一力碧１〃のときつねに出
力クロック６０１が立上るので切換えパルス３０１が発
生されることはなく、安定に位相関係の保たれた出力ク
ロ・ツクが得られる。
ク５０１〜６０４の位相関係は第２図のようであるとし
、切換パルス３０１があるごとに切換回路６は５０１か
ら５０２，５０２から５０３と順々に切換えて出力クロ
ック６０１として出力するものとする。第２図の例めタ
イムチャートでは、ａの第１回目のゝ＼１“のとき出力
クロック６０１は立上らないので切換パルス３０１が発
生され、出力クロック６０１は５０１から６０２に切換
えられるが、第２回目のａの−１”のときも出力クロッ
ク６０１は立上らないので先と同様切換パルスａｏ１Ａ
（発生され、出力クロック６０１は５０２から５０３に
切換えられる。これ以降では一力碧１〃のときつねに出
力クロック６０１が立上るので切換えパルス３０１が発
生されることはなく、安定に位相関係の保たれた出力ク
ロ・ツクが得られる。
受信データ１００の位相が変化した場合、以上の動作が
行なわれ、最適の出力クロ・ツクが得られる。
行なわれ、最適の出力クロ・ツクが得られる。
以上のよう膚と本発明は所望する周期周波数の整数倍の
周波数で発振゛する内部発振部と、この内部発振部の出
力を分周し、複数の位相の異なる同期周波数の内部クロ
ックを発生する内部クロ・ツク発生部と、受信データに
同期して同時にトリガされる設定時間が異なり、かつそ
れぞれの設定時間差の間に前記クロックの立上り部が存
在し得るように時間設定された２つの第１及び第２ワン
シヨ・ノドタイマ回路部と、この第１及び第２ワンシヨ
・ノドタイマ回路部の出力と内部クロ・ツクの論理条件
を判定し、論理条件を判定し、論理条件を満足する内部
クロックを前記内部クロック発生部の出力から選択する
論理回路部とを備え、前記第１及び第２ワンショットタ
イマ回路の出力と内部クロッ、りが論理条件を満足する
ような内部クロックを選択することにより受信データの
位相に対−して所望の位相関係をもつ出力クロックを得
ることを特徴とする位相同期装置であり、２つのワンシ
ョットタイマ回路の設定時間を適当な値に設定すること
により、簡易な回路構成で受信データに対して最適の位
相関係をもつ安定なりロックを得ることができる。
周波数で発振゛する内部発振部と、この内部発振部の出
力を分周し、複数の位相の異なる同期周波数の内部クロ
ックを発生する内部クロ・ツク発生部と、受信データに
同期して同時にトリガされる設定時間が異なり、かつそ
れぞれの設定時間差の間に前記クロックの立上り部が存
在し得るように時間設定された２つの第１及び第２ワン
シヨ・ノドタイマ回路部と、この第１及び第２ワンシヨ
・ノドタイマ回路部の出力と内部クロ・ツクの論理条件
を判定し、論理条件を判定し、論理条件を満足する内部
クロックを前記内部クロック発生部の出力から選択する
論理回路部とを備え、前記第１及び第２ワンショットタ
イマ回路の出力と内部クロッ、りが論理条件を満足する
ような内部クロックを選択することにより受信データの
位相に対−して所望の位相関係をもつ出力クロックを得
ることを特徴とする位相同期装置であり、２つのワンシ
ョットタイマ回路の設定時間を適当な値に設定すること
により、簡易な回路構成で受信データに対して最適の位
相関係をもつ安定なりロックを得ることができる。
第１図は本発明の一実施例における位相同期装置のブロ
ック線図、第２図は同装置説明のための波形図である。 １・・・・・・第１ワンショットタイマ回路（第１タイ
マ）、２・・・・・・第２ワンショットタイマ回路（第
２タイマ）、３・・・・・・判別回路、４・・・・・・
発振器、５・・・・・・分周器、６・・・・・・切換回
路、１００・・・・・・受信データ、１ｏ１・・・・・
・第１ワンショットタイマ回路出力、２０１・・・・・
・第２ワンシヨツトタイマ回路；３０１・・・・・・切
換パルス、４０１・・・・・・発振器の出力、６０１〜
５０４・・・・・・分周器の内部クロック、６０１・・
・・・・出力クロック。 代理人の氏名 弁理士 中 尾 敏 男 （Ｊか１名第
１図
ック線図、第２図は同装置説明のための波形図である。 １・・・・・・第１ワンショットタイマ回路（第１タイ
マ）、２・・・・・・第２ワンショットタイマ回路（第
２タイマ）、３・・・・・・判別回路、４・・・・・・
発振器、５・・・・・・分周器、６・・・・・・切換回
路、１００・・・・・・受信データ、１ｏ１・・・・・
・第１ワンショットタイマ回路出力、２０１・・・・・
・第２ワンシヨツトタイマ回路；３０１・・・・・・切
換パルス、４０１・・・・・・発振器の出力、６０１〜
５０４・・・・・・分周器の内部クロック、６０１・・
・・・・出力クロック。 代理人の氏名 弁理士 中 尾 敏 男 （Ｊか１名第
１図
Claims (1)
- 所望する同期周波数の整数倍の周波数で発振する内部発
振部と、この内部発振部の出力を分周し、複数の位相の
異なる同期周波数の内部クロックを発生する内部クロッ
ク発生部と、受信データに同期して同時にトリガされる
設定時間が異なり、かつそれぞれの設□定時間差の間に
前記クロックの立上り部が存在し得るように時間設定さ
れた２つの第゛１及び第２ワンショットタイマ回路部と
、この第１及び第２ワンショットタイマ回路部の出力と
内部クロックの論理条件を判定し、論理条件を満足する
内部クロックを前記つ部クロック発生部の出力から選択
する論理回路部とを備え、前記第１及び第２ワンショッ
トタイマ回路の出力と内部クロックが論理条件を満足す
るような内部クロックを選択することにより受信データ
の位相に対して所望の位相関係をもつ出力クロックを得
ることを特徴とする位相同期装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56144476A JPS5846743A (ja) | 1981-09-11 | 1981-09-11 | 位相同期装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56144476A JPS5846743A (ja) | 1981-09-11 | 1981-09-11 | 位相同期装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5846743A true JPS5846743A (ja) | 1983-03-18 |
| JPH0217976B2 JPH0217976B2 (ja) | 1990-04-24 |
Family
ID=15363181
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56144476A Granted JPS5846743A (ja) | 1981-09-11 | 1981-09-11 | 位相同期装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5846743A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0141946A2 (de) * | 1983-09-13 | 1985-05-22 | ANT Nachrichtentechnik GmbH | Schaltungsanordnung zum Synchronisieren der Flanken von Binärsignalen mit einem Takt |
| JPS6128251A (ja) * | 1984-07-19 | 1986-02-07 | Nitsuko Ltd | クロツク同期方式 |
| JPS63310217A (ja) * | 1987-06-12 | 1988-12-19 | Nitsuko Corp | ディジタル位相同期回路 |
| JPS63311828A (ja) * | 1987-06-15 | 1988-12-20 | Oki Electric Ind Co Ltd | ディジタル位相同期回路 |
-
1981
- 1981-09-11 JP JP56144476A patent/JPS5846743A/ja active Granted
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0141946A2 (de) * | 1983-09-13 | 1985-05-22 | ANT Nachrichtentechnik GmbH | Schaltungsanordnung zum Synchronisieren der Flanken von Binärsignalen mit einem Takt |
| JPS6128251A (ja) * | 1984-07-19 | 1986-02-07 | Nitsuko Ltd | クロツク同期方式 |
| JPH0584691B2 (ja) * | 1984-07-19 | 1993-12-02 | Nitsuko Ltd | |
| JPS63310217A (ja) * | 1987-06-12 | 1988-12-19 | Nitsuko Corp | ディジタル位相同期回路 |
| JPS63311828A (ja) * | 1987-06-15 | 1988-12-20 | Oki Electric Ind Co Ltd | ディジタル位相同期回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0217976B2 (ja) | 1990-04-24 |
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