JPH0670344U

JPH0670344U - 高速データ多重化回路

Info

Publication number: JPH0670344U
Application number: JP1313893U
Authority: JP
Inventors: 浩文渡邊
Original assignee: 安藤電気株式会社
Priority date: 1993-02-26
Filing date: 1993-02-26
Publication date: 1994-09-30

Abstract

(57)【要約】【目的】セット・リセット制御が不必要な分周回路を
使用でき、かつ従来と同一機能を果たし、高速動作が可
能なデータ多重化回路を提供する。【構成】入力クロック信号２０Ａを分周して分周クロ
ック信号６Ａを出力する分周回路６と、分周クロック信
号６Ａを入力して分周クロック信号６Ａに同期したデー
タ信号１Ａと参照信号１Ｂとを出力するデータ発生回路
１と、入力クロック信号２０Ａを分周して多重クロック
信号５０Ａを出力する分周回路５０と、多重クロック信
号５０Ａに同期してデータ信号１Ａを多重化する多重回
路４と、参照信号１Ｂと多重クロック信号５０Ａとを入
力し、両信号の位相差を表わす信号２Ａを出力する位相
比較回路２と、位相差を表わす信号２Ａを入力し、これ
が多重回路４で多重不可能な位相差である場合には制御
信号３Ａを出力する制御回路３と、制御信号３Ａに応答
し、データ発生回路１に入力される分周クロック信号６
Ａをマスクするゲート回路９とを設ける。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

この考案は、データを多重化して高速なデータを発生させる高速データ多重化回路についてのものであり、任意周波数に対応した多重化回路についてのものである。

【０００２】

【従来の技術】

次に、従来の高速データ多重化回路のブロック図を図３に示す。図３の１はデータ発生回路、２は比較回路、３は制御回路、４は多重回路、５は多重回路用分周回路、６はデータ発生回路用分周回路、７は遅延素子、８はリタイミング回路である。

【０００３】データ発生回路１は、データの出力に合わせた参照信号１Ｂを発生させる。参照信号１Ｂは、多重クロック信号５Ａと比較回路２で比較され、その出力２Ａは制御回路３により、位相差によりリセット信号３Ａに変換され多重用分周回路５をリセットする。

【０００４】多重用分周回路５は、データ発生回路１のデータ出力４Ａに位相が合うまでリセットを繰り返す。すなわち、分周回路５をリセットすることにより、多重回路４に入力する分周回路５の多重クロック信号５Ａをデータ発生回路１の遅延に対して相対的に位相を合わせている。

【０００５】次に、図３の多重回路の比較回路２と制御回路３の構成を図４に示す。図４は、参照信号１Ｂと多重クロック信号５Ａとの間に位相差がある場合、一定以上の位相差を検出して、多重用分周回路５へのリセット信号３Ａを発生する回路である。

【０００６】比較回路２は排他的論理和回路２２で構成され、データ発生回路１からの参照信号１Ｂと多重クロック信号５Ａと排他的論理和をとり、位相差信号２Ａを制御回路３に出力する。

【０００７】制御回路３では、比較回路２からの信号２Ａを積分回路３０で積分し、これを平均電圧信号３０Ａとして電圧比較器３１に出力する。電圧比較器３１は、一方の入力端子が定電圧源に接続され、これの電圧値と他方の入力端子に入力された平均電圧信号３０Ａとを比較して位相差判定を行なう。電圧比較回路３１は、平均電圧信号３０Ａが多重不可能な位相差である場合には信号３１Ａを発生する。

【０００８】信号３１Ａは、多重回路用分周回路５を有効にリセットする繰り返しパルス発生回路３２に入力される。そして、このパルス発生回路３２によって変換され、リセット信号３Ａが出力される。

【０００９】次に、図３のタイムチャートを図５により説明する。図５で、２０Ａは入力クロック信号の波形、６Ａはデータ発生回路用分周回路６より出力される分周クロック信号の波形である。クロック信号６Ａは分周回路６の遅延分であるＴｄ１遅れで発生する。

【００１０】図５の１Ａはデータ発生回路１の出力データ信号の波形、１Ｂはデータ発生回路１の参照信号の波形である。データ信号１Ａはデータ発生回路１の遅延分であるＴｄ２遅れて発生する。参照信号１Ｂは、データ１Ａに位相を合わせ、さらに多重回路４の入力余裕を考慮してＴｄ３遅れて発生させる。

【００１１】５Ａは多重回路用分周回路５の出力である多重クロック信号の波形である。クロック信号５Ａは分周回路５の遅延分Ｔｄ４遅れて発生する。２Ａは比較回路２の出力信号であり、３０Ａは出力信号２Ａの平均電圧信号である。

【００１２】信号３１Ａは、積分回路３０によって参照信号１Ｂとクロック信号５Ａの位相差が不適当であると、電圧比較器３１より発生する信号である。信号３Ａは、多重回路用分周回路５をリセットする信号波形である。

【００１３】信号３Ａによってリセットされた多重回路用分周回路５の多重クロック信号５Ａは、入力クロック信号２０ＡのエッジＰ₂より新たにＴｄ５遅れて発生する。このようにして、多重クロック信号５Ａは、データ発生回路１からのデータ信号１Ａの位相にあって発生し、多重が可能になる。

【００１４】また、４Ａは多重回路４の出力波形、７Ａはリタイミングクロック信号の波形である。４Ａは多重回路の遅延分Ｔｄ４遅れて発生する。リタイミングクロック信号７Ａは、多重回路４の出力４Ａにだけ位相があっていればよく、遅延量Ｔｄ６は多重回路用分周回路５の遅延Ｔｄ５と多重回路４の遅延Ｔｄ４の和となる。

【００１５】

【考案が解決しようとする課題】

図３の構成では、多重回路を高速で動作させようとすると、リセット入力端子付きの多重回路用分周回路５の入手使用が困難で、データ発生回路用分周回路６のようなセット、リセット入力端子のない分周回路が使用できるにすぎず、高速動作がえられないという欠点がある。

【００１６】この考案は、セット、リセット制御が不必要な分周回路を使用でき、かつ従来技術と同じ機能を果たし、高速動作が可能なデータ多重化回路を提供することを目的とする。

【００１７】

【課題を解決するための手段】

この発明の高速データ多重化回路は入力クロック信号２０Ａを分周して分周クロック信号６Ａを出力する分周回路６と、分周クロック信号６Ａを入力してこの分周クロック信号６Ａに同期したデータ信号１Ａと参照信号１Ｂとを出力するデータ発生回路１と、入力クロック信号２０Ａを分周して多重クロック信号５０Ａを出力する分周回路５０と、多重クロック信号５０Ａに同期してデータ信号１Ａを多重化する多重回路４と、参照信号１Ｂと多重クロック信号５０Ａとを入力し、両信号の位相差を表わす信号２Ａを出力する位相比較回路２と、位相差を表わす信号２Ａを入力し、これが多重回路４で多重不可能な位相差である場合には制御信号３Ａを出力する制御回路３と、制御信号３Ａに応答し、データ発生回路１に入力される分周クロック信号６Ａをマスクするゲート回路９とを備えている。

【００１８】

【作用】

データ多重用分周回路５０の出力は、多重回路４と比較回路２に送られ、比較回路２でデータ発生回路１からの参照信号１Ｂと位相比較される。比較回路２の比較結果は制御回路３に送られ、多重回路４で多重不可能な場合には、論理和ゲート９にクロック信号をマスクするパルスが出力される。論理和ゲート９でクロック信号がマスクされるとその間はデータ発生用分周回路６の出力レベルが保たれ、その結果、データ発生回路１からのデータ出力、参照信号の位相が多重クロック信号に対してずれる。このようにして、データ多重回路４でデータ多重化が可能なように位相が調整されるため、セット、リセット入力を持たない分周回路で高速動作可能なデータ多重回路が構成できる。

【００１９】

【実施例】

次にこの考案によるデータ多重化回路の実施例を図１に示す。５０はセット・リセット入力を持たない多重用分周回路、９は論理和ゲートであり、データ発生回路１、比較回路２、制御回路３、多重回路４、データ発生用分周回路６、遅延素子７およびリタイミング回路８は、図３と同一の機能をもつ回路または素子である。

【００２０】入力クロック信号２０Ａはセット・リセット入力を持たない多重用分周回路５０に送られ、分周されて多重クロック信号５０Ａとなり多重回路４と比較回路２に送られる。同時に、入力クロック信号２０Ａは論理和ゲート９に送られる。

【００２１】データ発生回路１では、データ発生用分周回路６の出力６Ａを受けて、データ信号１Ａと、データ信号１Ａに位相の合った参照信号１Ｂとを出力する。データ信号１Ａは多重回路４に入力され、一方、参照信号１Ｂは比較回路２に入力される。

【００２２】多重クロック信号５０Ａと参照信号１Ｂは比較回路２で比較され、制御回路３により一定以上の位相差が検出される。そして制御回路３からは、入力クロック信号２０Ａをマスクするための制御パルス３Ａが出力され、論理和ゲート９に送られる。

【００２３】論理和ゲート９では、制御パルス３Ａのあいだ入力クロック信号２０Ａがマスクされる。その結果、データ発生用分周回路６の出力６Ａは入力クロック信号２０Ａがマスクされたあいだ出力レベルを保持した形で分周動作を行う。

【００２４】したがって、データ発生回路１からのデータ信号１Ａと参照信号１Ｂとは、入力クロック信号２０Ａがマスクされた分だけその位相を変化するので、多重クロック信号５０Ａと位相が一定以下となり、多重回路４で多重が可能となる。

【００２５】次に、図１のタイムチャートを図２により説明する。図２において、エッジＱ ₁ からエッジＱ₂以前の間は多重回路４で多重不可能な状態、エッジＱ₂で位相が調整され多重可能な状態となり、エッジＱ₃以降は多重可能な安定状態を表わす。なお図２の２０Ａ、４Ａ、７Ａは、図５の波形図と同一である。

【００２６】５０Ａは、多重回路用分周回路５０の出力波形で、入力クロック信号２０Ａより遅延時間Ｔ１遅れて分周出力され、多重回路４に送られると同時に、位相比較器２でデータ発生回路１の参照出力１Ｂと位相比較される。この位相比較の結果が比較回路２の出力波形２Ａで、また制御回路３の出力パルス波形が３Ａである。

【００２７】９Ａは、論理和ゲート９の出力波形で、クロック入力信号２０Ａと制御回路３の制御出力３Ａと論理和され、遅延時間Ｔ４を持って出力される。

【００２８】６Ａは、データ発生用分周回路６の出力波形で、信号９Ａを分周して遅延時間Ｔ３を持って出力される。この信号６Ａを入力としてデータ発生回路１が動作し、遅延時間Ｔ２だけ遅れてデータ１Ａと参照信号１Ｂとを発生する。エッジＱ₁ からエッジＱ₂以前では、多重クロック信号５０Ａとデータ信号１Ａとが多重可能な位相状態になく、制御出力３Ａにより入力クロック信号２０Ａをマスクし、データ信号１Ａと参照信号１Ｂとの位相を調整している。そしてエッジＱ₂より、多重クロック信号５０Ａとデータ信号１Ａとが多重可能な位相状態となり、エッジＱ₃より安定なデータ多重化回路として動作する。

【００２９】

【考案の効果】

この考案によれば、論理和ゲート９により入力クロック信号２０Ａをマスクして、データ信号１Ａと多重クロック信号５０Ａとが多重可能な位相状態となるよう制御できるので、リセット入力の必要な分周回路を必要とせず、従来より高速動作の可能なデータ多重回路がえられる。

【図面の簡単な説明】

【図１】この考案による高速データ多重化回路の実施例
の機能ブロック図である。

【図２】図１のタイムチャートである。

【図３】従来のデータ多重化回路の構成図である。

【図４】図３のデータ多重化回路の比較回路２、制御回
路３のブロック図ある。

【図５】図３のタイムチャートである。

【符号の説明】

１データ発生回路２比較回路３制御回路４多重回路５０多重用分周回路６データ発生用分周回路７遅延素子８リタイミング回路９論理和ゲート

Claims

【実用新案登録請求の範囲】

【請求項１】入力クロック信号(20A) を分周して分周
クロック信号(6A)を出力する第１の分周回路(6) と、分周クロック信号(6A)を入力してこの分周クロック信号
(6A)に同期したデータ信号(1A)と参照信号(1B)とを出力
するデータ発生回路(1) と、入力クロック信号(20A) を分周して多重クロック信号(5
0A) を出力する第２の分周回路(50)と、多重クロック信号(50A) に同期してデータ信号(1A)を多
重化する多重回路(4)と、参照信号(1B)と多重クロック信号(50A) とを入力し、両
信号の位相差を表わす信号(2A)を出力する位相比較回路
(2) と、位相差を表わす信号(2A)を入力し、これが多重回路(4)
で多重不可能な位相差である場合には制御信号(3A)を出
力する制御回路(3) と、制御信号(3A)に応答し、データ発生回路(1) に入力され
る分周クロック信号(6A)をマスクするゲート回路(9) と
を備える事を特徴とする高速データ多重化回路。