JPS6252501B2 - - Google Patents
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- JPS6252501B2 JPS6252501B2 JP7904082A JP7904082A JPS6252501B2 JP S6252501 B2 JPS6252501 B2 JP S6252501B2 JP 7904082 A JP7904082 A JP 7904082A JP 7904082 A JP7904082 A JP 7904082A JP S6252501 B2 JPS6252501 B2 JP S6252501B2
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- JP
- Japan
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- 238000000926 separation method Methods 0.000 claims description 6
- 230000001360 synchronised effect Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/14—Channel dividing arrangements, i.e. in which a single bit stream is divided between several baseband channels and reassembled at the receiver
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Time-Division Multiplex Systems (AREA)
Description
【発明の詳細な説明】
本発明は符号化され時分割混合されたデータを
分離するデータ分離回路に関する。
分離するデータ分離回路に関する。
従来のデータ分離回路のブロツク図を第１図
に、動作タイミングをタイムチヤートとして第２
図に示す。第１図の回路の目的は、第２図１に示
すように時分割混合した形で入力されるデータ
A1，B1，A2，B2，A3，B3…を、第２図１２に示
すように分離して出力することである。まず第１
図の回路に入力される信号について述べる。端子
１０がデータ入力端子である。ここには第２図１
１に示すように、Ａ，B2種類のデータの各要素
が、送信側で交互に時分割混合されて入力され
る。端子６には入力データをラツチするタイミン
グを示すクロツクＣAを入力する。これは第２図
２に示すものであり、入力データと同期してい
る。第１図の端子７はＤ型フリツプフロツプ回路
（以下FF回路と呼ぶ）１のリセツト信号ＰRの入
力端子、端子８は出力するデータの同期をとるク
ロツクＣCの入力端子である。
に、動作タイミングをタイムチヤートとして第２
図に示す。第１図の回路の目的は、第２図１に示
すように時分割混合した形で入力されるデータ
A1，B1，A2，B2，A3，B3…を、第２図１２に示
すように分離して出力することである。まず第１
図の回路に入力される信号について述べる。端子
１０がデータ入力端子である。ここには第２図１
１に示すように、Ａ，B2種類のデータの各要素
が、送信側で交互に時分割混合されて入力され
る。端子６には入力データをラツチするタイミン
グを示すクロツクＣAを入力する。これは第２図
２に示すものであり、入力データと同期してい
る。第１図の端子７はＤ型フリツプフロツプ回路
（以下FF回路と呼ぶ）１のリセツト信号ＰRの入
力端子、端子８は出力するデータの同期をとるク
ロツクＣCの入力端子である。
第１図と第２図により、第１図の回路の動作を
説明する。第２図１に示すデータを端子１０に入
力し、端子７に第２図３に示すリセツト信号ＰR
を入力する。第１図のFF回路１の出力Ｑ，は
第２図４、５に示す通りである。出力Ｑはラツチ
回路３に、出力はラツチ回路２にそれぞれ入力
される。この出力Ｑとは負論理のラツチイネー
ブルパルスであり、入力データはこれらのラツチ
回路２，３に交互にラツチされる。ラツチ回路２
の出力が第２図の６、ラツチ回路３の出力が第２
図の７にそれぞれ示されている。これらを第２図
４に示す出力Ｑの信号からエツジ同期のワンシヨ
ツトマルチバイブレータ回路１３によつて発生し
たクロツクＣD（第２図の８）によりラツチ回路
４，４′でラツチすると第２図９，１０に示す通
りの出力が得られる。入力端子８には出力データ
の同期をとるクロツクＣCを入力し、クロツクＣC
によりラツチ回路４，４′の出力（第２図９，１
０）をラツチ回路５，５′でラツチすることによ
つて、第２図１２に示す出力が第１図の端子１
１，１２に得られる。
説明する。第２図１に示すデータを端子１０に入
力し、端子７に第２図３に示すリセツト信号ＰR
を入力する。第１図のFF回路１の出力Ｑ，は
第２図４、５に示す通りである。出力Ｑはラツチ
回路３に、出力はラツチ回路２にそれぞれ入力
される。この出力Ｑとは負論理のラツチイネー
ブルパルスであり、入力データはこれらのラツチ
回路２，３に交互にラツチされる。ラツチ回路２
の出力が第２図の６、ラツチ回路３の出力が第２
図の７にそれぞれ示されている。これらを第２図
４に示す出力Ｑの信号からエツジ同期のワンシヨ
ツトマルチバイブレータ回路１３によつて発生し
たクロツクＣD（第２図の８）によりラツチ回路
４，４′でラツチすると第２図９，１０に示す通
りの出力が得られる。入力端子８には出力データ
の同期をとるクロツクＣCを入力し、クロツクＣC
によりラツチ回路４，４′の出力（第２図９，１
０）をラツチ回路５，５′でラツチすることによ
つて、第２図１２に示す出力が第１図の端子１
１，１２に得られる。
しかしながら、従来の上記回路には次のような
欠点があつた。
欠点があつた。
(1) 第２図６（第１図のラツチ回路２の出力）で
示す部分のデータのセツトアツプ時間がクロツ
ク周期より短いために、ラツチに余裕がなかつ
た。
示す部分のデータのセツトアツプ時間がクロツ
ク周期より短いために、ラツチに余裕がなかつ
た。
(2) クロツクＣDの位相はクロツクＣAとクロツク
ＣDの位相差に依存するために、調整回路が必
要であり、調整も微妙であつた。
ＣDの位相差に依存するために、調整回路が必
要であり、調整も微妙であつた。
本発明は従来の技術に内在する上記欠点を除去
する為になされたものであり、従つて本発明の目
的は、ラツチの入力におけるデータのセツトアツ
プ時間の余裕が大きく、且つ位相調整を必要とし
ない新規なデータ分離回路を提供することにあ
る。
する為になされたものであり、従つて本発明の目
的は、ラツチの入力におけるデータのセツトアツ
プ時間の余裕が大きく、且つ位相調整を必要とし
ない新規なデータ分離回路を提供することにあ
る。
本発明の上記目的は、第１のクロツク入力及び
リセツト入力を持ち複数のラツチ制御信号を出力
する回路と、前記複数のラツチ制御信号の中の第
１のラツチ制御信号入力及び前記第１のクロツク
入力を持ち入力データをラツチする第１のラツチ
回路と、第２のラツチ制御信号入力及び前記第１
のクロツク入力を持ち前記第１のラツチ回路の出
力をラツチする第２のラツチ回路と、前記第２の
ラツチ制御信号入力及び第２のクロツク入力を持
ち前記第２のラツチ回路の出力データをラツチし
て第１の出力端へ出力する第３のラツチ回路と、
前記第２のラツチ制御信号入力及び前記第１のク
ロツク入力を持ち入力データをラツチする第４の
ラツチ回路と、前記第２のラツチ制御信号入力及
び前記第２のクロツク入力を持ち前記第４のラツ
チ回路の出力をラツチして第２の出力端へ出力す
る第５のラツチ回路とを有することを特徴とした
データ分離回路、によつて達成される。
リセツト入力を持ち複数のラツチ制御信号を出力
する回路と、前記複数のラツチ制御信号の中の第
１のラツチ制御信号入力及び前記第１のクロツク
入力を持ち入力データをラツチする第１のラツチ
回路と、第２のラツチ制御信号入力及び前記第１
のクロツク入力を持ち前記第１のラツチ回路の出
力をラツチする第２のラツチ回路と、前記第２の
ラツチ制御信号入力及び第２のクロツク入力を持
ち前記第２のラツチ回路の出力データをラツチし
て第１の出力端へ出力する第３のラツチ回路と、
前記第２のラツチ制御信号入力及び前記第１のク
ロツク入力を持ち入力データをラツチする第４の
ラツチ回路と、前記第２のラツチ制御信号入力及
び前記第２のクロツク入力を持ち前記第４のラツ
チ回路の出力をラツチして第２の出力端へ出力す
る第５のラツチ回路とを有することを特徴とした
データ分離回路、によつて達成される。
次に本発明をその良好な一実施例について図面
を参照して詳細に説明する。
を参照して詳細に説明する。
第３図は本発明の一実施例を示すブロツク構成
図、第４図は本発明に係る回路の動作タイムチヤ
ートである。第３図において、参照番号２１，２
２，２３，２４は入力端子、１１，１２は出力端
子である。又２５，２６，２７，２８，２９はラ
ツチ回路、３０は例えばＤ型フリツプフロツプに
て構成されるフリツプフロツプ回路（以下FF回
路と呼ぶ）をそれぞれ示す。
図、第４図は本発明に係る回路の動作タイムチヤ
ートである。第３図において、参照番号２１，２
２，２３，２４は入力端子、１１，１２は出力端
子である。又２５，２６，２７，２８，２９はラ
ツチ回路、３０は例えばＤ型フリツプフロツプに
て構成されるフリツプフロツプ回路（以下FF回
路と呼ぶ）をそれぞれ示す。
まず第３図のFF回路１０の動作を説明する。
端子２４にはリセツトパルスＰRが入力され、こ
こには第４図３に示すように、第４図１に示す入
力データの要素Ｂであることを示す。負論理のリ
セツトパルスＰRを入力する。FF回路１０の出力
は図中にφ１，φ２として示され、これらの出力
タイミングを、出力φ１は第４図４に、出力φ２
は第４図５にそれぞれ示す。これらの出力φ１，
φ２は、いずれも負論理のイネーブルパルスとし
て第３図のラツチ回路２５，２６，２７，２８，
２９にそれぞれ入力される。
端子２４にはリセツトパルスＰRが入力され、こ
こには第４図３に示すように、第４図１に示す入
力データの要素Ｂであることを示す。負論理のリ
セツトパルスＰRを入力する。FF回路１０の出力
は図中にφ１，φ２として示され、これらの出力
タイミングを、出力φ１は第４図４に、出力φ２
は第４図５にそれぞれ示す。これらの出力φ１，
φ２は、いずれも負論理のイネーブルパルスとし
て第３図のラツチ回路２５，２６，２７，２８，
２９にそれぞれ入力される。
次に全体の動作について説明する。第３図の端
子２１はデータ入力端子であり、ここに第４図１
に示す如きデータA1，B1，A2，B2，A3，B3…が
入力される。第３図で直接入力データをラツチさ
せるのは２５と２８のラツチ回路である。ラツチ
回路２５には、第４図４に示すイネーブルパルス
φ１と、２に示すクロツクパルスＣAを入力させ
て６に示す出力を得、ラツチ回路２８には第４図
の５に示すイネーブルパルスφ２と２に示すクロ
ツクパルスＣAを入力させて８に示す出力ｂを得
る。第３図のラツチ回路２６には、第４図２のク
ロツクパルスＣAと５のイネーブルパルスφ２に
よつて６に示されるラツチ回路２５の出力をラツ
チさせる。その結果、ラツチ回路２６の出力は第
４図７に示される如きタイミングとなる。第３図
のラツチ回路２７は出力端子１１に、ラツチ回路
２９は出力端子１２にそれぞれデータを出力す
る。ラツチ回路２７と２９は入力端子２３に入力
されるクロツクパルスＣBと、第４図５に示すイ
ネーブルパルスφ２により動作する。第４図９に
示すクロツクパルスＣBが第３図の入力端子２３
に入力されるとき、同図中のラツチ回路２７と２
９の出力は第４図１０，１１に示すタイミングと
なる。
子２１はデータ入力端子であり、ここに第４図１
に示す如きデータA1，B1，A2，B2，A3，B3…が
入力される。第３図で直接入力データをラツチさ
せるのは２５と２８のラツチ回路である。ラツチ
回路２５には、第４図４に示すイネーブルパルス
φ１と、２に示すクロツクパルスＣAを入力させ
て６に示す出力を得、ラツチ回路２８には第４図
の５に示すイネーブルパルスφ２と２に示すクロ
ツクパルスＣAを入力させて８に示す出力ｂを得
る。第３図のラツチ回路２６には、第４図２のク
ロツクパルスＣAと５のイネーブルパルスφ２に
よつて６に示されるラツチ回路２５の出力をラツ
チさせる。その結果、ラツチ回路２６の出力は第
４図７に示される如きタイミングとなる。第３図
のラツチ回路２７は出力端子１１に、ラツチ回路
２９は出力端子１２にそれぞれデータを出力す
る。ラツチ回路２７と２９は入力端子２３に入力
されるクロツクパルスＣBと、第４図５に示すイ
ネーブルパルスφ２により動作する。第４図９に
示すクロツクパルスＣBが第３図の入力端子２３
に入力されるとき、同図中のラツチ回路２７と２
９の出力は第４図１０，１１に示すタイミングと
なる。
上記の如く、第４図１０，１１は本発明による
回路の出力データのタイミングを示すが、本発明
においては出力データの変化の周期が同図９に示
すクロツクパルスＣBの周期の２倍であることを
利用しており、第３図のラツチ回路２７，２９の
入力におけるデータのセツトアップ時間を従来の
回路より大きくとつている。即ち、第４図２に示
すように、入力データに同期したクロツクパルス
ＣAと、出力データ１０及び１１を同期させるク
ロツクパルスＣB（第４図９）の位相差がｄであ
るとき、前述のラツチの入力におけるデータセツ
トアツプタイムＳは９に示すクロツクパルスＣB
の周期をＴとすると、Ｓ＝2T−ｄとして与えら
れる。第４図５に示すイネーブルパルスφ２によ
り、Ｓ＞Ｔとなり、従来の回路においてはＳ＜Ｔ
であつたことに比べ、データセツトアツプタイム
の余裕が大きくなつている。
回路の出力データのタイミングを示すが、本発明
においては出力データの変化の周期が同図９に示
すクロツクパルスＣBの周期の２倍であることを
利用しており、第３図のラツチ回路２７，２９の
入力におけるデータのセツトアップ時間を従来の
回路より大きくとつている。即ち、第４図２に示
すように、入力データに同期したクロツクパルス
ＣAと、出力データ１０及び１１を同期させるク
ロツクパルスＣB（第４図９）の位相差がｄであ
るとき、前述のラツチの入力におけるデータセツ
トアツプタイムＳは９に示すクロツクパルスＣB
の周期をＴとすると、Ｓ＝2T−ｄとして与えら
れる。第４図５に示すイネーブルパルスφ２によ
り、Ｓ＞Ｔとなり、従来の回路においてはＳ＜Ｔ
であつたことに比べ、データセツトアツプタイム
の余裕が大きくなつている。
本発明の回路においては、第４図９に示すクロ
ツクパルスＣBについて、その周期Ｔが２に示す
クロツクパルスＣAと等しいこと及びクロツクパ
ルスの有効なエツジが、５に示すイネーブルパル
スφ２の確定期間にあることを条件とするが、こ
の範囲においては、第４図９に示すクロツクパル
スＣBの位相がどうであつても第４図９，１０，
１１に示すようにこれと同期した出力が得られ
る。これは第４図において５に示すイネーブルパ
ルスφ２の有効期間内においては、常に７，８に
示すデータが確定しているためである。これが本
発明の回路の効果である。
ツクパルスＣBについて、その周期Ｔが２に示す
クロツクパルスＣAと等しいこと及びクロツクパ
ルスの有効なエツジが、５に示すイネーブルパル
スφ２の確定期間にあることを条件とするが、こ
の範囲においては、第４図９に示すクロツクパル
スＣBの位相がどうであつても第４図９，１０，
１１に示すようにこれと同期した出力が得られ
る。これは第４図において５に示すイネーブルパ
ルスφ２の有効期間内においては、常に７，８に
示すデータが確定しているためである。これが本
発明の回路の効果である。
本発明の応用として、３種以上の時分割混合さ
れたパラレルデータの分離回路が挙げられる。
今、時分割混合されたデータがｎ種ある場合に
は、第３図３０の回路の出力をｎ本に拡張し、入
力端子２１とラツチ回路２７との間及び入力端子
２１とラツチ回路２９との間のラツチ回路の数を
必要数増やすことにより容易に実現できる。
れたパラレルデータの分離回路が挙げられる。
今、時分割混合されたデータがｎ種ある場合に
は、第３図３０の回路の出力をｎ本に拡張し、入
力端子２１とラツチ回路２７との間及び入力端子
２１とラツチ回路２９との間のラツチ回路の数を
必要数増やすことにより容易に実現できる。
本発明は、以上説明したように、データを分離
する際に、ラツチの入力におけるデータのセツト
アツプタイムの余裕が従来回路よりも大きく、位
相調整回路が不要となる効果がある。
する際に、ラツチの入力におけるデータのセツト
アツプタイムの余裕が従来回路よりも大きく、位
相調整回路が不要となる効果がある。
以上本発明をその良好な一実施例について説明
したが、それは単なる例示的なものであり、ここ
で説明された実施例によつてのみ本願発明が限定
されるものでないことは勿論である。
したが、それは単なる例示的なものであり、ここ
で説明された実施例によつてのみ本願発明が限定
されるものでないことは勿論である。
第１図は従来回路のブロツク図、第２図は従来
回路の動作のタイムチヤート、第３図は本発明に
係る回路のブロツク構成図、第４図は本発明の動
作タイムチヤートである。 １，３０…フリツプフロツプ回路、２，３，
４，４′，５，５′，２５，２６，２７，２８，２
９…ラツチ回路、１３…エツジ同期ワンシヨツト
マルチバイブレータ回路。
回路の動作のタイムチヤート、第３図は本発明に
係る回路のブロツク構成図、第４図は本発明の動
作タイムチヤートである。 １，３０…フリツプフロツプ回路、２，３，
４，４′，５，５′，２５，２６，２７，２８，２
９…ラツチ回路、１３…エツジ同期ワンシヨツト
マルチバイブレータ回路。
Claims (1)
- １ 第１のクロツク入力及びリセツト入力を持ち
複数のラツチ制御信号を出力する回路と、前記複
数のラツチ制御信号の中の第１のラツチ制御信号
入力及び前記第１のクロツク入力を持ち入力デー
タをラツチする第１のラツチ回路と、第２のラツ
チ制御信号入力及び前記第１のクロツク入力を持
ち前記第１のラツチ回路の出力をラツチする第２
のラツチ回路と、前記第２のラツチ制御信号入力
及び第２のクロツク入力を持ち前記第２のラツチ
回路の出力データをラツチして第１の出力端へ出
力する第３のラツチ回路と、前記第２のラツチ制
御信号入力及び前記第１のクロツク入力を持ち入
力データをラツチする第４のラツチ回路と、前記
第２のラツチ制御信号入力及び前記第２のクロツ
ク入力を持ち前記第４のラツチ回路の出力をラツ
チして第２の出力端へ出力する第５のラツチ回路
とを有することを特徴としたデータ分離回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7904082A JPS58195335A (ja) | 1982-05-10 | 1982-05-10 | デ−タ分離回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7904082A JPS58195335A (ja) | 1982-05-10 | 1982-05-10 | デ−タ分離回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58195335A JPS58195335A (ja) | 1983-11-14 |
| JPS6252501B2 true JPS6252501B2 (ja) | 1987-11-05 |
Family
ID=13678798
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7904082A Granted JPS58195335A (ja) | 1982-05-10 | 1982-05-10 | デ−タ分離回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58195335A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS619046A (ja) * | 1984-06-25 | 1986-01-16 | Shinshirasuna Denki Kk | 時分割多重信号の時間差補正装置 |
| JPS6171731A (ja) * | 1984-09-14 | 1986-04-12 | Shinshirasuna Denki Kk | 時分割多重信号の時間差補正装置 |
| JPH028247U (ja) * | 1988-06-29 | 1990-01-19 |
-
1982
- 1982-05-10 JP JP7904082A patent/JPS58195335A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58195335A (ja) | 1983-11-14 |
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