JP2736351B2 - 多重分離回路 - Google Patents
多重分離回路Info
- Publication number
- JP2736351B2 JP2736351B2 JP63222948A JP22294888A JP2736351B2 JP 2736351 B2 JP2736351 B2 JP 2736351B2 JP 63222948 A JP63222948 A JP 63222948A JP 22294888 A JP22294888 A JP 22294888A JP 2736351 B2 JP2736351 B2 JP 2736351B2
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- Japan
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- output
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- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】 「産業上の利用分野」 この発明は高速データを複数の低速データに分離する
多重分離回路に関する。
多重分離回路に関する。
「従来の技術」 従来の多重分離回路を第５図に示す。データ入力端子
11からの高速データはＤ形フリップフロップ12のデータ
端子Ｄへ供給され、Ｄ形フリップフロップ12の出力端子
ＱはＤ形フリップフロップ13のデータ端子Ｄに接続され
る。データ入力端子11の高速データと同一速度のクロッ
ク信号がクロック入力端子14へ供給され、クロック入力
端子14のクロック信号はインバータ15を通じてＤ形フリ
ップフロップ12,13のクロック端子Ｃへ供給され、Ｄ形
フリップフロップ12,13は２段のシフトレジスタを構成
している。
11からの高速データはＤ形フリップフロップ12のデータ
端子Ｄへ供給され、Ｄ形フリップフロップ12の出力端子
ＱはＤ形フリップフロップ13のデータ端子Ｄに接続され
る。データ入力端子11の高速データと同一速度のクロッ
ク信号がクロック入力端子14へ供給され、クロック入力
端子14のクロック信号はインバータ15を通じてＤ形フリ
ップフロップ12,13のクロック端子Ｃへ供給され、Ｄ形
フリップフロップ12,13は２段のシフトレジスタを構成
している。
クロック入力端子14のクロック信号はゲート16を通じ
て２分の１分周器17へ供給され、分周器17の出力はＤ形
フリップフロップ18,19のクロック端子Ｃへ供給され
る。Ｄ形フリップフロップ12の出力端子はＤ形フリッ
プフロップ18のデータ端子Ｄに接続され、Ｄ形フリップ
フロップ13の出力端子ＱはＤ形フリップフロップ19のデ
ータ端子Ｄに接続される。Ｄ形フリップフロップ18の出
力端子はデータ出力端子21に接続され、Ｄ形フリップ
フロップ19の出力端子Ｑはデータ出力端子22に接続され
る。
て２分の１分周器17へ供給され、分周器17の出力はＤ形
フリップフロップ18,19のクロック端子Ｃへ供給され
る。Ｄ形フリップフロップ12の出力端子はＤ形フリッ
プフロップ18のデータ端子Ｄに接続され、Ｄ形フリップ
フロップ13の出力端子ＱはＤ形フリップフロップ19のデ
ータ端子Ｄに接続される。Ｄ形フリップフロップ18の出
力端子はデータ出力端子21に接続され、Ｄ形フリップ
フロップ19の出力端子Ｑはデータ出力端子22に接続され
る。
端子23からの同期命令信号はＤ形フリップフロップ24
のデータ端子Ｄへ供給され、Ｄ形フリップフロップ24の
出力端子ＱはＤ形フリップフロップ25のデータ端子Ｄに
接続され、Ｄ形フリップフロップ24,25のクロック端子
Ｃへ端子14のクロック信号が供給される。Ｄ形フリップ
フロップ24の出力端子の出力と、Ｄ形フリップフロッ
プ25の出力端子Ｑの出力とがナンド回路26へ供給され、
ナンド回路26の出力はゲート16へ制御信号として供給さ
れる。
のデータ端子Ｄへ供給され、Ｄ形フリップフロップ24の
出力端子ＱはＤ形フリップフロップ25のデータ端子Ｄに
接続され、Ｄ形フリップフロップ24,25のクロック端子
Ｃへ端子14のクロック信号が供給される。Ｄ形フリップ
フロップ24の出力端子の出力と、Ｄ形フリップフロッ
プ25の出力端子Ｑの出力とがナンド回路26へ供給され、
ナンド回路26の出力はゲート16へ制御信号として供給さ
れる。
クロック入力端子14に第6A図に示すクロック信号が供
給され、データ入力端子11に第６図Ｂに示す高速データ
が供給され、端子23に第６図Ｃに示す同期命令信号が供
給される。同期命令信号はＤ形フリップフロップ24でク
ロック信号と同期させられ、その出力は第６図Ｄに示す
ようになり、Ｄ形フリップフロップ25で１クロック遅ら
されて、その出力は第６図Ｅに示すようになる。従って
ナンド回路26から第６図Ｆに示すようにクロック信号に
同期した１周期の負パルスが得られ、これによりゲート
16において第６図Ｇに示すように１クロック除去された
クロック信号が得られる。このクロック信号は分周器17
で２分の１に分周され、第６図Ｈに示す出力となる。一
方Ｄ形フリップフロップ12,13の各出力端子Ｑの出力は
第６図I,Jにそれぞれ示すようにクロック信号と同期
し、１クロック位相がずれたデータとなる。これらデー
タは分周器17の出力でＤ形フリップフロップ18,19にそ
れぞれ取込まれ、それら出力は第６図K,Lに示すように
低速データとなる。
給され、データ入力端子11に第６図Ｂに示す高速データ
が供給され、端子23に第６図Ｃに示す同期命令信号が供
給される。同期命令信号はＤ形フリップフロップ24でク
ロック信号と同期させられ、その出力は第６図Ｄに示す
ようになり、Ｄ形フリップフロップ25で１クロック遅ら
されて、その出力は第６図Ｅに示すようになる。従って
ナンド回路26から第６図Ｆに示すようにクロック信号に
同期した１周期の負パルスが得られ、これによりゲート
16において第６図Ｇに示すように１クロック除去された
クロック信号が得られる。このクロック信号は分周器17
で２分の１に分周され、第６図Ｈに示す出力となる。一
方Ｄ形フリップフロップ12,13の各出力端子Ｑの出力は
第６図I,Jにそれぞれ示すようにクロック信号と同期
し、１クロック位相がずれたデータとなる。これらデー
タは分周器17の出力でＤ形フリップフロップ18,19にそ
れぞれ取込まれ、それら出力は第６図K,Lに示すように
低速データとなる。
データ入力端子11から入力された高速データはデータ
出力端子21,22に交互に分離され、低速データとなり、
同期命令信号が入力されるごとにデータ出力端子21,22
に出力される低速データの位相が入れかえられる。
出力端子21,22に交互に分離され、低速データとなり、
同期命令信号が入力されるごとにデータ出力端子21,22
に出力される低速データの位相が入れかえられる。
「発明が解決しようとする課題」 第５図に示した従来のものにおいてはゲート16でクロ
ック信号を制御しているため、ゲート16として高速度で
動作するものを必要とする欠点があった。
ック信号を制御しているため、ゲート16として高速度で
動作するものを必要とする欠点があった。
「課題を解決するための手段」 この発明の多重分離回路は、到来高速データを複数の
並列回路にラッチクロックによりラッチし、これを並列
データとして出力する速度変換部と、 上記高速高速データと同速度のクロック信号を分周す
る第１の分周器と、 同期命令信号を上記第１の分周器の分周比と同じ分周
比で分周する第２の分周器と、 上記第１の分周器と第２の分周器との出力を入力とし
て、上記同期命令信号毎に上記クロック信号を１周期分
シフトさせて、上記第１の分周器の出力を上記ラッチク
ロックとして作成し、これを上記速度変換部に出力する
切替回路とを具備する。
並列回路にラッチクロックによりラッチし、これを並列
データとして出力する速度変換部と、 上記高速高速データと同速度のクロック信号を分周す
る第１の分周器と、 同期命令信号を上記第１の分周器の分周比と同じ分周
比で分周する第２の分周器と、 上記第１の分周器と第２の分周器との出力を入力とし
て、上記同期命令信号毎に上記クロック信号を１周期分
シフトさせて、上記第１の分周器の出力を上記ラッチク
ロックとして作成し、これを上記速度変換部に出力する
切替回路とを具備する。
「実施例」 第１図はこの発明の実施例を示し、第５図と対応する
部分には同一符号を付けてある。Ｄ形フリップフロップ
12,13,18,19は高速データを複数の低速データに変換す
る速度変換部31を構成している。クロック入力端子14の
クロック信号は分周器17へ直接供給される。分周器17は
トグル形フリップフロップで構成され、その出力端子Q,
から位相が互いに反転された出力が得られ、これらは
切替回路32のゲート33,34へ供給される。ゲート33,34の
出力はオア回路35を通じて切替回路32の出力としてＤ形
フリップフロップ18,19のクロック端子Ｃへ供給され
る。同期命令信号が入力されるごとに切替回路32から速
度変換部31へ供給される分周器17の出力の位相が切替え
られる。つまり端子23の同期命令信号はトグル形フリッ
プフロップ36へ供給され、トグル形フリップフロップ36
の出力端子Q,の出力はゲート33,34へそれぞれ供給さ
れる。
部分には同一符号を付けてある。Ｄ形フリップフロップ
12,13,18,19は高速データを複数の低速データに変換す
る速度変換部31を構成している。クロック入力端子14の
クロック信号は分周器17へ直接供給される。分周器17は
トグル形フリップフロップで構成され、その出力端子Q,
から位相が互いに反転された出力が得られ、これらは
切替回路32のゲート33,34へ供給される。ゲート33,34の
出力はオア回路35を通じて切替回路32の出力としてＤ形
フリップフロップ18,19のクロック端子Ｃへ供給され
る。同期命令信号が入力されるごとに切替回路32から速
度変換部31へ供給される分周器17の出力の位相が切替え
られる。つまり端子23の同期命令信号はトグル形フリッ
プフロップ36へ供給され、トグル形フリップフロップ36
の出力端子Q,の出力はゲート33,34へそれぞれ供給さ
れる。
クロック入力端子14に第２図Ａに示すクロック信号が
供給され、データ入力端子11に第２図Ｂに示す高速デー
タが供給され、端子23に第２図Ｃに示す同期命令信号が
供給される。同期命令信号が到来する前においてはトグ
ル形フリップフロップ36の出力端子が高レベルでゲー
ト34が開となり、分周器17の出力端子の出力が切替回
路32より出力される。この出力の立上りにより、Ｄ形フ
リップフロップ12,13の出力（第２図G,H）がＤ形フリッ
プフロップ18,19にそれぞれ取込まれ、第２図I,Jに示す
出力が得られる。
供給され、データ入力端子11に第２図Ｂに示す高速デー
タが供給され、端子23に第２図Ｃに示す同期命令信号が
供給される。同期命令信号が到来する前においてはトグ
ル形フリップフロップ36の出力端子が高レベルでゲー
ト34が開となり、分周器17の出力端子の出力が切替回
路32より出力される。この出力の立上りにより、Ｄ形フ
リップフロップ12,13の出力（第２図G,H）がＤ形フリッ
プフロップ18,19にそれぞれ取込まれ、第２図I,Jに示す
出力が得られる。
第２図Ｃに示すように同期命令信号が到来すると、第
２図Ｄに示すようにトグル形フリップフロップ36の出力
端子Ｑが高レベル、出力端子が低レベルとなり、ゲー
ト33が開らかれ、ゲート34が閉じて分周器17の出力端子
Ｑの出力（第２図Ｅ）が、切替回路32の出力として第２
図Ｆに示すように出力される。従って、Ｄ形フリップフ
ロップ18,18へのデータの取込み位相が１クロックず
れ、データ出力端子21,22に出力される低速データが第
２図I,Jに示すように切替わる。
２図Ｄに示すようにトグル形フリップフロップ36の出力
端子Ｑが高レベル、出力端子が低レベルとなり、ゲー
ト33が開らかれ、ゲート34が閉じて分周器17の出力端子
Ｑの出力（第２図Ｅ）が、切替回路32の出力として第２
図Ｆに示すように出力される。従って、Ｄ形フリップフ
ロップ18,18へのデータの取込み位相が１クロックず
れ、データ出力端子21,22に出力される低速データが第
２図I,Jに示すように切替わる。
切替回路32での切替えをクロック信号に同期して行わ
せることもできる。例えば第３図に示すようにトグル形
フリップフロップ36の出力端子ＱがＤ形フリップフロッ
プ37のデータ端子Ｄに接続され、Ｄ形フリップフロップ
37の出力端子ＱがＤ形フリップフロップ38のデータ端子
Ｄに接続され、Ｄ形フリップフロップ37,38のクロック
端子Ｃへ分周器17の出力端子,Qの各出力がそれぞれ供
給される。Ｄ形フリップフロップ37の出力端子の出力
及びＤ形フリップフロップ38の出力端子Ｑの出力がアン
ド回路39へ供給される。アドレス回路39の正転出力及び
反転出力が切替回路32のゲート33,34へそれぞれ供給さ
れる。
せることもできる。例えば第３図に示すようにトグル形
フリップフロップ36の出力端子ＱがＤ形フリップフロッ
プ37のデータ端子Ｄに接続され、Ｄ形フリップフロップ
37の出力端子ＱがＤ形フリップフロップ38のデータ端子
Ｄに接続され、Ｄ形フリップフロップ37,38のクロック
端子Ｃへ分周器17の出力端子,Qの各出力がそれぞれ供
給される。Ｄ形フリップフロップ37の出力端子の出力
及びＤ形フリップフロップ38の出力端子Ｑの出力がアン
ド回路39へ供給される。アドレス回路39の正転出力及び
反転出力が切替回路32のゲート33,34へそれぞれ供給さ
れる。
上述では高速データを２つの低速データに分離した
が、分離数は２に限らない。例えば４つの低速データに
分離するには第４図に示すように構成すればよい。クロ
ック入力端子14よりのクロック信号は分周器41により４
分の１に分周されると共に４相のクロック信号とされ
る。端子23からの同期命令信号は縦続接続されたトグル
形フリップフロップ36,42へ供給され、その出力が切替
回路32へ供給され、同期命令信号が入力されるごとに分
周器41の４相出力の各１つの相が順次取出され、その取
出されたクロックが速度変換部31へ供給される。速度変
換部31では入力された高速データは４つの低速データに
分離される。
が、分離数は２に限らない。例えば４つの低速データに
分離するには第４図に示すように構成すればよい。クロ
ック入力端子14よりのクロック信号は分周器41により４
分の１に分周されると共に４相のクロック信号とされ
る。端子23からの同期命令信号は縦続接続されたトグル
形フリップフロップ36,42へ供給され、その出力が切替
回路32へ供給され、同期命令信号が入力されるごとに分
周器41の４相出力の各１つの相が順次取出され、その取
出されたクロックが速度変換部31へ供給される。速度変
換部31では入力された高速データは４つの低速データに
分離される。
「発明の効果」 以上述べたようにこの発明によれば同期命令信号ごと
に、クロック信号を分周した出力の位相が切替回路32で
切替えられるものであり、切替回路32を低速で動作する
素子で構成することができる。
に、クロック信号を分周した出力の位相が切替回路32で
切替えられるものであり、切替回路32を低速で動作する
素子で構成することができる。
第１図はこの発明の実施例を示す論理回路図、第２図は
第１図の動作例を示すタイムチャート、第３図はこの発
明の他の実施例を示す論理回路図、第４図はこの発明の
更に他の実施例を示す論理回路図、第５図は従来の多重
分離回路を示す論理回路図、第６図は第５図の動作を示
すタイムチャートである。
第１図の動作例を示すタイムチャート、第３図はこの発
明の他の実施例を示す論理回路図、第４図はこの発明の
更に他の実施例を示す論理回路図、第５図は従来の多重
分離回路を示す論理回路図、第６図は第５図の動作を示
すタイムチャートである。
Claims (1)
- 【請求項１】到来高速データを複数の並列回路にラッチ
クロックによりラッチし、これを並列データとして出力
する速度変換部と、 上記到来高速データと同速度のクロック信号を分周する
第１の分周器と、 同期命令信号を上記第１の分周器の分周比と同じ分周比
で分周する第２の分周器と、 上記第１の分周器と第２の分周器との出力を入力とし
て、上記同期命令信号毎に上記クロック信号を１周期分
シフトさせて、上記第１の分周器の出力を上記ラッチク
ロックとして作成し、これを上記速度変換部に出力する
切替回路と、 を具備する多重分離回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63222948A JP2736351B2 (ja) | 1988-09-05 | 1988-09-05 | 多重分離回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63222948A JP2736351B2 (ja) | 1988-09-05 | 1988-09-05 | 多重分離回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0270135A JPH0270135A (ja) | 1990-03-09 |
| JP2736351B2 true JP2736351B2 (ja) | 1998-04-02 |
Family
ID=16790385
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63222948A Expired - Fee Related JP2736351B2 (ja) | 1988-09-05 | 1988-09-05 | 多重分離回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2736351B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5948959B2 (ja) * | 2011-03-18 | 2016-07-06 | 株式会社リコー | 伝送装置、伝送方法、画像形成装置及び送信装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59141843A (ja) * | 1983-02-01 | 1984-08-14 | Matsushita Electric Ind Co Ltd | 多重分離回路 |
| JPS61154238A (ja) * | 1984-12-26 | 1986-07-12 | Nec Corp | フレ−ム同期方式 |
-
1988
- 1988-09-05 JP JP63222948A patent/JP2736351B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0270135A (ja) | 1990-03-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |