JPH07162387A - マルチプレクサ - Google Patents
マルチプレクサInfo
- Publication number
- JPH07162387A JPH07162387A JP33970493A JP33970493A JPH07162387A JP H07162387 A JPH07162387 A JP H07162387A JP 33970493 A JP33970493 A JP 33970493A JP 33970493 A JP33970493 A JP 33970493A JP H07162387 A JPH07162387 A JP H07162387A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- latch circuit
- multiplexer
- clock signal
- latch
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
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- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】 （修正有）
【目的】１対の互いに並列なデータ信号を時分割多重化
する機能を簡単な構成で実現し、集積化に適応させる。 【構成】第１入力データ信号を受ける第１ラッチ回路１
と、第２入力データ信号を受ける第２ラッチ回路２と、
第１ラッチ回路１および第２ラッチ回路２の出力を受け
るセレクタ回路３と、セレクタ回路３の出力を受ける第
３ラッチ回路４とを備え、更に、クロック信号を２分周
するＴ型フリップフロップ回路５を備え、第１、第２ラ
ッチ回路１、２およびセレクタ回路３は分周されたクロ
ック信号により、第３ラッチ回路４は元のクロック信号
によりそれぞれ動作するように構成される。
する機能を簡単な構成で実現し、集積化に適応させる。 【構成】第１入力データ信号を受ける第１ラッチ回路１
と、第２入力データ信号を受ける第２ラッチ回路２と、
第１ラッチ回路１および第２ラッチ回路２の出力を受け
るセレクタ回路３と、セレクタ回路３の出力を受ける第
３ラッチ回路４とを備え、更に、クロック信号を２分周
するＴ型フリップフロップ回路５を備え、第１、第２ラ
ッチ回路１、２およびセレクタ回路３は分周されたクロ
ック信号により、第３ラッチ回路４は元のクロック信号
によりそれぞれ動作するように構成される。
Description
【０００１】
【産業上の利用分野】本発明は、マルチプレクサに関す
る。より詳細には、本発明は、１対の互いに並列なデー
タ信号を時分割多重化する機能を有するマルチプレクサ
の新規な構成に関する。
る。より詳細には、本発明は、１対の互いに並列なデー
タ信号を時分割多重化する機能を有するマルチプレクサ
の新規な構成に関する。
【０００２】
【従来の技術】図６は、並列なデータ信号を時分割多重
化する機能を有するマルチプレクサの典型的な構成を示
す図である。
化する機能を有するマルチプレクサの典型的な構成を示
す図である。
【０００３】同図に示すように、このマルチプレクサ
は、第１および第２の入力データ信号端子Ａ、Ｂに印加
される並列なデータ信号ＤA 、ＤB を各々１つずつ受け
る１対のＤ型フリップフロップ10、20と、これらＤ型フ
リップフロップ10、20の出力を受けるセレクタ３と、セ
レクタ３の出力を受ける第３のＤ型フリップフロップ40
とから主に構成されている。また、このマルチプレクサ
に入力されるクロック信号ＣＬＫは、第３Ｄ型フリップ
フロップ40に対してはバッファ６を介して、第１および
第２のＤ型フリップフロップ10、20に対してはバッファ
６およびＴ型フリップフロップ５を介してそれぞれ供給
されている。尚、Ｔ型フリップフロップ５は、クロック
信号ＣＬＫを２分周した１／２分周クロック信号ＣＬＫ
* を出力している。
は、第１および第２の入力データ信号端子Ａ、Ｂに印加
される並列なデータ信号ＤA 、ＤB を各々１つずつ受け
る１対のＤ型フリップフロップ10、20と、これらＤ型フ
リップフロップ10、20の出力を受けるセレクタ３と、セ
レクタ３の出力を受ける第３のＤ型フリップフロップ40
とから主に構成されている。また、このマルチプレクサ
に入力されるクロック信号ＣＬＫは、第３Ｄ型フリップ
フロップ40に対してはバッファ６を介して、第１および
第２のＤ型フリップフロップ10、20に対してはバッファ
６およびＴ型フリップフロップ５を介してそれぞれ供給
されている。尚、Ｔ型フリップフロップ５は、クロック
信号ＣＬＫを２分周した１／２分周クロック信号ＣＬＫ
* を出力している。
【０００４】図７は、図６に示したマルチプレクサの動
作を説明するためのタイミングチャートである。
作を説明するためのタイミングチャートである。
【０００５】同図に示すように、第１、第２Ｄ型フリッ
プフロップ10、20において、第１および第２の入力デー
タ信号ＤA 、ＤB は分周されたクロック信号ＣＬＫ1/2
に同期される。セレクタ回路３は、分周されたクロック
信号ＣＬＫ1/2 により取り込み信号を切り替える。すな
わち、１／２クロック信号ＣＬＫ1/2 が "Ｈ" レベルの
ときには第１Ｄ型フリップフロップ10の出力ＳＤA 取り
込まれ、１／２クロック信号ＣＬＫ1/2 が "Ｌ" レベル
のときには第２Ｄ型フリップフロップ20の出力ＳＤB が
取り込まれる。従って、セレクタ回路３からは、第１お
よび第２の入力データ信号ＤA 、ＤB を多重化した信号
ＤABが出力される。この多重化データ信号は、第３Ｄ型
フリップフロップ40を介して、クロック信号ＣＬＫに同
期した多重化データ信号ＳＤABとして出力される。
プフロップ10、20において、第１および第２の入力デー
タ信号ＤA 、ＤB は分周されたクロック信号ＣＬＫ1/2
に同期される。セレクタ回路３は、分周されたクロック
信号ＣＬＫ1/2 により取り込み信号を切り替える。すな
わち、１／２クロック信号ＣＬＫ1/2 が "Ｈ" レベルの
ときには第１Ｄ型フリップフロップ10の出力ＳＤA 取り
込まれ、１／２クロック信号ＣＬＫ1/2 が "Ｌ" レベル
のときには第２Ｄ型フリップフロップ20の出力ＳＤB が
取り込まれる。従って、セレクタ回路３からは、第１お
よび第２の入力データ信号ＤA 、ＤB を多重化した信号
ＤABが出力される。この多重化データ信号は、第３Ｄ型
フリップフロップ40を介して、クロック信号ＣＬＫに同
期した多重化データ信号ＳＤABとして出力される。
【０００６】
【発明が解決しようとする課題】上述のような従来のマ
ルチプレクサについては、『Prpobe』 No.3 ／アンリツ
第12頁に詳しい開示があるが、その構成要素として使用
されているＤ型フリップフロップは、実際には構成素子
数が多く、特に集積化した場合の専有面積が極めて大き
い。従って、複数のＤ型フリップフロップを含む従来の
マルチプレクサを集積化した場合、その専有面積が極め
て大きくなるという問題がある。
ルチプレクサについては、『Prpobe』 No.3 ／アンリツ
第12頁に詳しい開示があるが、その構成要素として使用
されているＤ型フリップフロップは、実際には構成素子
数が多く、特に集積化した場合の専有面積が極めて大き
い。従って、複数のＤ型フリップフロップを含む従来の
マルチプレクサを集積化した場合、その専有面積が極め
て大きくなるという問題がある。
【０００７】そこで、本発明は、上記従来技術の問題点
を解決し、より簡素な構成で従来と同じ機能を実現して
集積化に適応させた新規な構成のマルチプレクサを提供
することを目的としている。
を解決し、より簡素な構成で従来と同じ機能を実現して
集積化に適応させた新規な構成のマルチプレクサを提供
することを目的としている。
【０００８】
【課題を解決するための手段】本発明に従うと、第１入
力データ信号を受ける第１ラッチ回路と、第２入力デー
タ信号を受ける第２ラッチ回路と、該第１ラッチ回路お
よび第２ラッチ回路の出力を受けるセレクタ回路と、該
セレクタ回路の出力を受ける第３ラッチ回路とを備え、
更に、クロック信号を２分周するＴ型フリップフロップ
回路を備え、該第１、第２ラッチ回路および該セレクタ
回路は分周されたクロック信号により、該第３ラッチ回
路は元のクロック信号によりそれぞれ動作するように構
成されていることを特徴とするマルチプレクサが提供さ
れる。
力データ信号を受ける第１ラッチ回路と、第２入力デー
タ信号を受ける第２ラッチ回路と、該第１ラッチ回路お
よび第２ラッチ回路の出力を受けるセレクタ回路と、該
セレクタ回路の出力を受ける第３ラッチ回路とを備え、
更に、クロック信号を２分周するＴ型フリップフロップ
回路を備え、該第１、第２ラッチ回路および該セレクタ
回路は分周されたクロック信号により、該第３ラッチ回
路は元のクロック信号によりそれぞれ動作するように構
成されていることを特徴とするマルチプレクサが提供さ
れる。
【０００９】
【作用】本発明に係るマルチプレクサは、専有面積が大
きくなるＤ型フリップフロップの使用数を減らしつつ従
来のマルチプレクサと同じ機能および性能を実現してい
る点にその主要な特徴がある。
きくなるＤ型フリップフロップの使用数を減らしつつ従
来のマルチプレクサと同じ機能および性能を実現してい
る点にその主要な特徴がある。
【００１０】図４に典型的な構成を示すように、従来の
マルチプレクサで使用されていたマスタ／スレーブ方式
のＤ型フリップフロップは、実際には、１対のラッチ回
路Ｌ1 、Ｌ2 を従属接続して構成されている。このた
め、必然的に回路規模が大きくならざるを得ない。
マルチプレクサで使用されていたマスタ／スレーブ方式
のＤ型フリップフロップは、実際には、１対のラッチ回
路Ｌ1 、Ｌ2 を従属接続して構成されている。このた
め、必然的に回路規模が大きくならざるを得ない。
【００１１】これに対して、本発明に係るマルチプレク
サは、具体的に後述するように、入力データ信号を１対
のラッチ回路により受けるように構成されている。図５
に示すように、一般的なラッチ回路Ｌ0 はＤ型フリップ
フロップよりも明らかに回路規模が小さく、１対のＤ型
フリップフロップをそれぞれラッチ回路に置き換えるこ
とによりマルチプレクサの回路規模を効果的に低減する
ことができる。
サは、具体的に後述するように、入力データ信号を１対
のラッチ回路により受けるように構成されている。図５
に示すように、一般的なラッチ回路Ｌ0 はＤ型フリップ
フロップよりも明らかに回路規模が小さく、１対のＤ型
フリップフロップをそれぞれラッチ回路に置き換えるこ
とによりマルチプレクサの回路規模を効果的に低減する
ことができる。
【００１２】このような本発明に係るマルチプレクサの
構成は、ラッチ回路が、データを取り込み、保持し、続
いて次のデータを取り込むまでの時間が、Ｄ型フリップ
フロップと変わらないことに着目して完成されたもので
ある。
構成は、ラッチ回路が、データを取り込み、保持し、続
いて次のデータを取り込むまでの時間が、Ｄ型フリップ
フロップと変わらないことに着目して完成されたもので
ある。
【００１３】以下、図面を参照して本発明をより具体的
に説明するが、以下の開示は本発明の一実施例に過ぎ
ず、本発明の技術的範囲を何ら限定するものではない。
に説明するが、以下の開示は本発明の一実施例に過ぎ
ず、本発明の技術的範囲を何ら限定するものではない。
【００１４】
【実施例】図１は、本発明に係るマルチプレクサの基本
的な構成を模式的に示すブロック図である。
的な構成を模式的に示すブロック図である。
【００１５】同図に示すように、このマルチプレクサ
は、データ入力端子Ａに印加される第１入力データ信号
ＤA を受ける第１ラッチ回路１と、データ入力端子Ｂに
印加される第２入力データ信号ＤB を受ける第２ラッチ
回路２と、第１ラッチ回路１および第２ラッチ回路２の
出力を受けるセレクタ回路３と、セレクタ回路の出力を
受ける第３ラッチ回路４とを備えている。
は、データ入力端子Ａに印加される第１入力データ信号
ＤA を受ける第１ラッチ回路１と、データ入力端子Ｂに
印加される第２入力データ信号ＤB を受ける第２ラッチ
回路２と、第１ラッチ回路１および第２ラッチ回路２の
出力を受けるセレクタ回路３と、セレクタ回路の出力を
受ける第３ラッチ回路４とを備えている。
【００１６】また、この回路は、クロック信号ＣＬＫを
受けるバッファ回路６と、バッファ回路６の出力する反
転クロック信号ＣＬＫ* を受けて２分周するＴ型フリッ
プフロップ回路５とを備えている。ここで、Ｔ型フリッ
プフロップ５から出力される１／２クッロク信号ＣＬＫ
1/2 は、第１、第２ラッチ回路１、２およびセレクタ回
路３のクロック信号端子にそれぞれ供給される。また、
バッファ回路６の出力するクロック信号ＣＬＫは、第３
ラッチ回路４のクロック端子に供給される。
受けるバッファ回路６と、バッファ回路６の出力する反
転クロック信号ＣＬＫ* を受けて２分周するＴ型フリッ
プフロップ回路５とを備えている。ここで、Ｔ型フリッ
プフロップ５から出力される１／２クッロク信号ＣＬＫ
1/2 は、第１、第２ラッチ回路１、２およびセレクタ回
路３のクロック信号端子にそれぞれ供給される。また、
バッファ回路６の出力するクロック信号ＣＬＫは、第３
ラッチ回路４のクロック端子に供給される。
【００１７】図２は、図１に示したマルチプレクサの動
作を説明するためのタイミングチャートである。尚、図
２において、各波型の左に表示した符号は、図中の信号
線の符号に対応している。
作を説明するためのタイミングチャートである。尚、図
２において、各波型の左に表示した符号は、図中の信号
線の符号に対応している。
【００１８】同図に示すように、第１および第２の入力
データ信号ＤA 、ＤB は、第１、第２ラッチ回路１、２
において、それぞれ分周されたクロック信号ＣＬＫ1/2
に同期される。また、これらのラッチ回路１、２の出力
を受けるセレクタ回路３は、分周されたクロック信号Ｃ
ＬＫ1/2 に従って取り込み信号を切り替える。即ち、１
／２クロック信号ＣＬＫ1/2 が "Ｈ" レベルのときには
第１ラッチ回路１の出力ＳＤA を取り込み、１／２クロ
ック信号ＣＬＫ1/2 が "Ｌ" レベルのときには第２ラッ
チ回路２の出力ＳＤB を取り込む。従って、セレクタ回
路３からは、第１および第２の入力データ信号ＳＤA 、
ＳＤB を多重化した信号ＤABが出力される。更に、この
多重化データ信号は、第３ラッチ回路４においてクロッ
ク信号ＣＬＫに同期されて、同期した多重化データ信号
ＳＤABとして出力される。
データ信号ＤA 、ＤB は、第１、第２ラッチ回路１、２
において、それぞれ分周されたクロック信号ＣＬＫ1/2
に同期される。また、これらのラッチ回路１、２の出力
を受けるセレクタ回路３は、分周されたクロック信号Ｃ
ＬＫ1/2 に従って取り込み信号を切り替える。即ち、１
／２クロック信号ＣＬＫ1/2 が "Ｈ" レベルのときには
第１ラッチ回路１の出力ＳＤA を取り込み、１／２クロ
ック信号ＣＬＫ1/2 が "Ｌ" レベルのときには第２ラッ
チ回路２の出力ＳＤB を取り込む。従って、セレクタ回
路３からは、第１および第２の入力データ信号ＳＤA 、
ＳＤB を多重化した信号ＤABが出力される。更に、この
多重化データ信号は、第３ラッチ回路４においてクロッ
ク信号ＣＬＫに同期されて、同期した多重化データ信号
ＳＤABとして出力される。
【００１９】ここで、クロック信号ＣＬＫとデータ信号
ＤA 、ＤB とがほぼ同期して入力されると仮定すると、
反転クロック信号ＣＬＫ* で分周された１／２クロック
信号ＣＬＫ1/2 は、データ信号ＤA 、ＤB のほぼ中央付
近に "Ｈ" レベルを持ち、位相余裕は最大となる。
ＤA 、ＤB とがほぼ同期して入力されると仮定すると、
反転クロック信号ＣＬＫ* で分周された１／２クロック
信号ＣＬＫ1/2 は、データ信号ＤA 、ＤB のほぼ中央付
近に "Ｈ" レベルを持ち、位相余裕は最大となる。
【００２０】図３は、図１に示したマルチプレクサ回路
の、より具体的な構成例を示す図である。
の、より具体的な構成例を示す図である。
【００２１】このマルチプレクサ回路の基本的な構成は
図１に示したブロック図の通りであり、第１および第２
のラッチ回路Ｌ1 、Ｌ2 としては、図５で示したＳＣＦ
Ｌ構成のラッチ回路Ｌ0 をそのまま適用することができ
る。また、このマルチプレクサ回路では、第３のラッチ
回路がセレクタ回路Ｓ1 と複合された構成となってい
る。
図１に示したブロック図の通りであり、第１および第２
のラッチ回路Ｌ1 、Ｌ2 としては、図５で示したＳＣＦ
Ｌ構成のラッチ回路Ｌ0 をそのまま適用することができ
る。また、このマルチプレクサ回路では、第３のラッチ
回路がセレクタ回路Ｓ1 と複合された構成となってい
る。
【００２２】以上のような構成によりマルチプレクサ回
路の構成素子数は著しく低減され、マルチプレクサ回路
の小型化と消費電力低減のより一層の改善が実現でき
る。これらの効果が、特に集積化された場合に有効であ
ることは言うまでもない。
路の構成素子数は著しく低減され、マルチプレクサ回路
の小型化と消費電力低減のより一層の改善が実現でき
る。これらの効果が、特に集積化された場合に有効であ
ることは言うまでもない。
【００２３】
【発明の効果】以上説明したように、本発明に係るマル
チプレクサは、従来のマルチプレクサと全く同じ機能
を、従来の回路よりも少ない素子数で実現している。従
って、特に集積化した場合の専有面積が小さくなると共
に、消費電力も低減される。
チプレクサは、従来のマルチプレクサと全く同じ機能
を、従来の回路よりも少ない素子数で実現している。従
って、特に集積化した場合の専有面積が小さくなると共
に、消費電力も低減される。
【図１】本発明に係るマルチプレクサの基本的な構成を
示すブロック図である。
示すブロック図である。
【図２】図１に示したマルチプレクサの動作を説明する
ためのタイミングチャートである。
ためのタイミングチャートである。
【図３】図１に示したマルチプレクサの具体的な構成例
を示す回路図である。
を示す回路図である。
【図４】本発明に係るマルチプレクサにおいて使用する
ことができるラッチ回路の典型的な構成を示す図であ
る。
ことができるラッチ回路の典型的な構成を示す図であ
る。
【図５】Ｄ型フリップフロップの典型的な構成を示す図
である。
である。
【図６】従来のマルチプレクサ回路の典型的な構成を示
す図である。
す図である。
【図７】従来のマルチプレクサ回路の動作を示すタイミ
ングチャートである。
ングチャートである。
１、２、４・・・ラッチ回路、 ３・・・セレクタ回
路、５・・・Ｔ型フリップフロップ、 ６・・・バッフ
ァ回路、10、20、40・・・Ｄ型フリップフロップ、
Ｌ0 、Ｌ1 、Ｌ2 ・・・ラッチ回路、Ｓ1 ・・・セレク
タ回路
路、５・・・Ｔ型フリップフロップ、 ６・・・バッフ
ァ回路、10、20、40・・・Ｄ型フリップフロップ、
Ｌ0 、Ｌ1 、Ｌ2 ・・・ラッチ回路、Ｓ1 ・・・セレク
タ回路
Claims (1)
- 【請求項１】第１入力データ信号を受ける第１ラッチ回
路と、第２入力データ信号を受ける第２ラッチ回路と、
該第１ラッチ回路および第２ラッチ回路の出力を受ける
セレクタ回路と、該セレクタ回路の出力を受ける第３ラ
ッチ回路とを備え、 更に、クロック信号を２分周するＴ型フリップフロップ
回路を備え、該第１、第２ラッチ回路および該セレクタ
回路は分周されたクロック信号により、該第３ラッチ回
路は元のクロック信号によりそれぞれ動作するように構
成されていることを特徴とするマルチプレクサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33970493A JPH07162387A (ja) | 1993-12-06 | 1993-12-06 | マルチプレクサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33970493A JPH07162387A (ja) | 1993-12-06 | 1993-12-06 | マルチプレクサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07162387A true JPH07162387A (ja) | 1995-06-23 |
Family
ID=18330021
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33970493A Withdrawn JPH07162387A (ja) | 1993-12-06 | 1993-12-06 | マルチプレクサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07162387A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011228958A (ja) * | 2010-04-20 | 2011-11-10 | Fujitsu Ltd | 集積回路及び位相制御方法 |
-
1993
- 1993-12-06 JP JP33970493A patent/JPH07162387A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011228958A (ja) * | 2010-04-20 | 2011-11-10 | Fujitsu Ltd | 集積回路及び位相制御方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010206 |