JPH05257640A - デマルチプレクサ - Google Patents
デマルチプレクサInfo
- Publication number
- JPH05257640A JPH05257640A JP4054716A JP5471692A JPH05257640A JP H05257640 A JPH05257640 A JP H05257640A JP 4054716 A JP4054716 A JP 4054716A JP 5471692 A JP5471692 A JP 5471692A JP H05257640 A JPH05257640 A JP H05257640A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- flip
- serial data
- output
- circuits
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
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- Shift Register Type Memory (AREA)
Abstract
(57)【要約】
【目的】本発明は、高速度のシフト動作をなくすること
によって、高周波での動作余裕を広げることを最も主要
な特徴とする。 【構成】シリアルデータが所定のビット数のパラレルデ
ータに変換されるためのこのビット数に等しい分周比を
有し第１のクロック信号に同期する同期型分周回路11
と、この同期型分周回路11の出力をエンコードするＡＮ
Ｄゲート回路22〜25と、このＡＮＤゲート回路22〜25の
各出力のタイミングでシリアルデータＤｓを取り込むフ
リップフロップ回路12〜15と、このフリップフロップ回
路12〜15前記フリップフロップ回路の出力にラッチをか
けるフリップフロップ回路16〜19とで構成される。
によって、高周波での動作余裕を広げることを最も主要
な特徴とする。 【構成】シリアルデータが所定のビット数のパラレルデ
ータに変換されるためのこのビット数に等しい分周比を
有し第１のクロック信号に同期する同期型分周回路11
と、この同期型分周回路11の出力をエンコードするＡＮ
Ｄゲート回路22〜25と、このＡＮＤゲート回路22〜25の
各出力のタイミングでシリアルデータＤｓを取り込むフ
リップフロップ回路12〜15と、このフリップフロップ回
路12〜15前記フリップフロップ回路の出力にラッチをか
けるフリップフロップ回路16〜19とで構成される。
Description
【０００１】
【産業上の利用分野】この発明は高速通信用ＩＣ、高速
信号測定器等に使用され、特にＧ Hz （ギガヘルツ）帯
以上の超高速のシリアルデータを、パラレルデータに変
換するためのデマルチプレクサに関する。
信号測定器等に使用され、特にＧ Hz （ギガヘルツ）帯
以上の超高速のシリアルデータを、パラレルデータに変
換するためのデマルチプレクサに関する。
【０００２】
【従来の技術】図３は４ビットのシフトレジスタ回路の
応用回路と、１／４分周回路の応用回路との複合回路に
よる従来のデマルチプレクサの構成を示す回路図であ
る。この回路は、東芝社の製品名称でＴＧ３００５Ｇと
いう製品に構成されている。上記回路の機能について図
４のタイミングチャートを参照して説明する。
応用回路と、１／４分周回路の応用回路との複合回路に
よる従来のデマルチプレクサの構成を示す回路図であ
る。この回路は、東芝社の製品名称でＴＧ３００５Ｇと
いう製品に構成されている。上記回路の機能について図
４のタイミングチャートを参照して説明する。
【０００３】シリアルデータＤｓはクロック信号ＣＫに
より、４ビットのシフトレジスタ31に順次取り込まれ
る。シフトレジスタ31はＤ型フリップフロップ回路32，
33，34，35からなり、シリアルデータＤｓはシフトされ
て４ビットのデータＤ0 ，Ｄ1，Ｄ2 ，Ｄ3 として各々
ラッチされる。
より、４ビットのシフトレジスタ31に順次取り込まれ
る。シフトレジスタ31はＤ型フリップフロップ回路32，
33，34，35からなり、シリアルデータＤｓはシフトされ
て４ビットのデータＤ0 ，Ｄ1，Ｄ2 ，Ｄ3 として各々
ラッチされる。
【０００４】一方、クロック信号ＣＫはＤ型フリップフ
ロップ回路36，37を利用した１／４分周回路38に印加さ
れる。ここでクロック信号ＣＫの１／４分周信号と、上
記４ビットシフトレジスタ31の出力信号をホールドする
ための４ビットラッチ回路39のトリガ信号（ロード信
号）が生成される。
ロップ回路36，37を利用した１／４分周回路38に印加さ
れる。ここでクロック信号ＣＫの１／４分周信号と、上
記４ビットシフトレジスタ31の出力信号をホールドする
ための４ビットラッチ回路39のトリガ信号（ロード信
号）が生成される。
【０００５】４ビットラッチ回路39はＤ型フリップフロ
ップ回路40，41，42，43からなり、各Ｑ出力から、パラ
レルに変換されたデータＯＵＴ0 〜ＯＵＴ3 を得ること
ができる。信号の伝送路にはバッファゲート回路44〜55
が設けられ、各信号出力端にはダイオード61〜65がそれ
ぞれが付加されている。
ップ回路40，41，42，43からなり、各Ｑ出力から、パラ
レルに変換されたデータＯＵＴ0 〜ＯＵＴ3 を得ること
ができる。信号の伝送路にはバッファゲート回路44〜55
が設けられ、各信号出力端にはダイオード61〜65がそれ
ぞれが付加されている。
【０００６】Ｇ Hz 帯以上の高周波は一般の低周波と比
べて“１”または“０”の確定領域が狭い。一般的にＤ
Ｃテスタと呼ばれている装置が使用している周波数の波
形をオシロスコープ等で観測すると、波形の最小値を０
％、最大値を１００％としてそれぞれ２０％以下、８０
％以上をディジタルでいう論理値“１”または“０”と
すれば、高周波の場合、低周波に比べて立ち上がり、立
下がりの影響で“１”または“０”の確定領域が減少す
る。また、仮に両相駆動を考えた場合にも同様の影響か
ら、論理が確定する時間を定義することが困難になって
くる。
べて“１”または“０”の確定領域が狭い。一般的にＤ
Ｃテスタと呼ばれている装置が使用している周波数の波
形をオシロスコープ等で観測すると、波形の最小値を０
％、最大値を１００％としてそれぞれ２０％以下、８０
％以上をディジタルでいう論理値“１”または“０”と
すれば、高周波の場合、低周波に比べて立ち上がり、立
下がりの影響で“１”または“０”の確定領域が減少す
る。また、仮に両相駆動を考えた場合にも同様の影響か
ら、論理が確定する時間を定義することが困難になって
くる。
【０００７】高周波帯の信号、特にＧ Hz 帯の信号をシ
リアルからパラレルに変換する場合、上記図３の従来回
路ではＧ Hz 帯の信号を、４ビットシフトレジスタ31で
シフトさせる必要性から、動作の高速性が要求される。
しかしながら、現在の設計技術では、回路を構成する素
子（ＦＥＴ）の能力が低いため、信号の周期に対し、立
ち上がり立ち下がり時間の割合が非常に大きくなり、動
作余裕を著しく減少させている。
リアルからパラレルに変換する場合、上記図３の従来回
路ではＧ Hz 帯の信号を、４ビットシフトレジスタ31で
シフトさせる必要性から、動作の高速性が要求される。
しかしながら、現在の設計技術では、回路を構成する素
子（ＦＥＴ）の能力が低いため、信号の周期に対し、立
ち上がり立ち下がり時間の割合が非常に大きくなり、動
作余裕を著しく減少させている。
【０００８】
【発明が解決しようとする課題】このように、従来では
Ｇ Hz 帯の信号をシリアルからパラレルに変換する場
合、シフトレジスタによるシリアルデータの高速シフト
動作により、周期に対し、立ち上がり立ち下がり時間の
占める割合が非常に大きくなり、動作余裕を減少させて
しまうという欠点がある。
Ｇ Hz 帯の信号をシリアルからパラレルに変換する場
合、シフトレジスタによるシリアルデータの高速シフト
動作により、周期に対し、立ち上がり立ち下がり時間の
占める割合が非常に大きくなり、動作余裕を減少させて
しまうという欠点がある。
【０００９】この発明は上記のような事情を考慮してな
されたものであり、その目的は、周期に対する立ち上が
り、立ち下がり時間の周期に占める割合を少なくし、位
相余裕度を拡張するデマルチプレクサを提供することに
ある。
されたものであり、その目的は、周期に対する立ち上が
り、立ち下がり時間の周期に占める割合を少なくし、位
相余裕度を拡張するデマルチプレクサを提供することに
ある。
【００１０】
【課題を解決するための手段】この発明のデマルチプレ
クサは、シリアルデータが所定のビット数のパラレルデ
ータに変換されるためのこのビット数に等しい分周比を
有しクロック信号に同期する同期型分周回路と、前記同
期型分周回路の出力をエンコードするエンコーダ回路
と、前記エンコーダ回路の各出力のタイミングでシリア
ルデータを取り込むフリップフロップ回路と、前記フリ
ップフロップ回路の出力にラッチをかけるラッチ回路と
を具備したことを特徴とする。
クサは、シリアルデータが所定のビット数のパラレルデ
ータに変換されるためのこのビット数に等しい分周比を
有しクロック信号に同期する同期型分周回路と、前記同
期型分周回路の出力をエンコードするエンコーダ回路
と、前記エンコーダ回路の各出力のタイミングでシリア
ルデータを取り込むフリップフロップ回路と、前記フリ
ップフロップ回路の出力にラッチをかけるラッチ回路と
を具備したことを特徴とする。
【００１１】
【作用】この発明では、同期型分周回路に付加されたエ
ンコーダ回路の出力を第２のクロック信号としシリアル
データを取り込むフリップフロップ回路により、高速度
のシフト動作をなくする。
ンコーダ回路の出力を第２のクロック信号としシリアル
データを取り込むフリップフロップ回路により、高速度
のシフト動作をなくする。
【００１２】
【実施例】以下、図面を参照してこの発明を実施例によ
り説明する。
り説明する。
【００１３】図１はこの発明の一実施例による４ビット
デマルチプレクサの構成を示す回路図である。デマルチ
プレクサの構成要素であるシフトレジスタ、分周回路、
及びその周辺部分を、高周波での動作余裕を広げること
を目的に、エンコーダ付きのクロック同期型の分周回路
11と、エンコード信号にてデータを取り込むフリップフ
ロップ回路12〜15とから構成し、フリップフロップ回路
16〜19によってフリップフロップ回路12〜15の各出力を
ラッチするようになっている。図２の動作を示すタイミ
ングチャートを参照しながらこの回路を説明する。
デマルチプレクサの構成を示す回路図である。デマルチ
プレクサの構成要素であるシフトレジスタ、分周回路、
及びその周辺部分を、高周波での動作余裕を広げること
を目的に、エンコーダ付きのクロック同期型の分周回路
11と、エンコード信号にてデータを取り込むフリップフ
ロップ回路12〜15とから構成し、フリップフロップ回路
16〜19によってフリップフロップ回路12〜15の各出力を
ラッチするようになっている。図２の動作を示すタイミ
ングチャートを参照しながらこの回路を説明する。
【００１４】分周回路11は２個のＤ型フリップフロップ
回路20，21を利用した１／４分周回路である。このＤ型
フリップフロップ回路20，21にシリアルデータＤｓと同
レートのクロック信号ＣＫ1 が入力され、クロック信号
ＣＫの１／４分周された周期のＱ1 ，Ｑ2 出力を得る。
Ｑ1 ，Ｑ2 出力、及びＮＯＴゲート回路26や27を介した
Ｑ1 ，Ｑ2 それぞれの反転信号は２入力のＡＮＤゲート
回路22〜25に各々分配される。すなわち、ＡＮＤゲート
回路22はＱ1 の反転出力とＱ2 出力を２入力とする。Ａ
ＮＤゲート回路23はＱ1 出力とＱ2 の反転出力を２入力
とする。ＡＮＤゲート回路24はＱ1 出力とＱ2 出力を２
入力とする。ＡＮＤゲート回路25はＱ1の反転出力とＱ2
出力を２入力とする。
回路20，21を利用した１／４分周回路である。このＤ型
フリップフロップ回路20，21にシリアルデータＤｓと同
レートのクロック信号ＣＫ1 が入力され、クロック信号
ＣＫの１／４分周された周期のＱ1 ，Ｑ2 出力を得る。
Ｑ1 ，Ｑ2 出力、及びＮＯＴゲート回路26や27を介した
Ｑ1 ，Ｑ2 それぞれの反転信号は２入力のＡＮＤゲート
回路22〜25に各々分配される。すなわち、ＡＮＤゲート
回路22はＱ1 の反転出力とＱ2 出力を２入力とする。Ａ
ＮＤゲート回路23はＱ1 出力とＱ2 の反転出力を２入力
とする。ＡＮＤゲート回路24はＱ1 出力とＱ2 出力を２
入力とする。ＡＮＤゲート回路25はＱ1の反転出力とＱ2
出力を２入力とする。
【００１５】上記各ＡＮＤゲート回路22〜25の各出力Ｔ
0 〜Ｔ3 は上記各フリップフロップ回路12〜15のクロッ
ク信号となり、このタイミングでシリアルデータＤｓが
４ビットのデータＤ0 〜Ｄ3 として各々順次取り込まれ
る。ここで、フリップフロップ回路15がデータＤ3 を取
り込んだ時点からバッファゲート回路28の内部遅延時間
経過後、バッファゲート回路28から信号ＬＣＨが発せら
れる。フリップフロップ回路16〜19はこの信号ＬＣＨを
クロック信号として入力し、データＤ0 〜Ｄ3をフリッ
プフロップ回路16〜19の出力端に伝達しラッチを掛け
る。このようにして、シリアルデータＤｓからパラレル
のデータＯＵＴ0 〜ＯＵＴ3 への変換がなされる。
0 〜Ｔ3 は上記各フリップフロップ回路12〜15のクロッ
ク信号となり、このタイミングでシリアルデータＤｓが
４ビットのデータＤ0 〜Ｄ3 として各々順次取り込まれ
る。ここで、フリップフロップ回路15がデータＤ3 を取
り込んだ時点からバッファゲート回路28の内部遅延時間
経過後、バッファゲート回路28から信号ＬＣＨが発せら
れる。フリップフロップ回路16〜19はこの信号ＬＣＨを
クロック信号として入力し、データＤ0 〜Ｄ3をフリッ
プフロップ回路16〜19の出力端に伝達しラッチを掛け
る。このようにして、シリアルデータＤｓからパラレル
のデータＯＵＴ0 〜ＯＵＴ3 への変換がなされる。
【００１６】上記実施例の構成の回路によれば、従来に
比べて高速度のシフト動作がなくなることにより、信号
の周期に対し、立ち上がり立ち下がり時間の割合が比較
的大きいＧ Hz 帯等高周波信号の論理値の確定領域を有
効に使用できる。これにより動作余裕度が向上する。
比べて高速度のシフト動作がなくなることにより、信号
の周期に対し、立ち上がり立ち下がり時間の割合が比較
的大きいＧ Hz 帯等高周波信号の論理値の確定領域を有
効に使用できる。これにより動作余裕度が向上する。
【００１７】
【発明の効果】以上説明したようにこの発明によれば、
高速度のシフト動作をなくすることによって、高周波で
の位相余裕度が拡張され、動作余裕が広がるデマルチプ
レクサが提供できる。
高速度のシフト動作をなくすることによって、高周波で
の位相余裕度が拡張され、動作余裕が広がるデマルチプ
レクサが提供できる。
【図１】この発明の一実施例による構成の回路図。
【図２】図１の回路の動作を示すタイミングチャート。
【図３】従来のデマルチプレクサの構成を示す回路図。
【図４】図３の回路の動作を示すタイミングチャート。
11…分周回路、12〜21…フリップフロップ回路、22〜25
…ＡＮＤゲート回路、26，27…ＮＯＴゲート回路、28…
バッファゲート回路。
…ＡＮＤゲート回路、26，27…ＮＯＴゲート回路、28…
バッファゲート回路。
Claims (1)
- 【請求項１】シリアルデータが所定のビット数のパラレ
ルデータに変換されるためのこのビット数に等しい分周
比を有しクロック信号に同期する同期型分周回路と、 前記同期型分周回路の出力をエンコードするエンコーダ
回路と、 前記エンコーダ回路の各出力のタイミングでシリアルデ
ータを取り込むフリップフロップ回路と、 前記フリップフロップ回路の出力にラッチをかけるラッ
チ回路とを具備したことを特徴とするデマルチプレク
サ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4054716A JPH05257640A (ja) | 1992-03-13 | 1992-03-13 | デマルチプレクサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4054716A JPH05257640A (ja) | 1992-03-13 | 1992-03-13 | デマルチプレクサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05257640A true JPH05257640A (ja) | 1993-10-08 |
Family
ID=12978534
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4054716A Withdrawn JPH05257640A (ja) | 1992-03-13 | 1992-03-13 | デマルチプレクサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05257640A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2013061565A1 (en) * | 2011-10-27 | 2013-05-02 | Sharp Kabushiki Kaisha | Serial-to-parallel converter, and display device incorporating the same |
| JP2013107341A (ja) * | 2011-11-22 | 2013-06-06 | Canon Inc | ヘッド基板、そのヘッド基板を用いたインクジェット記録ヘッド、及び、その記録ヘッドを用いた記録装置 |
-
1992
- 1992-03-13 JP JP4054716A patent/JPH05257640A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2013061565A1 (en) * | 2011-10-27 | 2013-05-02 | Sharp Kabushiki Kaisha | Serial-to-parallel converter, and display device incorporating the same |
| JP2013107341A (ja) * | 2011-11-22 | 2013-06-06 | Canon Inc | ヘッド基板、そのヘッド基板を用いたインクジェット記録ヘッド、及び、その記録ヘッドを用いた記録装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990518 |