JP3544791B2 - 分周回路装置 - Google Patents
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Description
【0001】
【発明の属する技術分野】
本発明はクロック分周回路に関する。例えば、LSI内部で用いて好適なものである。
【0002】
【従来の技術】
従来、この種の分周回路として、図2に示す構成のものが知られている。図3に、この分周回路の分周動作を表したタイムチャ−トを示す。なお、図3に示すタイムチャ−トでは、分周回路を構成するフリップフロップ1の出力端子QAの初期値を”0”としている。
【0003】
この分周回路では、フリップフロップ1の出力端子QAと入力端子Dとの間にインバータ2が挿入されており、フリップフロップ1の入力端子Dの信号レベルは必ず出力端子QAの反転値となるよう接続されている。従って、初期状態におけるフリップフロップ1の入力端子Dは“1”となっている。
【0004】
この状態で、図3に示すCLK信号をフリップフロップ1の入力端子CLKに入力すると、その立上がりでフリップフロップ1の入力端子Dの値が取り込まれ、フリップフロップ1の出力端子QAは“0”から“1”に変化する。この値は次のクロック信号の立ち上がりまで保持される。
【0005】
このように、フリップフロップ1の出力端子QAと入力端子Dは互いに反転しており、CLK信号の立ち上がりごとにフリップフロップ1の出力端子QAの信号レベルが反転することから、出力端子QAからは、CLK信号を2分周したクロック信号CLKBが生成され出力されることになる。
【0006】
【発明が解決しようとする課題】
ところで、上記構成の分周回路の場合、フリップフロップ1による処理時間分、クロック信号CLKBの位相に遅れが生じるのを避け得ず、図3のタイムチャ−トに示すように、分周前のクロック信号CLKの位相と分周後のクロック信号CLKBとの間にTdのスキュ−が生じるのを避け得なかった。ところが、かかるスキュ−を有する2以上のクロックを用いてシステムを設計すると、一般に、タイミング上の誤動作を引き起こし易くなる。
【0007】
【課題を解決するための手段】
かかる課題を解決するため、第1の発明においては、(1) クロックが与えられるたび、入力端子側のデータを取り込み、これを次のクロックが与えられるまで出力端子側に保持することにより、クロックの分周出力を出力端から出力するラッチ手段と、(2) ラッチ手段から出力された分周出力とクロックとの論理和を求め、遅延量が補正された第2の分周出力を出力する論理和手段と、(3) 論理和手段と同等の遅延量を有し、クロックを当該時間分遅延させて出力する遅延手段とを設けるようにする。
【0008】
このように、第1の発明においては、ラッチ手段から出力される分周出力をそのまま用いずに、一旦、論理和手段においてクロックと論理和を求めるようにしたことにより、クロックに対する分周出力のスキューをラッチ手段の遅延よりも小さい論理和手段の遅延分まで圧縮することができる。また、一方のクロックについても、遅延手段により論理和手段の遅延量と同等の遅延量だけ遅延させているので、スキューがほぼ0の2種類のクロックを得ることができる。
【0009】
また、第2の発明においては、(1) クロックが与えられるたび、入力端子側のデータを取り込み、これを次のクロックが与えられるまで出力端子側に保持することにより、クロックの分周出力を出力端から出力するラッチ手段と、(2) ラッチ手段から出力された分周出力とラッチ手段に与えられるクロックに対して逆相のクロックとの論理積を求め、遅延量の補正された第2の分周出力を得る論理積手段と、(3) 論理積手段と同等の遅延量を有し、論理積手段に与えたクロックを当該時間分遅延させて出力する遅延手段とを設けるようにする。
【0010】
この第2の発明においても、ラッチ手段から出力される分周出力をそのまま用いずに、一旦、論理積手段においてクロックと論理積を求めるようにしたことにより、クロックに対する分周出力のスキューをラッチ手段の遅延よりも小さい論理積手段の遅延分まで圧縮することができる。また、一方のクロックについても、遅延手段により論理積手段の遅延量と同等の遅延量だけ遅延させているので、スキューがほぼ0の2種類のクロックを得ることができる。
【0011】
さらに、第3の発明においては、(1) クロックが与えられるたび、入力端子側のデータを取り込み、これを次のクロックが与えられるまで出力端子側に保持することにより、クロックの分周出力を出力端から出力するラッチ手段と、(2) ラッチ手段が出力する正負2種類の分周出力を入力し、選択信号により選択されたいずれか一方の分周出力を出力する選択手段と、(3) 選択手段で選択された分周出力とクロックとの論理和を求め、遅延量が補正された第2の分周出力を出力する論理和手段と、(4) 論理和手段と同等の遅延量を有し、クロックを当該時間分遅延させて出力する遅延手段とを設けるようにする。
【0012】
この第3の発明においても、第1の発明と同様、ラッチ手段から出力される分周出力をそのまま用いずに、一旦、論理和手段を介してクロックと論理和を求めているため、クロックに対する分周出力のスキューをラッチ手段の遅延よりも小さい論理積手段の遅延分まで圧縮することができ、さらに、選択手段によって論理和手段に入力する分周出力の位相を切り替えられるようにしたので、結果として出力される第2分周出力の位相の切り替えが可能になる。また、一方のクロックについても、遅延手段により論理和手段の遅延量と同等の遅延量だけ遅延させているので、スキューがほぼ0の2種類のクロックを得ることができる。
【0013】
【発明の実施の形態】
(A)第1の実施形態
以下、本発明による分周回路の第1の実施形態を図面を参照しながら説明する。
【0014】
(A−1)第1の実施形態の構成
図1は、第1の実施形態に係る分周回路を示す回路図である。この分周回路の構成と従来構成との違いは、分周後のクロック信号をそのまま出力するのではなく、分周前のクロック信号と論理和を求めてから出力するようにした点と、この論理和を求めるのに要した時間分、分周前のクロック信号を遅延して出力するようにした点である。
【0015】
このため、図1における分周回路の場合には、フリップフロップ11及びインバータ12の他に、2入力論理和回路13及びバッファ14を設けている。そして、クロック信号CLKをフリップフロップ11の入力端子Cだけでなく、2入力論理和回路13の第1入力端子とバッファ14の入力端子にも与える。
【0016】
また、フリップフロップ11の出力QAを、2入力論理和回路13の第2入力端子とインバータ12の入力端子に与える。なお、インバータ12の出力については、従来例と同様、フリップフロップ11の入力端子Dに帰還する。
【0017】
以下、2入力論理和回路13の出力端子から出力されるクロック信号をCLKBとして定義し、バッファ14の出力端子から出力されるクロック信号をCLKAとして定義する。
【0018】
(A−2)第1の実施形態の動作
次に、図1に示す構成の分周回路によって行われる分周動作を、図4に示すタイムチャ−トを用いて説明する。なお、図4のタイムチャ−トでは、フリップフロップ11のQA出力の初期状態を“0”とする。
【0019】
この状態で、図4(A)に示すクロック信号CLKを入力したとする。フリップフロップ11は、このクロック信号CLKの立ち上りタイミングで、入力端子Dの値を取り込む。
【0020】
ここで、入力端子Dには、QA出力を反転したものが入力されているので、1サイクルの先頭において、フリップフロップ11には“1”が取り込まれる。そして、QA出力の値が“0”から“1”に変化する。因みに、このQA出力の値“1”は、インバータ12を通って再び入力端子Dに“0”として入力されるので、以後、クロック信号CLKが立上るたびにQA出力の値は反転動作を繰り返す。
【0021】
さて、このようにして得られたQA出力についてであるが、QA出力の立上りエッジの位相は、図4(B)に示すように、フリップフロップ11の内部遅延により、分周前のクロック信号CLKの立上りエッジに比してTdだけ遅れることになる。
【0022】
しかし、この実施形態の場合には、フリップフロップ11の後段に2入力論理和回路13が設けられており、QA出力とクロック信号CLKの論理和を求めてから出力するのようになっているので、分周後クロック信号CLKBの遅延量は、図4(C)に示すように、基本的に、2入力論理和回路13の遅延時間だけになる。なお、この2入力論理和回路13の遅延時間は、フリップフロップ11による遅延量に比して小さくて済む。
【0023】
一方、クロック信号CLKを入力するバッファ14での遅延量は、2入力論理和回路13とほぼ同じ遅延量に予め設計されていたので、その出力である分周前クロック信号CLKAの位相は、図4(D)に示すように、分周後クロック信号CLKBの位相とほぼ一致する。すなわち、分周後クロック信号CLKBと、分周前クロック信号CLKAのスキュ−はほぼ“0”となる。
【0024】
従って、これら2つのクロックを用いるように回路を設計すれば、タイミングのずれによる誤動作の可能性は一段と低減することになる。
【0025】
(A−3)第1の実施形態の効果
以上の通り、第1の実施形態によれば、フリップフロップ11の後段に2入力論理和回路13を設け、当該2入力論理和回路13において、QA出力とCLK信号との論理和を求めるようにしたので、分周後クロック信号の立上りエッジのスキュ−をフリップフロップ11の遅延より小さい2入力論理和回路13の遅延分のみとすることができる分周回路を実現することができる。
【0026】
また、2入力論理和回路13と同等の遅延量を持つバッファ14を介して分周前クロック信号CLKAを出力するようにしたことにより、生成された分周前クロック信号CLKAと分周後クロック信号CLKBのスキュ−をほぼ“0”にすることができる分周回路を実現することができる。
【0027】
これにより、タイミングのずれに起因した誤動作を心配しなくて良い分周回路を得ることができる。
【0028】
(B)第2の実施形態
以下、図面について、本発明の第2の実施形態を説明する。
【0029】
(B−1)第2の実施形態の構成
図5は、第2の実施形態を示す回路図である。この実施形態と、第1の実施形態との違いは、2入力論理和回路13に代えて、2入力論理積回路23を設けた点と、分周前のクロック信号CLKを反転してからフリップフロップ21のクロック入力端子Cに入力した点である。
【0030】
このため、図5における分周回路の場合には、フリップフロップ21及びインバータ22の他に、2入力論理積回路23、バッファ24及びインバータ25を設けている。そして、クロック信号CLKを、インバータ25の入力端子と、バッファ24の入力端子と、2入力論理積回路23の第1の入力端子に与え、インバータ25の出力を、フリップフロップ21のクロック入力端子Cに与えている。
【0031】
また、フリップフロップ21のQA出力は、2入力論理積回路23の第2の入力端子に与える一方、インバータ22を介してフリップフロップ21の入力端子Dに帰還している。
【0032】
以下、この第2の実施形態では、2入力論理積回路23の出力を、分周後のクロック信号CLKBと定義し、バッファ24の出力を分周前のクロック信号CLKAと定義する。
【0033】
(B−2)第2の実施形態の動作
次に、図5に示す構成の分周回路によって行われる分周動作を、図6に示すタイムチャ−トを用いて説明する。なお、図6のタイムチャ−トでは、フリップフロップ21のQA出力の初期状態を“0”としている。
【0034】
この状態で、図6に示すクロック信号CLKを入力する。このとき、フリップフロップ21のクロック入力端子Cにはインバ−タ25が接続されているので、フリップフロップ21のクロック入力端子Cに入力されるクロック信号の波形は、図6(B)に示すように、クロック信号CLKを反転したものになる。
【0035】
従って、この実施形態におけるフリップフロップ21では、クロック信号CLKの位相が立ち下がる時(すなわち、インバータ25の出力が立上がる時)に入力端子Dの値が取り込まれる。なお、この入力端子Dには、QA出力を反転した値が入力されるので、クロック信号CLKが立ち下がる(すなわち、インバータ25の出力が立ち上がる)たびに、QA出力が反転される。
【0036】
このようにQA出力はその反転動作を繰り返すことになるが、その立ち上がりエッジには、図6(C)に示すように、フリップフロップ21の内部遅延のために、クロック信号CLKの立ち下がりエッジに対するTd2の遅延が発生する。
【0037】
しかし、この第2の実施形態では、このQA出力とクロック信号CLKとの論理積を求めているので、QA出力の立上りエッジは次のサイクルの先頭に揃えられ、遅延Td2が見えなくなる。これにより、クロック信号CLKに同期し、クロック信号CLKの周期に対して2倍の周期を有する分周後クロック信号CLKBが得られることになる。
【0038】
一方、クロック信号CLKを入力するバッファ24での遅延量は、2入力論理積回路23とほぼ同じ遅延量に予め設計されていたので、その出力である分周前クロック信号CLKAの位相は、図6(E)に示すように、分周後クロック信号CLKBの位相とほぼ一致する。すなわち、分周後クロック信号CLKBと、分周前クロック信号CLKAのスキュ−はほぼ“0”となる。
【0039】
従って、これら2つのクロックを用いるように回路を設計すれば、タイミングのずれによる誤動作の可能性は一段と低減することになる。
【0040】
(B−3)第2の実施形態の効果
以上の通り、第2の実施形態によれば、フリップフロップ21の後段に2入力論理積回路を設け、QA出力とクロック信号CLKとの論理積を求めるようにしたので、分周後クロック信号CLKBの立ち上がりエッジのスキューは、フリップフロップ11の遅延より小さい2入力論理積回路23の遅延分のみとすることができる分周回路を実現することができる。
【0041】
また、2入力論理積回路23と同等の遅延量を持つバッファ24を介して分周前クロック信号CLKAを出力するようにしたことにより、生成された分周前クロック信号CLKAと分周後クロック信号CLKBのスキュ−をほぼ“0”にすることができる分周回路を実現することができる。
【0042】
これにより、タイミングのずれに起因した誤動作を心配しなくて良い分周回路を得ることができる。
【0043】
(C)第3の実施形態
以下、図面について、本発明の第3の実施形態を説明する。
【0044】
(C−1)第3の実施形態の構成
図7は、第3の実施形態を示す回路図である。この実施形態と、第1の実施形態とは基本的に同じ分周動作を行うものであり、相違点は、分周動作中に分周後のクロック信号の位相を180゜ずらすことができる機能が付加されている点である。
【0045】
すなわち、第3の実施形態においては、2入力論理和回路33に与える信号をフリップフロップ31の2つの出力(QA出力及びQN出力)のうち、いずれか一方だけを選択できるようになっている点が異なっている。
【0046】
このため、図7における分周回路の場合には、フリップフロップ31、2入力論理和回路33、バッファ34の他に、2入力セレクタ32を設けている。そして、クロック信号CLKを、フリップフロップ31の入力端子Cと、2入力論理和回路33の第1入力端子と、バッファ34の入力端子に与えている。
【0047】
また、互いに他方に対して反転出力の関係にあるQA出力及びQN出力を、2入力セレクタ32のA入力端子及びN入力端子にそれぞれ与えている。なお、この2入力セレクタ32の出力は、2入力論和回路33の第2入力端子に接続されている。
【0048】
さらに、フリップフロップ31のQN出力は、フリップフロップ31の入力端子Dに帰還されている。このように、本実施形態では、QA出力に対して反転出力の関係にあるQN出力を用いるため、第1の実施形態の分周回路では必要であったインバータは構成上無くなっている。
【0049】
以下、2入力論理和回路33の出力を、分周後クロック信号CLKBとして定義し、バッファ34の出力を、分周前クロック信号CLKAと定義する。また、2入力セレクタ32のセレクタ信号をREVと定義する。
【0050】
(C−2)第3の実施形態の動作
次に、図7に示す構成の分周回路によって行われる分周動作を、図8に示すタイムチャ−トを用いて説明する。なお、図8のタイムチャ−トでは、フリップフロップ31のQA出力の初期状態を“0”としている。
【0051】
この状態で、図8(A)に示すクロック信号CLKを入力する。フリップフロップ31は、クロック信号CLKの立上り時に入力端子Dの値を取り込む。このとき、入力端子Dには、QA出力の反転出力であるQN出力が与えられているので、フリップフロップ31は、第1番目のサイクルの先頭で“1”を取り込んで、図8(B)に示すように、QA出力を“0”から“1”に変化させる。また、フリップフロップ31は、その逆に、図8(C)に示すように、QN出力を”1”から”0”に変化させる。なお、この出力値の変化したQN出力は、再び入力端子Dに帰還されるため、以後、クロック信号CLKが立上るたびにQA出力は反転する。この結果、1サイクル毎に”1”と”0”を繰り返すQA出力及びQN出力が2入力セレクタ32に入力されることになる。
【0052】
ここで、2入力セレクタ32は、セレクタ信号REVが“0”のとき入力端子Aに入力された信号の通過を許可し、逆に“1”のとき入力端子Nに入力された信号の通過を許可するように設定されているものとすると、この切り替えによる動作は次のようになる。
【0053】
まず、セレクタ信号REVが”0”の場合(すなわち、図8の第1サイクル〜第3サイクル)について説明する。この場合、入力端子A側のQA出力が選択されることになる。従って、2入力論理和回路33には、フリップフロップ31から出力されたQA出力と、クロック信号CLKとが入力されることになり、その論理和が図8(F)に示す波形として出力されることになる。この入出力関係は、第1の実施形態の場合と同じであり、同じ結果が得られる。
【0054】
これに対して、セレクタ信号REVが”1”の場合(すなわち、図8の第4〜第6サイクル)には、入力端子N側のQN出力が選択されることになる。この場合、2入力論理和回路33には、フリップフロップ31から出力されたQN出力と、クロック信号CLKとが入力されるので、セレクタ信号REVが”0”の場合の出力波形に対して180゜位相が反転したものが出力されることになる。
【0055】
なお、この場合にも、分周後クロック信号CLKBの出力波形と、分周前クロック信号CLKAとの間にはスキューは存在しない。
【0056】
因みに、図8では、クロック信号CLKとの論理和を求める対象をQA出力からQN出力に切り替えているが、QN出力からQA出力に切り替える場合も同じである。
【0057】
これにより、タイミングのずれに起因した誤動作の心配がなく、しかも、分周動作中に位相が180゜異なる2つの分周後クロック信号を自由に切り替えることも可能な分周回路を得ることができる。
【0058】
(C−3)第3の実施形態の効果
以上の通り、第3の実施形態によれば、フリップフロップ31の後段に2入力論理和回路を設け、QA出力(又はQN出力)とクロック信号CLKとの論理和を求めるようにしたので、分周後クロック信号CLKBの立ち上がりエッジのスキューを、フリップフロップ11の遅延より小さい2入力論理和回路33の遅延分のみとすることができる分周回路を実現することができる。
【0059】
また、2入力論理和回路33と同等の遅延量を持つバッファ34を介して分周前クロック信号CLKAを出力するようにしたことにより、生成された分周前クロック信号CLKAと分周後クロック信号CLKBのスキュ−をほぼ“0”にすることができる分周回路を実現することができる。
【0060】
さらにまた、フリップフロップ31の後段に2入力セレクタ32を設け、当該2入力セレクタ32によって180゜位相の異なる2つの出力を自在に切り替えることができるようにしたので、分周後クロック信号CLKBの位相を動作中に容易に180゜ずらすことが可能な分周回路を得ることができる。
【0061】
これにより、タイミングのずれに起因した誤動作を心配しなくて良く、さらに、必要に応じてその位相を容易に切り替えることができる分周回路を得ることができる。
【0062】
(D)他の実施形態
(D−1) なお、上述の第1及び第2の実施形態においては、フリップフロップのQA出力だけを用い、これをインバータを介して入力端子D側に帰還させる場合について述べたが、第3の実施形態の場合のように、QA出力に対して逆位相の関係にある反転出力を帰還させるようにしても良い。
【0063】
(D−2) また、上述の第2の実施形態においては、クロック信号CLKをインバータ25で反転してからフリップフロップ21の入力端子Cに入力する場合について述べたが、本発明はこれに代え、クロック信号CLKそのものをフリップフロップ21の入力端子Cに直接入力する一方、当該クロック信号CLKを反転したものを論理積回路23及びバッファ24に入力するようにしても良い。
【0064】
また、これに限らず、第1の実施形態のように、クロック信号CLKをそのままフリップフロップ21に与え、当該フリップフロップ21のQA出力とクロック信号CLKとの論理積を求めるようにしても良い。
【0065】
(D−3) さらに、上述の第3の実施形態においては、クロック信号CLKをそのままフリップフロップ31の入力端子Cに入力する場合について述べたが、第2の実施形態の場合のように、インバータで位相反転したクロック信号を入力するようにしても良い。
【0066】
(D−4) さらにまた、上述の実施形態においては、いずれも2分周回路についてのみ述べたが、本発明はこれに限らず、3分周以上の分周回路にも適用し得る。
【0067】
【発明の効果】
上述のように、第1の発明によれば、ラッチ手段の後段に、論理和手段を設け、当該論理和手段によってラッチ手段で得られた分周出力とクロックとの論理和を求める一方、論理和手段と同等の遅延量を有する遅延手段でクロックを遅延させてから出力するようにしたことにより、スキューがほぼ0の2種類のクロックを出力できる分周回路装置を得ることができる。
【0068】
また、上述のように、第2の発明によれば、ラッチ手段の後段に、論理積手段を設け、当該論理積手段によってラッチ手段で得られた分周出力とラッチ手段に与えられるクロックに対して逆相のクロックとの論理積を求める一方、論理積手段と同等の遅延量を有する遅延手段でクロックを遅延させてから出力するようにしたことにより、スキューがほぼ0の2種類のクロックを出力できる分周回路装置を得ることができる。
【0069】
さらに、上述のように、第3の発明によれば、ラッチ手段の後段に、論理和手段を設け、当該論理和手段によってラッチ手段が出力する正負2種類の分周出力のうちのいずれか一方とクロックとの論理和を求める一方、論理和手段と同等の遅延量を有する遅延手段でクロックを遅延させてから出力するようにしたことにより、スキューがほぼ0の2種類のクロックを出力できる分周回路装置を得ることができる。
【図面の簡単な説明】
【図1】第1の実施形態の全体構成を示すブロック図である。
【図2】従来例を示すブロック図である。
【図3】図2に示す分周回路による分周動作を示すタイミングチャートである。
【図4】図1に示す分周回路による分周動作を示すタイミングチャートである。
【図5】第2の実施形態の全体構成を示すブロック図である。
【図6】図5に示す分周回路による分周動作を示すタイミングチャートである。
【図7】第3の実施形態の全体構成を示すブロック図である。
【図8】図6に示す分周回路による分周動作を示すタイミングチャートである。
【符号の説明】
1、11、21、31…フリップフロップ、2、12、22、25…インバータ、13、33…2入力論理和回路、14、24、34…バッファ、23…2入力論理積回路、32…2入力セレクタ。
【発明の属する技術分野】
本発明はクロック分周回路に関する。例えば、LSI内部で用いて好適なものである。
【0002】
【従来の技術】
従来、この種の分周回路として、図2に示す構成のものが知られている。図3に、この分周回路の分周動作を表したタイムチャ−トを示す。なお、図3に示すタイムチャ−トでは、分周回路を構成するフリップフロップ1の出力端子QAの初期値を”0”としている。
【0003】
この分周回路では、フリップフロップ1の出力端子QAと入力端子Dとの間にインバータ2が挿入されており、フリップフロップ1の入力端子Dの信号レベルは必ず出力端子QAの反転値となるよう接続されている。従って、初期状態におけるフリップフロップ1の入力端子Dは“1”となっている。
【0004】
この状態で、図3に示すCLK信号をフリップフロップ1の入力端子CLKに入力すると、その立上がりでフリップフロップ1の入力端子Dの値が取り込まれ、フリップフロップ1の出力端子QAは“0”から“1”に変化する。この値は次のクロック信号の立ち上がりまで保持される。
【0005】
このように、フリップフロップ1の出力端子QAと入力端子Dは互いに反転しており、CLK信号の立ち上がりごとにフリップフロップ1の出力端子QAの信号レベルが反転することから、出力端子QAからは、CLK信号を2分周したクロック信号CLKBが生成され出力されることになる。
【0006】
【発明が解決しようとする課題】
ところで、上記構成の分周回路の場合、フリップフロップ1による処理時間分、クロック信号CLKBの位相に遅れが生じるのを避け得ず、図3のタイムチャ−トに示すように、分周前のクロック信号CLKの位相と分周後のクロック信号CLKBとの間にTdのスキュ−が生じるのを避け得なかった。ところが、かかるスキュ−を有する2以上のクロックを用いてシステムを設計すると、一般に、タイミング上の誤動作を引き起こし易くなる。
【0007】
【課題を解決するための手段】
かかる課題を解決するため、第1の発明においては、(1) クロックが与えられるたび、入力端子側のデータを取り込み、これを次のクロックが与えられるまで出力端子側に保持することにより、クロックの分周出力を出力端から出力するラッチ手段と、(2) ラッチ手段から出力された分周出力とクロックとの論理和を求め、遅延量が補正された第2の分周出力を出力する論理和手段と、(3) 論理和手段と同等の遅延量を有し、クロックを当該時間分遅延させて出力する遅延手段とを設けるようにする。
【0008】
このように、第1の発明においては、ラッチ手段から出力される分周出力をそのまま用いずに、一旦、論理和手段においてクロックと論理和を求めるようにしたことにより、クロックに対する分周出力のスキューをラッチ手段の遅延よりも小さい論理和手段の遅延分まで圧縮することができる。また、一方のクロックについても、遅延手段により論理和手段の遅延量と同等の遅延量だけ遅延させているので、スキューがほぼ0の2種類のクロックを得ることができる。
【0009】
また、第2の発明においては、(1) クロックが与えられるたび、入力端子側のデータを取り込み、これを次のクロックが与えられるまで出力端子側に保持することにより、クロックの分周出力を出力端から出力するラッチ手段と、(2) ラッチ手段から出力された分周出力とラッチ手段に与えられるクロックに対して逆相のクロックとの論理積を求め、遅延量の補正された第2の分周出力を得る論理積手段と、(3) 論理積手段と同等の遅延量を有し、論理積手段に与えたクロックを当該時間分遅延させて出力する遅延手段とを設けるようにする。
【0010】
この第2の発明においても、ラッチ手段から出力される分周出力をそのまま用いずに、一旦、論理積手段においてクロックと論理積を求めるようにしたことにより、クロックに対する分周出力のスキューをラッチ手段の遅延よりも小さい論理積手段の遅延分まで圧縮することができる。また、一方のクロックについても、遅延手段により論理積手段の遅延量と同等の遅延量だけ遅延させているので、スキューがほぼ0の2種類のクロックを得ることができる。
【0011】
さらに、第3の発明においては、(1) クロックが与えられるたび、入力端子側のデータを取り込み、これを次のクロックが与えられるまで出力端子側に保持することにより、クロックの分周出力を出力端から出力するラッチ手段と、(2) ラッチ手段が出力する正負2種類の分周出力を入力し、選択信号により選択されたいずれか一方の分周出力を出力する選択手段と、(3) 選択手段で選択された分周出力とクロックとの論理和を求め、遅延量が補正された第2の分周出力を出力する論理和手段と、(4) 論理和手段と同等の遅延量を有し、クロックを当該時間分遅延させて出力する遅延手段とを設けるようにする。
【0012】
この第3の発明においても、第1の発明と同様、ラッチ手段から出力される分周出力をそのまま用いずに、一旦、論理和手段を介してクロックと論理和を求めているため、クロックに対する分周出力のスキューをラッチ手段の遅延よりも小さい論理積手段の遅延分まで圧縮することができ、さらに、選択手段によって論理和手段に入力する分周出力の位相を切り替えられるようにしたので、結果として出力される第2分周出力の位相の切り替えが可能になる。また、一方のクロックについても、遅延手段により論理和手段の遅延量と同等の遅延量だけ遅延させているので、スキューがほぼ0の2種類のクロックを得ることができる。
【0013】
【発明の実施の形態】
(A)第1の実施形態
以下、本発明による分周回路の第1の実施形態を図面を参照しながら説明する。
【0014】
(A−1)第1の実施形態の構成
図1は、第1の実施形態に係る分周回路を示す回路図である。この分周回路の構成と従来構成との違いは、分周後のクロック信号をそのまま出力するのではなく、分周前のクロック信号と論理和を求めてから出力するようにした点と、この論理和を求めるのに要した時間分、分周前のクロック信号を遅延して出力するようにした点である。
【0015】
このため、図1における分周回路の場合には、フリップフロップ11及びインバータ12の他に、2入力論理和回路13及びバッファ14を設けている。そして、クロック信号CLKをフリップフロップ11の入力端子Cだけでなく、2入力論理和回路13の第1入力端子とバッファ14の入力端子にも与える。
【0016】
また、フリップフロップ11の出力QAを、2入力論理和回路13の第2入力端子とインバータ12の入力端子に与える。なお、インバータ12の出力については、従来例と同様、フリップフロップ11の入力端子Dに帰還する。
【0017】
以下、2入力論理和回路13の出力端子から出力されるクロック信号をCLKBとして定義し、バッファ14の出力端子から出力されるクロック信号をCLKAとして定義する。
【0018】
(A−2)第1の実施形態の動作
次に、図1に示す構成の分周回路によって行われる分周動作を、図4に示すタイムチャ−トを用いて説明する。なお、図4のタイムチャ−トでは、フリップフロップ11のQA出力の初期状態を“0”とする。
【0019】
この状態で、図4(A)に示すクロック信号CLKを入力したとする。フリップフロップ11は、このクロック信号CLKの立ち上りタイミングで、入力端子Dの値を取り込む。
【0020】
ここで、入力端子Dには、QA出力を反転したものが入力されているので、1サイクルの先頭において、フリップフロップ11には“1”が取り込まれる。そして、QA出力の値が“0”から“1”に変化する。因みに、このQA出力の値“1”は、インバータ12を通って再び入力端子Dに“0”として入力されるので、以後、クロック信号CLKが立上るたびにQA出力の値は反転動作を繰り返す。
【0021】
さて、このようにして得られたQA出力についてであるが、QA出力の立上りエッジの位相は、図4(B)に示すように、フリップフロップ11の内部遅延により、分周前のクロック信号CLKの立上りエッジに比してTdだけ遅れることになる。
【0022】
しかし、この実施形態の場合には、フリップフロップ11の後段に2入力論理和回路13が設けられており、QA出力とクロック信号CLKの論理和を求めてから出力するのようになっているので、分周後クロック信号CLKBの遅延量は、図4(C)に示すように、基本的に、2入力論理和回路13の遅延時間だけになる。なお、この2入力論理和回路13の遅延時間は、フリップフロップ11による遅延量に比して小さくて済む。
【0023】
一方、クロック信号CLKを入力するバッファ14での遅延量は、2入力論理和回路13とほぼ同じ遅延量に予め設計されていたので、その出力である分周前クロック信号CLKAの位相は、図4(D)に示すように、分周後クロック信号CLKBの位相とほぼ一致する。すなわち、分周後クロック信号CLKBと、分周前クロック信号CLKAのスキュ−はほぼ“0”となる。
【0024】
従って、これら2つのクロックを用いるように回路を設計すれば、タイミングのずれによる誤動作の可能性は一段と低減することになる。
【0025】
(A−3)第1の実施形態の効果
以上の通り、第1の実施形態によれば、フリップフロップ11の後段に2入力論理和回路13を設け、当該2入力論理和回路13において、QA出力とCLK信号との論理和を求めるようにしたので、分周後クロック信号の立上りエッジのスキュ−をフリップフロップ11の遅延より小さい2入力論理和回路13の遅延分のみとすることができる分周回路を実現することができる。
【0026】
また、2入力論理和回路13と同等の遅延量を持つバッファ14を介して分周前クロック信号CLKAを出力するようにしたことにより、生成された分周前クロック信号CLKAと分周後クロック信号CLKBのスキュ−をほぼ“0”にすることができる分周回路を実現することができる。
【0027】
これにより、タイミングのずれに起因した誤動作を心配しなくて良い分周回路を得ることができる。
【0028】
(B)第2の実施形態
以下、図面について、本発明の第2の実施形態を説明する。
【0029】
(B−1)第2の実施形態の構成
図5は、第2の実施形態を示す回路図である。この実施形態と、第1の実施形態との違いは、2入力論理和回路13に代えて、2入力論理積回路23を設けた点と、分周前のクロック信号CLKを反転してからフリップフロップ21のクロック入力端子Cに入力した点である。
【0030】
このため、図5における分周回路の場合には、フリップフロップ21及びインバータ22の他に、2入力論理積回路23、バッファ24及びインバータ25を設けている。そして、クロック信号CLKを、インバータ25の入力端子と、バッファ24の入力端子と、2入力論理積回路23の第1の入力端子に与え、インバータ25の出力を、フリップフロップ21のクロック入力端子Cに与えている。
【0031】
また、フリップフロップ21のQA出力は、2入力論理積回路23の第2の入力端子に与える一方、インバータ22を介してフリップフロップ21の入力端子Dに帰還している。
【0032】
以下、この第2の実施形態では、2入力論理積回路23の出力を、分周後のクロック信号CLKBと定義し、バッファ24の出力を分周前のクロック信号CLKAと定義する。
【0033】
(B−2)第2の実施形態の動作
次に、図5に示す構成の分周回路によって行われる分周動作を、図6に示すタイムチャ−トを用いて説明する。なお、図6のタイムチャ−トでは、フリップフロップ21のQA出力の初期状態を“0”としている。
【0034】
この状態で、図6に示すクロック信号CLKを入力する。このとき、フリップフロップ21のクロック入力端子Cにはインバ−タ25が接続されているので、フリップフロップ21のクロック入力端子Cに入力されるクロック信号の波形は、図6(B)に示すように、クロック信号CLKを反転したものになる。
【0035】
従って、この実施形態におけるフリップフロップ21では、クロック信号CLKの位相が立ち下がる時(すなわち、インバータ25の出力が立上がる時)に入力端子Dの値が取り込まれる。なお、この入力端子Dには、QA出力を反転した値が入力されるので、クロック信号CLKが立ち下がる(すなわち、インバータ25の出力が立ち上がる)たびに、QA出力が反転される。
【0036】
このようにQA出力はその反転動作を繰り返すことになるが、その立ち上がりエッジには、図6(C)に示すように、フリップフロップ21の内部遅延のために、クロック信号CLKの立ち下がりエッジに対するTd2の遅延が発生する。
【0037】
しかし、この第2の実施形態では、このQA出力とクロック信号CLKとの論理積を求めているので、QA出力の立上りエッジは次のサイクルの先頭に揃えられ、遅延Td2が見えなくなる。これにより、クロック信号CLKに同期し、クロック信号CLKの周期に対して2倍の周期を有する分周後クロック信号CLKBが得られることになる。
【0038】
一方、クロック信号CLKを入力するバッファ24での遅延量は、2入力論理積回路23とほぼ同じ遅延量に予め設計されていたので、その出力である分周前クロック信号CLKAの位相は、図6(E)に示すように、分周後クロック信号CLKBの位相とほぼ一致する。すなわち、分周後クロック信号CLKBと、分周前クロック信号CLKAのスキュ−はほぼ“0”となる。
【0039】
従って、これら2つのクロックを用いるように回路を設計すれば、タイミングのずれによる誤動作の可能性は一段と低減することになる。
【0040】
(B−3)第2の実施形態の効果
以上の通り、第2の実施形態によれば、フリップフロップ21の後段に2入力論理積回路を設け、QA出力とクロック信号CLKとの論理積を求めるようにしたので、分周後クロック信号CLKBの立ち上がりエッジのスキューは、フリップフロップ11の遅延より小さい2入力論理積回路23の遅延分のみとすることができる分周回路を実現することができる。
【0041】
また、2入力論理積回路23と同等の遅延量を持つバッファ24を介して分周前クロック信号CLKAを出力するようにしたことにより、生成された分周前クロック信号CLKAと分周後クロック信号CLKBのスキュ−をほぼ“0”にすることができる分周回路を実現することができる。
【0042】
これにより、タイミングのずれに起因した誤動作を心配しなくて良い分周回路を得ることができる。
【0043】
(C)第3の実施形態
以下、図面について、本発明の第3の実施形態を説明する。
【0044】
(C−1)第3の実施形態の構成
図7は、第3の実施形態を示す回路図である。この実施形態と、第1の実施形態とは基本的に同じ分周動作を行うものであり、相違点は、分周動作中に分周後のクロック信号の位相を180゜ずらすことができる機能が付加されている点である。
【0045】
すなわち、第3の実施形態においては、2入力論理和回路33に与える信号をフリップフロップ31の2つの出力(QA出力及びQN出力)のうち、いずれか一方だけを選択できるようになっている点が異なっている。
【0046】
このため、図7における分周回路の場合には、フリップフロップ31、2入力論理和回路33、バッファ34の他に、2入力セレクタ32を設けている。そして、クロック信号CLKを、フリップフロップ31の入力端子Cと、2入力論理和回路33の第1入力端子と、バッファ34の入力端子に与えている。
【0047】
また、互いに他方に対して反転出力の関係にあるQA出力及びQN出力を、2入力セレクタ32のA入力端子及びN入力端子にそれぞれ与えている。なお、この2入力セレクタ32の出力は、2入力論和回路33の第2入力端子に接続されている。
【0048】
さらに、フリップフロップ31のQN出力は、フリップフロップ31の入力端子Dに帰還されている。このように、本実施形態では、QA出力に対して反転出力の関係にあるQN出力を用いるため、第1の実施形態の分周回路では必要であったインバータは構成上無くなっている。
【0049】
以下、2入力論理和回路33の出力を、分周後クロック信号CLKBとして定義し、バッファ34の出力を、分周前クロック信号CLKAと定義する。また、2入力セレクタ32のセレクタ信号をREVと定義する。
【0050】
(C−2)第3の実施形態の動作
次に、図7に示す構成の分周回路によって行われる分周動作を、図8に示すタイムチャ−トを用いて説明する。なお、図8のタイムチャ−トでは、フリップフロップ31のQA出力の初期状態を“0”としている。
【0051】
この状態で、図8(A)に示すクロック信号CLKを入力する。フリップフロップ31は、クロック信号CLKの立上り時に入力端子Dの値を取り込む。このとき、入力端子Dには、QA出力の反転出力であるQN出力が与えられているので、フリップフロップ31は、第1番目のサイクルの先頭で“1”を取り込んで、図8(B)に示すように、QA出力を“0”から“1”に変化させる。また、フリップフロップ31は、その逆に、図8(C)に示すように、QN出力を”1”から”0”に変化させる。なお、この出力値の変化したQN出力は、再び入力端子Dに帰還されるため、以後、クロック信号CLKが立上るたびにQA出力は反転する。この結果、1サイクル毎に”1”と”0”を繰り返すQA出力及びQN出力が2入力セレクタ32に入力されることになる。
【0052】
ここで、2入力セレクタ32は、セレクタ信号REVが“0”のとき入力端子Aに入力された信号の通過を許可し、逆に“1”のとき入力端子Nに入力された信号の通過を許可するように設定されているものとすると、この切り替えによる動作は次のようになる。
【0053】
まず、セレクタ信号REVが”0”の場合(すなわち、図8の第1サイクル〜第3サイクル)について説明する。この場合、入力端子A側のQA出力が選択されることになる。従って、2入力論理和回路33には、フリップフロップ31から出力されたQA出力と、クロック信号CLKとが入力されることになり、その論理和が図8(F)に示す波形として出力されることになる。この入出力関係は、第1の実施形態の場合と同じであり、同じ結果が得られる。
【0054】
これに対して、セレクタ信号REVが”1”の場合(すなわち、図8の第4〜第6サイクル)には、入力端子N側のQN出力が選択されることになる。この場合、2入力論理和回路33には、フリップフロップ31から出力されたQN出力と、クロック信号CLKとが入力されるので、セレクタ信号REVが”0”の場合の出力波形に対して180゜位相が反転したものが出力されることになる。
【0055】
なお、この場合にも、分周後クロック信号CLKBの出力波形と、分周前クロック信号CLKAとの間にはスキューは存在しない。
【0056】
因みに、図8では、クロック信号CLKとの論理和を求める対象をQA出力からQN出力に切り替えているが、QN出力からQA出力に切り替える場合も同じである。
【0057】
これにより、タイミングのずれに起因した誤動作の心配がなく、しかも、分周動作中に位相が180゜異なる2つの分周後クロック信号を自由に切り替えることも可能な分周回路を得ることができる。
【0058】
(C−3)第3の実施形態の効果
以上の通り、第3の実施形態によれば、フリップフロップ31の後段に2入力論理和回路を設け、QA出力(又はQN出力)とクロック信号CLKとの論理和を求めるようにしたので、分周後クロック信号CLKBの立ち上がりエッジのスキューを、フリップフロップ11の遅延より小さい2入力論理和回路33の遅延分のみとすることができる分周回路を実現することができる。
【0059】
また、2入力論理和回路33と同等の遅延量を持つバッファ34を介して分周前クロック信号CLKAを出力するようにしたことにより、生成された分周前クロック信号CLKAと分周後クロック信号CLKBのスキュ−をほぼ“0”にすることができる分周回路を実現することができる。
【0060】
さらにまた、フリップフロップ31の後段に2入力セレクタ32を設け、当該2入力セレクタ32によって180゜位相の異なる2つの出力を自在に切り替えることができるようにしたので、分周後クロック信号CLKBの位相を動作中に容易に180゜ずらすことが可能な分周回路を得ることができる。
【0061】
これにより、タイミングのずれに起因した誤動作を心配しなくて良く、さらに、必要に応じてその位相を容易に切り替えることができる分周回路を得ることができる。
【0062】
(D)他の実施形態
(D−1) なお、上述の第1及び第2の実施形態においては、フリップフロップのQA出力だけを用い、これをインバータを介して入力端子D側に帰還させる場合について述べたが、第3の実施形態の場合のように、QA出力に対して逆位相の関係にある反転出力を帰還させるようにしても良い。
【0063】
(D−2) また、上述の第2の実施形態においては、クロック信号CLKをインバータ25で反転してからフリップフロップ21の入力端子Cに入力する場合について述べたが、本発明はこれに代え、クロック信号CLKそのものをフリップフロップ21の入力端子Cに直接入力する一方、当該クロック信号CLKを反転したものを論理積回路23及びバッファ24に入力するようにしても良い。
【0064】
また、これに限らず、第1の実施形態のように、クロック信号CLKをそのままフリップフロップ21に与え、当該フリップフロップ21のQA出力とクロック信号CLKとの論理積を求めるようにしても良い。
【0065】
(D−3) さらに、上述の第3の実施形態においては、クロック信号CLKをそのままフリップフロップ31の入力端子Cに入力する場合について述べたが、第2の実施形態の場合のように、インバータで位相反転したクロック信号を入力するようにしても良い。
【0066】
(D−4) さらにまた、上述の実施形態においては、いずれも2分周回路についてのみ述べたが、本発明はこれに限らず、3分周以上の分周回路にも適用し得る。
【0067】
【発明の効果】
上述のように、第1の発明によれば、ラッチ手段の後段に、論理和手段を設け、当該論理和手段によってラッチ手段で得られた分周出力とクロックとの論理和を求める一方、論理和手段と同等の遅延量を有する遅延手段でクロックを遅延させてから出力するようにしたことにより、スキューがほぼ0の2種類のクロックを出力できる分周回路装置を得ることができる。
【0068】
また、上述のように、第2の発明によれば、ラッチ手段の後段に、論理積手段を設け、当該論理積手段によってラッチ手段で得られた分周出力とラッチ手段に与えられるクロックに対して逆相のクロックとの論理積を求める一方、論理積手段と同等の遅延量を有する遅延手段でクロックを遅延させてから出力するようにしたことにより、スキューがほぼ0の2種類のクロックを出力できる分周回路装置を得ることができる。
【0069】
さらに、上述のように、第3の発明によれば、ラッチ手段の後段に、論理和手段を設け、当該論理和手段によってラッチ手段が出力する正負2種類の分周出力のうちのいずれか一方とクロックとの論理和を求める一方、論理和手段と同等の遅延量を有する遅延手段でクロックを遅延させてから出力するようにしたことにより、スキューがほぼ0の2種類のクロックを出力できる分周回路装置を得ることができる。
【図面の簡単な説明】
【図1】第1の実施形態の全体構成を示すブロック図である。
【図2】従来例を示すブロック図である。
【図3】図2に示す分周回路による分周動作を示すタイミングチャートである。
【図4】図1に示す分周回路による分周動作を示すタイミングチャートである。
【図5】第2の実施形態の全体構成を示すブロック図である。
【図6】図5に示す分周回路による分周動作を示すタイミングチャートである。
【図7】第3の実施形態の全体構成を示すブロック図である。
【図8】図6に示す分周回路による分周動作を示すタイミングチャートである。
【符号の説明】
1、11、21、31…フリップフロップ、2、12、22、25…インバータ、13、33…2入力論理和回路、14、24、34…バッファ、23…2入力論理積回路、32…2入力セレクタ。
Claims (3)
- クロックが与えられるたび、入力端子側のデータを取り込み、これを次のクロックが与えられるまで出力端子側に保持することにより、上記クロックの分周出力を出力端から出力するラッチ手段と、
上記ラッチ手段から出力された分周出力と上記クロックとの論理和を求め、遅延量が補正された第2の分周出力を出力する論理和手段と、
上記論理和手段と同等の遅延量を有し、上記クロックを当該時間分遅延させて出力する遅延手段と
を備えたことを特徴とする分周回路装置。 - クロックが与えられるたび、入力端子側のデータを取り込み、これを次のクロックが与えられるまで出力端子側に保持することにより、上記クロックの分周出力を出力端から出力するラッチ手段と、
上記ラッチ手段から出力された分周出力と上記ラッチ手段に与えられるクロックに対して逆相のクロックとの論理積を求め、遅延量の補正された第2の分周出力を得る論理積手段と、
上記論理積手段と同等の遅延量を有し、上記論理積手段に与えたクロックに対して逆相のクロックを当該時間分遅延させて出力する遅延手段と
を備えたことを特徴とする分周回路装置。 - クロックが与えられるたび、入力端子側のデータを取り込み、これを次のクロックが与えられるまで出力端子側に保持することにより、上記クロックの分周出力を出力端から出力するラッチ手段と、
上記ラッチ手段が出力する正負2種類の分周出力を入力し、選択信号により選択されたいずれか一方の分周出力を出力する選択手段と、
上記選択手段で選択された分周出力と上記クロックとの論理和を求め、遅延量が補正された第2の分周出力を出力する論理和手段と、
上記論理和手段と同等の遅延量を有し、上記クロックを当該時間分遅延させて出力する遅延手段と
を備えたことを特徴とする分周回路装置。
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