JPH0244828A - 多重化信号分離回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、多重化されたディジタル信号を分離する多重
化信号分離回路に関する。

（従来の技術） 従来、多重化信号分離回路（デマルチプレクサ）として
、第１３図に示されるようなシフトレジスタを用いたも
のが知られている。これは、４チヤネルのデマルチプレ
クサであり、データレートと同じ周波数であるクロック
信号に同期した４ビツト・シフトレジスタと、クロック
信号の（１／４）の周波数でデータをラッチする４個の
Ｄ型フリップフロップにより構成される。この構成では
、デマルチプレクサの速度すなわデータレートはクロッ
クレートと同じであり、シフトレジスタを構成するＤ型
フリップフロップはデータレートと同じ速度で動く必要
がある。従って高速化が難しい。

これに対して、クロック信号がデータレートの１／２の
周波数で動作するデマルチプレクサとして、第１４図に
示されるようなＣＭＬゲート回路を用いたものが知られ
ている（　Ｉ　Ｅ　Ｅ　Ｅ　　１９８７Ｂ　ＣＴ　Ｍ　
　ｐ１４２〜１４５参照）。この回路は、多重入力信号
をクロック信号による電流切換スイッチを利用して振分
ける。この回路では、クロック信号の“Ｈ”レベルと“
Ｌ”レベルで交互に入力信号を取込むことになるので、
クロック信号の周波数（クロックレート）はデータレー
トの１／２で済む。この回路の動作タイムチャートを第
１５図に示す。この回路方式では、電流切換を行なって
いるため、一方の出力０ＵＴＩを取り込んでいる時、他
方の出力０ＵＴ２は不定となってしまう。

この不定の状態を第１５図では斜線で示している。

従ってこの回路では、出力後のデータをＤ型フリップフ
ロップ等でサンプリングし直し、波形整形をすることが
必要になる。更にこのデマルチプレクサのゲート回路は
、入力信号をクロック信号の半周期の間取り込んでいる
ので、その間の入力信号はそのまま出力に現われる。即
ち入力データとクロツタ信号の位相がずれると、ずれた
部分の入力信号がそのまま現われるので、出力をサンプ
リングし直す場合にそのデータをとる範囲が小さいもの
となり１位相ずれのマージン低下をもたらす。

またこのような位相ずれがあるため、タイミング設計も
難しい。

（発明が解決しようとする課題） 以上のように従来のデマルチプレクサは、それを構成す
るＤ型フリップフロップのクロ・ツクレートがデータレ
ートと同じである必要があるか。

またはクロックレートがデータレートの１／２で済む回
路であっても位相ずれのマージンか小さく。

いずれも高速動作化が難しいという問題かあった。

本発明は、この様な問題を解決した高速動作可能なデマ
ルチプレクサを提供することを目的とする。

［発明の構成］ （課題を解決するための手段） 本発明にかかるデマルチプレクサは、クロ・ツクレート
がデータレートの１／２であるクロ・ンク信号を用い、
多重化された入力信号をクロック信号の立上りで取込む
第１のＤ型フリップフロップと立下りで取込む第２のＤ
型フリップフロップとにより構成したことを基本とする
。

（作用） 本発明によるデマルチプレクサは、多重化人力信号をデ
ータレ−１・の１／２のクロックレートを持つクロック
信号の立上りと立下りで交互に振分けるため、用いるＤ
型フリップフロップはデータレートの半分の周波数で動
けばよい。従って高速のデータレートを持つデマルチプ
レクサが容易に実現できる。また、クロック・パスがル
ープを作ることはなく、タイミングを考慮する必要もな
いので設計は容易である。更に、ＣＭＬゲートを用いた
場合のような不定状態はなく２位相マージンは十分大き
くとることができる。Ｄ型フリップフロップによる遅延
は、極めて容易に補正することができる。

（実施例） 以下２本発明の詳細な説明する。

第１図は、一実施例の２チヤネルのデマルチプレクサで
ある。１−１は第１のＤ型フリップフロップ、１２は第
２のＤ型フリップフロップであり１３〜１６はバッファ
である。第１のＤ型フリップフロップ１１は、入力デー
タＩＮを、そのテタレートに対して１／２のクロックレ
ートのクロック信号ＣＫの立上りで取込む。第２のＤ型
フリップフロップ］２は、クロック信号ＣＫの立下り。

即ち反転したクロック信号ＣＫの立」ユリで入カデタＩ
Ｎを取込む。

第２図は、このデマルチプレクサの動作タイミングチャ
ートである。多重化された入力データＩＮから　クロッ
ク信号の立上りでデータ１，２３、・・かラッチされ、
立下りてテ−タａ、ｂ。

Ｃ１・・かラッチされる。

この実施例では、ＣＭＬゲ〜１・回路を用いた場合のよ
うにクロック信号の“Ｈ”　レベルまたは“Ｌ　”　レ
ベルでデータを取込む方式と異なり、多少の位相ずれか
あっても誤ったデータを取込むことはない。従って位相
マージンは大きい。またクロックレー１・かチータレ−
１・の］／２であるためデータレートの高速化が容易で
ある。回路構成も極めて簡単である。

第３図は、基本クロック信号ＣＫを差動化回路２３にい
れて互いに相補型の第１．第２のクロック信号ＣＫＩ、
ＣＫ２を得、これらのクロック信号ＣＫＩ、ＣＫ２の立
上りでそれぞれ入力データＩＮを取込む第１．第２のＤ
型フリップフロップ２１．２２を用いた実施例である。

この実施例も、基本クロックＣＫの立」ユリと立下りで
２チヤネルのデータをラッチする点で先の実施例と基本
的に同じである。

第４図は、入力データＩＮをクロック信号ＣＫの立上り
で取込む第１のＤ型フリップフロップ３１と、立下りで
取込む第２のＤかフリップフロップ３２の他に１両者の
出力の位相を合わせるために第１のＤ型フリップフロッ
プ３１の出力端子に第３のＤ型フリップフロップ３３を
設けたものである。３４〜３７はバッファである。

第５図は、このデマルチプレクサの動作タイミングチャ
ー１・である。図から明らかなように１位相の揃った分
離出力データ０ＵＴＩ　、０ＵＴ２が得られる。

第６図は、第４図の回路を改良した実施例のデマルチプ
レクサである。第４図の回路においてＤ型フリップフロ
ップの遅延時間かクロック信号の半周期以上の場合、第
１のＤ型フリップフロップ３１の出力を再度筒３のＤ型
フリップフロップ３３でラッチする時に一つ前のデータ
をとってしまい、エラーを起こす。第６図では、クロッ
ク信号ＣＫの立上りでデー、夕を取込む第１のＤ型フリ
ップフロップ４１．立下りでデータを取込む第２のＤ型
フリップフロップ４２　および位相を合わせるための第
３のＤ型フリンプフロソプ４３に対して２図示のように
遅延素子４４．４５を挿入している。Ｄ型フリップフロ
ップの遅延時間がτの時、これら遅延素子４４．４５の
遅延時間はτとする。

第７図に第６図のデマルチプレクサの動作タイミングチ
ャートを示す。第２のＤ型フリップフロツブ４２に対す
る入力データＩＮおよびクロック信号ＣＫを遅延素子４
４．４５によりτたけ遅延させ、同時に第３のＤ型フリ
ップフロップ４３による第１のＤ型フリップフロップ４
１の出力のラッチのタイミングを遅延素子４５によりτ
だけ遅らせる。これにより、第６図の実施例と同様に二
つの出力０ＵＴＩと０ＵＴ２の位相を合わせなから、し
かもフリップフロップの遅延か大きい場合の誤動作を防
止することかできる。

第８図は１本発明を４チヤネルのデマルチプレクサに適
用した実施例である。これは、第１図の２チヤネルのデ
マルチプレクサを３個組合わせたものと言える。即ち、
Ｄ型フリップフロップ５］。

５２により構成される第１のデマルチプレクサＤＭＩに
より多重化入力信号ＩＮをまず、２チヤネルに振分けて
出力ＯＵ　Ｔ　１．３とＯＵ　Ｔ　２．４を得る。これ
は第１図の実施例と同様である。そしてこれらを更に］
／２の周波数のクロック信号ＣＫ／２で動作する第２．
第３のデマルチプレクサＤＭ２．ＤＭ３で分離する。第
２のデマルチプレフサＤＭ２は、Ｄ型フリップフロップ
５５〜５７により構成されるもので、第４図と同様であ
る。

第３のデマルチプレクサＤＭ３はＤ型フリップフロップ
５８〜６０により構成されるもので、これも第４図と同
様である。

第９図は、第８図のデマルチプレクサの動作タイミング
チャートである。この実施例によっても。

先の２チヤネルの実施例と同様の効果が得られる。

第１０図は、別の実施例の４チヤネル・デマルチプレク
サである。この実施例では、クロック信号ＣＫの１／２
の周波数のクロック信号ＣＫ／２から、Ｄ型フリップフ
ロップ６８．６９によって互いに半周期位相のずれた二
種のクロック信号ＣＫＩ　／２とＣＫ２／２を得て、こ
れらの各クロック信号の立上りおよび立下りで４チヤネ
ルの信号を分離する。即ち、Ｄ型フリップフロップ６１
と６３はそれぞれ、クロック信号ＣＫＩ　／２の立上り
と立下りで入力データＩＮの第１チヤネルと第３チヤネ
ルのデータを取込む。Ｄ型フリップフロップ６２と６７
はそれぞれ、クロック信号ＣＫ２　／２の立上りと立下
りて入力データＩＮの第２チヤネルと第４チヤネルのデ
ータを取込む。

Ｄ型フリップフロップ６４．６５および６６は。

最終的に得られる４チヤネルの出力データの位相を合わ
せるためのものである。

第１１図は、このデマルチプレクサの動作タイミングチ
ャートである。この実施例によっても。

上記実施例と同様の効果が得られる。

以上の実施例におけるＤ型フリップフロップには例えば
、第１２図に示すような Ｇ　ａ　Ａ　ｓ　Ｍ　Ｅ　Ｓ　Ｆ　Ｅ　Ｔを用いたもの
か用いられるが、勿論これに限られる訳ではない。

［発明の効果］ 以上述べたように本発明によれば、多重化され入力信号
をクロック信号の立上りでラッチするＤ型フリップフロ
ップと立下りでラッチするＤ型フリップフロップを用い
、高速動作が可能で位相マシンの大きいデマルチプレク
サを得ることができる。

【図面の簡単な説明】

第１図は９本発明の一実施例の２チヤネル・デマルチプ
レクサを示す図、第２図は、その動作タイミング図、第
３図は第１図を変形した実施例の２チヤネル・デマルチ
プレクサを示す図、第４図は位相合わせをした実施例の
２チヤネル・デマルチプレクサを示す図、第５図はその
動作タイミング図、第６図はフリップフロップの遅延に
よる誤動作防止策を施した実施例の２チヤネル・デマル
チプレクサを示す図、第７図はその動作タイミング図、
第８図は４チヤネル・デマルチプレクサに適用した実施
例を示す図、第９図はその動作タイミング図、第１０図
は他の４チヤネル・デマルチプレクサの実施例を示す図
、第１１図はその動作タイミング図、第１２図は本発明
の実施例に用いるＤ型フリップフロップの構成例を示す
図、第１３図および第１４図は従来のデマルチプレクサ
の構成例を示す図、第１５図は第１４図のデマルチプレ
クサの動作タイミング図である。 １１．２１，３１．４１・・・第１のＤ型フリップフロ
ップ、１２，２２，３２．４２・・・第２のＤ型フリッ
プフロップ、２３・・・差動化回路、３３゜４３・・・
第３のＤ型フリップフロップ、４４゜４５・・・遅延素
子。 出願人代理人　弁理士　鈴江武彦 （ノ し

Claims (4)

【特許請求の範囲】
1. （１）多重化された入力信号をそのデータレートの１／
   ２のクロックレートのクロック信号により取込む第１の
   Ｄ型フリップフロップと、前記入力信号を前記クロック
   信号の反転信号により取込む第２のＤ型フリップフロッ
   プとを有することを特徴とする多重化信号分離回路。
2. （２）多重化された入力信号をそのデータレートの１／
   ２のクロックレートのクロック信号により分離する回路
   であって、基本クロック信号から相補型の第１および第
   ２のクロック信号を得る差動化回路と、この差動化回路
   から得られた第１および第２のクロック信号によりそれ
   ぞれ前記入力信号を取込む第１および第２のＤ型フリッ
   プフロップとを有することを特徴とする多重化信号分離
   回路。
3. （３）多重化された入力信号をそのデータレートの１／
   ２のクロックレートのクロック信号の立上りで取込む第
   １のＤ型フリップフロップ、および立下りで取込む第２
   のＤ型フリップフロップと、これら第１および第２のフ
   リップフロップの出力の位相を合わせる第３のＤ型フリ
   ップフロップとを有することを特徴とする多重化信号分
   離回路。
4. （４）多重化された入力信号をそのデータレートの１／
   ２のクロックレートのクロック信号で取込む第１のＤ型
   フリップフロップと、前記入力信号を遅延時間τの第１
   の遅延回路を通した信号を、前記クロック信号を遅延時
   間τの第２の遅延回路を通したクロック信号の反転信号
   により取込む第　２のＤ型フリップフロップと、前記第
   １のＤ型フリップフロップの出力を前記第２遅延回路を
   通したクロック信号の反転信号により取込む第３のＤ型
   フリップフロップとを有することを特徴とする多重化信
   号分離回路。