JPS62227220A - 分周回路 - Google Patents
分周回路Info
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- JPS62227220A JPS62227220A JP7215786A JP7215786A JPS62227220A JP S62227220 A JPS62227220 A JP S62227220A JP 7215786 A JP7215786 A JP 7215786A JP 7215786 A JP7215786 A JP 7215786A JP S62227220 A JPS62227220 A JP S62227220A
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- 230000015572 biosynthetic process Effects 0.000 claims description 3
- 238000003786 synthesis reaction Methods 0.000 claims description 3
- 230000001934 delay Effects 0.000 claims 1
- 230000002194 synthesizing effect Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 4
- 101000994455 Homo sapiens Keratin, type I cytoskeletal 23 Proteins 0.000 description 2
- 102100032705 Keratin, type I cytoskeletal 23 Human genes 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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- Pulse Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明はデジタル回路に用いられる分周回路に関する
。
。
（従来の技術）
デジタル回路において、周波数が異なる複数のクロック
信号を用いる場合がある。このとき、それぞれのクロッ
ク信号は一般に１つのクロック信号（以下システム・ク
ロックと称する）ＣＫＩを分周して作られる。
信号を用いる場合がある。このとき、それぞれのクロッ
ク信号は一般に１つのクロック信号（以下システム・ク
ロックと称する）ＣＫＩを分周して作られる。
第５因に周波数φ１のシステム・クロックＣＫ１を１／
２分周して周波数（１／２）φ１のクロック信号ＣＫ
１／２を生成する１／２分周回路を示す。この回路は１
つのＤ型フリップフロップ１１で構成される。このフリ
ップ７０ツブ１１は反転出力端子口と入力端子りとが接
続されており、クロック入力端子ＣＫに第６図（ａ）に
示すような周波数φ１のシステム・クロックＣＫ１が供
給されると、出力端子Ｑ、ｄから同図（ｂ）、（ｃ）に
示すようにシステム・クロックＣＫＩを１／２分周した
信号を出力する。このフリップフロップ１１を用いれば
、周波数（１／２）φ１、デユーティ５０％のクロック
信号ＣＫＩ／２が得られる。
２分周して周波数（１／２）φ１のクロック信号ＣＫ
１／２を生成する１／２分周回路を示す。この回路は１
つのＤ型フリップフロップ１１で構成される。このフリ
ップ７０ツブ１１は反転出力端子口と入力端子りとが接
続されており、クロック入力端子ＣＫに第６図（ａ）に
示すような周波数φ１のシステム・クロックＣＫ１が供
給されると、出力端子Ｑ、ｄから同図（ｂ）、（ｃ）に
示すようにシステム・クロックＣＫＩを１／２分周した
信号を出力する。このフリップフロップ１１を用いれば
、周波数（１／２）φ１、デユーティ５０％のクロック
信号ＣＫＩ／２が得られる。
第７図に周波数φ１のシステム・クロックＣＫＩを１／
３分周して周波＠ （１／’ ３ ）φ１のクロック信
＠ ＣＫ １／３を生成する１７７３分周回路の−例を
示す。この回路は第１及び第２のＤ型フリップフロップ
１２．１３を有し、各フリップ７０ツブ１２．１３のク
ロック入力端子ＣＫにはシステム・クロックＣＫ１が供
給される。第１のフリップフロップ１２の非反転出力端
子Ｑ１は第２の７リツプフロツプ１３の入力端子Ｄ２に
接続されており、各７リツプフロツプ１２．１３の非反
転出力端子Ｑｌ。
３分周して周波＠ （１／’ ３ ）φ１のクロック信
＠ ＣＫ １／３を生成する１７７３分周回路の−例を
示す。この回路は第１及び第２のＤ型フリップフロップ
１２．１３を有し、各フリップ７０ツブ１２．１３のク
ロック入力端子ＣＫにはシステム・クロックＣＫ１が供
給される。第１のフリップフロップ１２の非反転出力端
子Ｑ１は第２の７リツプフロツプ１３の入力端子Ｄ２に
接続されており、各７リツプフロツプ１２．１３の非反
転出力端子Ｑｌ。
Ｑ２はそれぞれイクシクルーシブＮＯＲ（以下ＥＸ−Ｎ
ＯＲ）ゲート１４の各入力端子に接続される。このＥＸ
−ＮＯＲゲート１４の出力端子は第１のフリップフロッ
プ１２の入力端子Ｄ１に接続される。
ＯＲ）ゲート１４の各入力端子に接続される。このＥＸ
−ＮＯＲゲート１４の出力端子は第１のフリップフロッ
プ１２の入力端子Ｄ１に接続される。
また、各フリップフロップ１２．１３の反転出力端子（
１１、ζ２はそれぞれＯＲゲート１５の各入力端子に接
続される。このＯＲゲート１５の出力端子は第１及び第
２のフリップフロップ１２．１３のクリア端子（反転入
力）ＣＬに接続される。第８図（ａ＞に示すシステム・
クロックＣＫ１に対する第１のフリップフロップ１２の
Ｄ１人人力号、Ｑ１出力信号、第２のフリップフロップ
１３のＤ２人人力的、Ｑ２出力信号の波形を同図（１）
）乃至（ｅ）に示す。
１１、ζ２はそれぞれＯＲゲート１５の各入力端子に接
続される。このＯＲゲート１５の出力端子は第１及び第
２のフリップフロップ１２．１３のクリア端子（反転入
力）ＣＬに接続される。第８図（ａ＞に示すシステム・
クロックＣＫ１に対する第１のフリップフロップ１２の
Ｄ１人人力号、Ｑ１出力信号、第２のフリップフロップ
１３のＤ２人人力的、Ｑ２出力信号の波形を同図（１）
）乃至（ｅ）に示す。
上記１／３分周回路は同期式の３進カウンタであるが、
同様にして同期式もしくは非同期式のＮ（Ｎは２以上の
自然数）進カウンタを用いれば、るならば、１／Ｎ分周
した出力信号（以下１／Ｎ分周クロックと称する）はデ
ユーティ５０％となる。また、Ｎが２の倍数（Ｎ−２ｎ
、ｎは自然数）ならば、ｎ進カウンタと第５図に示した
１／２分周回路を用いて、デユーティ５０％の１／Ｎ分
周クロックを生成することができる。
同様にして同期式もしくは非同期式のＮ（Ｎは２以上の
自然数）進カウンタを用いれば、るならば、１／Ｎ分周
した出力信号（以下１／Ｎ分周クロックと称する）はデ
ユーティ５０％となる。また、Ｎが２の倍数（Ｎ−２ｎ
、ｎは自然数）ならば、ｎ進カウンタと第５図に示した
１／２分周回路を用いて、デユーティ５０％の１／Ｎ分
周クロックを生成することができる。
しかしながら、上記のような方法では、Ｎが偶数ならば
デユーティ５０％の１／Ｎ分周クロックを生成すること
ができるが、Ｎが奇数のときにはデユーティ比を５０％
にすることができない。また、２／Ｎ分周クロックを生
成することができない。
デユーティ５０％の１／Ｎ分周クロックを生成すること
ができるが、Ｎが奇数のときにはデユーティ比を５０％
にすることができない。また、２／Ｎ分周クロックを生
成することができない。
（発明が解決しようとする問題点）
この発明は、従来の方法ではＮが奇数である場合にデユ
ーティ５０％の１／Ｎ、２／Ｎクロックを生成できなか
った点を改善し、Ｎが奇数であっても簡易な構成で２／
Ｎクロックを生成することができ、ざらに５０％の１／
Ｎクロックを生成することのできる分周回路を提供する
ことを目的とする。
ーティ５０％の１／Ｎ、２／Ｎクロックを生成できなか
った点を改善し、Ｎが奇数であっても簡易な構成で２／
Ｎクロックを生成することができ、ざらに５０％の１／
Ｎクロックを生成することのできる分周回路を提供する
ことを目的とする。
［発明の構成］
（問題点を解決するための手段）
すなわち、この発明に係る分周回路は、周波数φのシス
テム・クロックを１／Ｎ（Ｎは３以上の自然数）に分周
して１／Ｎ分周クロックを生成する１／Ｎ分周回路と、
この分周回路で生成された１／Ｎ分周クロックをＮ／２
クロック分遅延させてＮ７７２遅延クロックを生成する
遅延回路と、前記１／Ｎ分周クロックとＮ／２ｉ１延ク
ロックとを合成して２φ／Ｎ分周クロックを生成する合
成回路とを具億して構成している。
テム・クロックを１／Ｎ（Ｎは３以上の自然数）に分周
して１／Ｎ分周クロックを生成する１／Ｎ分周回路と、
この分周回路で生成された１／Ｎ分周クロックをＮ／２
クロック分遅延させてＮ７７２遅延クロックを生成する
遅延回路と、前記１／Ｎ分周クロックとＮ／２ｉ１延ク
ロックとを合成して２φ／Ｎ分周クロックを生成する合
成回路とを具億して構成している。
（作用）
つまり、上記構成による分周回路は、周波数φのシステ
ム・クロックを１／Ｎ分周回路に供給して１／Ｎ分局ク
ロックを生成し、この１／Ｎ分周クロックを遅延回路に
通してＮ／２クロック分遅延させてＮ／２Ｎ延クロック
を生成し、合成回路で１／Ｎ分周クロックとＮ／２！！
延クロックとを合成して２φ／Ｎ分周クロックを生成す
ることにより、Ｎが奇数であっても偶数であっても２／
Ｎ分周クロックを生成することができるようになってい
る。そして、この回路で得られた２／Ｎ分周クロックを
１／２分周回路で１／２分周することにより、デユーテ
ィ５０％の１／Ｎ分周クロックを生成することができる
ものである。
ム・クロックを１／Ｎ分周回路に供給して１／Ｎ分局ク
ロックを生成し、この１／Ｎ分周クロックを遅延回路に
通してＮ／２クロック分遅延させてＮ／２Ｎ延クロック
を生成し、合成回路で１／Ｎ分周クロックとＮ／２！！
延クロックとを合成して２φ／Ｎ分周クロックを生成す
ることにより、Ｎが奇数であっても偶数であっても２／
Ｎ分周クロックを生成することができるようになってい
る。そして、この回路で得られた２／Ｎ分周クロックを
１／２分周回路で１／２分周することにより、デユーテ
ィ５０％の１／Ｎ分周クロックを生成することができる
ものである。
（実施例）
以下、第１図及び第２図を参照してこの発明の一実施例
を説明する。
を説明する。
第１図はこの発明を適用した２／３分周回路を示すもの
で、この回路は第１乃至第４のＤ型フリップフＯツブ１
６〜１９を有する。第１乃至第３の７リツプフＯツブ１
６〜１８のクロック入力端子ＣＫにはシステムφクロッ
クＣＫ１が供給され、第４のフリップフロップ１９のク
ロック入力端子ＣＫにはシステム・クロックＣＫ１がイ
ンバータ２０によって反転されて供給される。第１、第
２、第３のフリップフロップ１６．１７．１８の出力端
子Ｑ１ 、 Ｑ２ 。
で、この回路は第１乃至第４のＤ型フリップフＯツブ１
６〜１９を有する。第１乃至第３の７リツプフＯツブ１
６〜１８のクロック入力端子ＣＫにはシステムφクロッ
クＣＫ１が供給され、第４のフリップフロップ１９のク
ロック入力端子ＣＫにはシステム・クロックＣＫ１がイ
ンバータ２０によって反転されて供給される。第１、第
２、第３のフリップフロップ１６．１７．１８の出力端
子Ｑ１ 、 Ｑ２ 。
Ｑ３はそれぞれ第２、第３、第４のフリップフロップ１
７．１８．１９の入力端子０２．０３ 、Ｄ４に接続さ
れる。
７．１８．１９の入力端子０２．０３ 、Ｄ４に接続さ
れる。
第１及び第２のフリップフロップ１６．１７の各非反転
出力端子Ｑ１ 、Ｑ２はそれぞれＥＸ−ＮＯＲゲート２
１の各入力端子に接続される。このＥＸ−ＮＯＲゲート
２１の出力端子は第１のフリップフロップ１６の入力端
子Ｄ１に接続される。また、第１及び第２のフリップ７
０ツブ１６．１７の各反転出力端子１：）１ 、 ｉ：
ｌ）２はそれぞれ第１のＯＲゲート２２の各入力端子に
接続される。このＯＲゲート２２の出力端子は第１及び
第２のフリップフロップ１６．１７のクリア端子（反転
入力）ＣＬに接続される。ざらに、第２及び第４のフリ
ップフロップ１７．１９の各非反転出力端子Ｑ２ 、Ｑ
４はそれぞれ第２のＯＲゲート２３の各入力端子に接続
される。
出力端子Ｑ１ 、Ｑ２はそれぞれＥＸ−ＮＯＲゲート２
１の各入力端子に接続される。このＥＸ−ＮＯＲゲート
２１の出力端子は第１のフリップフロップ１６の入力端
子Ｄ１に接続される。また、第１及び第２のフリップ７
０ツブ１６．１７の各反転出力端子１：）１ 、 ｉ：
ｌ）２はそれぞれ第１のＯＲゲート２２の各入力端子に
接続される。このＯＲゲート２２の出力端子は第１及び
第２のフリップフロップ１６．１７のクリア端子（反転
入力）ＣＬに接続される。ざらに、第２及び第４のフリ
ップフロップ１７．１９の各非反転出力端子Ｑ２ 、Ｑ
４はそれぞれ第２のＯＲゲート２３の各入力端子に接続
される。
上記構成において、以下第２図を参照してその動作につ
いて説明する。
いて説明する。
すなわち、この２／３分周回路は、第７図に示した１／
３分周回路を用いている。つまり、第８図の場合と同様
に、第２図（ａ）に示すような周波数φ１のシステム・
クロックＣＫ１を入力した場合、第１のフリップフロッ
プ１６のＤ１人力、Ｑ１出力、第２のフリップフロップ
１７のＤ２人力、Ｑ２出力は同図（ｂ）乃至（ｅ）に示
すようになる。
３分周回路を用いている。つまり、第８図の場合と同様
に、第２図（ａ）に示すような周波数φ１のシステム・
クロックＣＫ１を入力した場合、第１のフリップフロッ
プ１６のＤ１人力、Ｑ１出力、第２のフリップフロップ
１７のＤ２人力、Ｑ２出力は同図（ｂ）乃至（ｅ）に示
すようになる。
ここで、第３の７リツプフロツプ１８によって、同図（
ｆ）に示すように、第２のフリップフロップ１７の０２
出力をシステム・クロックＣＫ １の１周期分シフトさ
せる。さらに、第４のフリップ７０ツブ１９によって、
同図（Ｑ）に示すように、第３のフリップフロップ１８
の０３出力をシステム・クロックＣＫ１の半周期分シフ
トさせる。
ｆ）に示すように、第２のフリップフロップ１７の０２
出力をシステム・クロックＣＫ １の１周期分シフトさ
せる。さらに、第４のフリップ７０ツブ１９によって、
同図（Ｑ）に示すように、第３のフリップフロップ１８
の０３出力をシステム・クロックＣＫ１の半周期分シフ
トさせる。
これによって、第４のフリップフロップ１９の０４出力
は、第２のフリップフロップ１７の０２出力に対して１
．５クロック分位相がずれたものとなる。つまり、Ｑ４
出力の立上がりはＱ２出力の立上がり間の丁度中央に位
置する。このため、ＯＲゲート２３によってＱ２ 、Ｑ
４出力の論理和をとれば、同図（ｈ）に示すように１／
３分周クロックの２倍の周波数、すなわち（２／３）φ
１の周波数を持つクロックＣＫ２３が得られる。ここで
、上記２／３分周回路の出力ＣＫ２３を第６図に示した
１／２分周回路に供給すれば、簡単にデユーティ５０％
の１／３分周クロックを生成することができる。
は、第２のフリップフロップ１７の０２出力に対して１
．５クロック分位相がずれたものとなる。つまり、Ｑ４
出力の立上がりはＱ２出力の立上がり間の丁度中央に位
置する。このため、ＯＲゲート２３によってＱ２ 、Ｑ
４出力の論理和をとれば、同図（ｈ）に示すように１／
３分周クロックの２倍の周波数、すなわち（２／３）φ
１の周波数を持つクロックＣＫ２３が得られる。ここで
、上記２／３分周回路の出力ＣＫ２３を第６図に示した
１／２分周回路に供給すれば、簡単にデユーティ５０％
の１／３分周クロックを生成することができる。
したがって、上記のように従来の１／３分周回路の出力
を１．５クロック分遅延させ、両者の論理和をとれば、
簡単に２／３分周クロックを生成することができる。さ
らに、この２／３分周クロックを１／２分周回路で分周
すれば、簡単にデユーティ５０％の１／３分周クロック
を生成することができる。
を１．５クロック分遅延させ、両者の論理和をとれば、
簡単に２／３分周クロックを生成することができる。さ
らに、この２／３分周クロックを１／２分周回路で分周
すれば、簡単にデユーティ５０％の１／３分周クロック
を生成することができる。
第３図に他の実施例を示す。この回路は、第１図に示し
た回路におい−て、第３の７リツプフロツプ１８を省略
して第２のフリップフロップ１１のＱ２出力を第４のフ
リップフロップ１９のＤｌの入力とし、第１のフリップ
７０ツブ１６の０１出力を第２のＯＲゲート２３の他方
の入力端子に供給するようにしたものである。この回路
において、第８図（ａ）に示すような周波数φ１のシス
テム・クロックＣＫ１が供給されるときの第１のフリッ
プフロップ１６の０１人力、Ｑ１出力、第２のフリップ
７０ツブ１１の０２人力、Ｑ２出力、第４の７リツプフ
ロツプ１９のＤ４人力、Ｑ４出力及びＯＲゲート２３の
出力の各波形を第８図（１））乃至（ｉｔ）に示す。
た回路におい−て、第３の７リツプフロツプ１８を省略
して第２のフリップフロップ１１のＱ２出力を第４のフ
リップフロップ１９のＤｌの入力とし、第１のフリップ
７０ツブ１６の０１出力を第２のＯＲゲート２３の他方
の入力端子に供給するようにしたものである。この回路
において、第８図（ａ）に示すような周波数φ１のシス
テム・クロックＣＫ１が供給されるときの第１のフリッ
プフロップ１６の０１人力、Ｑ１出力、第２のフリップ
７０ツブ１１の０２人力、Ｑ２出力、第４の７リツプフ
ロツプ１９のＤ４人力、Ｑ４出力及びＯＲゲート２３の
出力の各波形を第８図（１））乃至（ｉｔ）に示す。
すなわち、この回路では、第２のフリップフロップ１７
の０２出力を第４のフリップ７０ツブ１ってシステム・
クロックＣＫ１の半周期分シフトすることにより、第１
のフリップフロップ１６の０１出力の１．５クロック分
遅れたクロック信号を生成している。つまり、第１のフ
リップフロップ１６の０１出力と第４のフリップフロッ
プ１９の０４出力との論理和をとることによって、第１
図に示した回路と同様に２／３分周クロックＧＫ２／３
’ｌＥ成することができる。
の０２出力を第４のフリップ７０ツブ１ってシステム・
クロックＣＫ１の半周期分シフトすることにより、第１
のフリップフロップ１６の０１出力の１．５クロック分
遅れたクロック信号を生成している。つまり、第１のフ
リップフロップ１６の０１出力と第４のフリップフロッ
プ１９の０４出力との論理和をとることによって、第１
図に示した回路と同様に２／３分周クロックＧＫ２／３
’ｌＥ成することができる。
尚、この発明は上記実施例に限定されるものではなく、
上記１／３分周回路に代わって１／Ｎ分周回路を用いれ
ば、Ｎが奇数であっても偶数であっても同様に２／Ｎ分
周回路を実施することができる。また、この２／Ｎ分周
回路の出力を第５図に示した１／２分周回路に供給して
１／２分周させれば、容易にデユーティ５０％の１／Ｎ
分周クロックを生成することができる。
上記１／３分周回路に代わって１／Ｎ分周回路を用いれ
ば、Ｎが奇数であっても偶数であっても同様に２／Ｎ分
周回路を実施することができる。また、この２／Ｎ分周
回路の出力を第５図に示した１／２分周回路に供給して
１／２分周させれば、容易にデユーティ５０％の１／Ｎ
分周クロックを生成することができる。
［発明の効果］
以上詳述したようにこの発明によれば、Ｎが奇数であっ
ても簡易な構成で２／Ｎクロックを生成することができ
、さらに５０％の１／Ｎクロックを生成することのでき
る分周回路を提供することができる。
ても簡易な構成で２／Ｎクロックを生成することができ
、さらに５０％の１／Ｎクロックを生成することのでき
る分周回路を提供することができる。
第１図はこの発明に係る分周回路の一実施例を示すブロ
ック回路図、第２図は同実施例の動作を説明するための
タイミングチャート、第３因はこの発明に係る他の実施
例の構成を示すブロック回路図、第４図は第３図の回路
の動作を説明するためのタイミングチャート、第５図は
１／２分周回路の構成を示すブロック回路図、第６図は
第５図の１／２分周回路の動作を説明するためのタイミ
ングチャート、第７図は１７３分周回路の構成を示すブ
ロック回路図、第８図は第７図の１／３分周回路の動作
を説明するためのタイミングチャート。 １１〜１３．１６〜１９・・・Ｄ型フリップ７０ツブ、
１４゜２１・ＥＸ−ＮＯＲグｌ−１１５，２２，２ｓ・
ｏＲケート、２０・・・インバータ。 出願人代理人 弁理士 鈴江武彦 第５図
ック回路図、第２図は同実施例の動作を説明するための
タイミングチャート、第３因はこの発明に係る他の実施
例の構成を示すブロック回路図、第４図は第３図の回路
の動作を説明するためのタイミングチャート、第５図は
１／２分周回路の構成を示すブロック回路図、第６図は
第５図の１／２分周回路の動作を説明するためのタイミ
ングチャート、第７図は１７３分周回路の構成を示すブ
ロック回路図、第８図は第７図の１／３分周回路の動作
を説明するためのタイミングチャート。 １１〜１３．１６〜１９・・・Ｄ型フリップ７０ツブ、
１４゜２１・ＥＸ−ＮＯＲグｌ−１１５，２２，２ｓ・
ｏＲケート、２０・・・インバータ。 出願人代理人 弁理士 鈴江武彦 第５図
Claims (1)
- 周波数φのシステム・クロックを１／Ｎ（Ｎは３以上の
自然数）に分周して１／Ｎ分周クロックを生成する１／
Ｎ分周回路と、この分周回路で生成された１／Ｎ分周ク
ロックをＮ／２クロック分遅延させてＮ／２遅延クロッ
クを生成する遅延回路と、前記１／Ｎ分周クロックとＮ
／２遅延クロックとを合成して２φ／Ｎ分周クロックを
生成する合成回路とを具備したことを特徴とする分周回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7215786A JPS62227220A (ja) | 1986-03-29 | 1986-03-29 | 分周回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7215786A JPS62227220A (ja) | 1986-03-29 | 1986-03-29 | 分周回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62227220A true JPS62227220A (ja) | 1987-10-06 |
Family
ID=13481138
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7215786A Pending JPS62227220A (ja) | 1986-03-29 | 1986-03-29 | 分周回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62227220A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01149521A (ja) * | 1987-12-04 | 1989-06-12 | Fujitsu Ltd | クリアパルス発生方式 |
| JP2014135550A (ja) * | 2013-01-08 | 2014-07-24 | New Japan Radio Co Ltd | クロック生成回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60227521A (ja) * | 1984-04-25 | 1985-11-12 | Matsushita Electric Ind Co Ltd | ２／３分周回路 |
-
1986
- 1986-03-29 JP JP7215786A patent/JPS62227220A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60227521A (ja) * | 1984-04-25 | 1985-11-12 | Matsushita Electric Ind Co Ltd | ２／３分周回路 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01149521A (ja) * | 1987-12-04 | 1989-06-12 | Fujitsu Ltd | クリアパルス発生方式 |
| JP2014135550A (ja) * | 2013-01-08 | 2014-07-24 | New Japan Radio Co Ltd | クロック生成回路 |
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