JPH0234030A - 分周回路 - Google Patents
分周回路Info
- Publication number
- JPH0234030A JPH0234030A JP18612088A JP18612088A JPH0234030A JP H0234030 A JPH0234030 A JP H0234030A JP 18612088 A JP18612088 A JP 18612088A JP 18612088 A JP18612088 A JP 18612088A JP H0234030 A JPH0234030 A JP H0234030A
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- Japan
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- output
- signal
- input
- input signal
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- Pending
Links
- 238000010586 diagram Methods 0.000 description 4
- 230000000630 rising effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000007493 shaping process Methods 0.000 description 1
Landscapes
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、入力信号を奇数分周したデユーティ比が１
／２の出力信号を発生するための分周回路に関する。
／２の出力信号を発生するための分周回路に関する。
［従来の技術］
第４図は１／３分周回路の従来の代表的な構成とその動
作波形を示している。図のように、この１／３分周回路
は、ＤフリップフロップＦＦｌ０と、Ｔフリップフロッ
プＦＦ２０と、アンドゲートＧｌＯと、オアゲートＧ２
０とからなる。入力パルスＩＮが立上がると（時点ｅ）
、ＦＦｌ０が反転してその出力Ｑｌが“Ｈ”になる。す
るとオアゲートＧ２０の出力も′Ｈ”に立上がる。
作波形を示している。図のように、この１／３分周回路
は、ＤフリップフロップＦＦｌ０と、Ｔフリップフロッ
プＦＦ２０と、アンドゲートＧｌＯと、オアゲートＧ２
０とからなる。入力パルスＩＮが立上がると（時点ｅ）
、ＦＦｌ０が反転してその出力Ｑｌが“Ｈ”になる。す
るとオアゲートＧ２０の出力も′Ｈ”に立上がる。
次に時点ｆで入力パルスＩＮが立上がると、ＦＦ２０が
反転してその出力Ｑ２が“Ｈ”になる。続いて時点ｇで
入力パルスＩＮが立上がると、オアゲート０２Ｇの出力
も“Ｈ”になり、更に時点りで入力パルスＩＮが立下が
ると、オアゲートＧ２０の出力も立下がり、これを受け
てＦＦ２０が反転する。
反転してその出力Ｑ２が“Ｈ”になる。続いて時点ｇで
入力パルスＩＮが立上がると、オアゲート０２Ｇの出力
も“Ｈ”になり、更に時点りで入力パルスＩＮが立下が
ると、オアゲートＧ２０の出力も立下がり、これを受け
てＦＦ２０が反転する。
このＦＦ２０の出力またはＦＦｌ０の出力が入力パルス
ＩＮを１／３分周した出力信号となる。
ＩＮを１／３分周した出力信号となる。
［発明が解決しようとする課ｆｆ１ｌ
従来の１／３分周回路は以上のように構成されているの
で、デユーティ比が１／３または２／３の出力信号しか
得られず、デユーティ比が１／２の信号を必要とする場
合には、デユーティ比を１／２に変換するための波形成
形回路を別に設けなければならなかった。同様な問題は
１１５以上の奇数分周回路でも発生していた。
で、デユーティ比が１／３または２／３の出力信号しか
得られず、デユーティ比が１／２の信号を必要とする場
合には、デユーティ比を１／２に変換するための波形成
形回路を別に設けなければならなかった。同様な問題は
１１５以上の奇数分周回路でも発生していた。
この発明は上記問題点を解決すべ（為されたもので、そ
の目的は、簡単な回路構成により奇数分周したデユーテ
ィ比１／２の信号を得ることにある。
の目的は、簡単な回路構成により奇数分周したデユーテ
ィ比１／２の信号を得ることにある。
［課題を解決するための手段］
この発明に係る分周回路は、Ｎ個のＤフリップフロップ
を縦列接続して１／２Ｎ分周回路を構成し、この１／２
Ｎ分周回路の出力信号と本来の入力信号とのＥ（エクス
クル−シブ）ＯＲ信号を個の１／２Ｎ分周回路の入力信
号とし、前記本来の入力信号を１／ （２Ｎ−１）分周
したデユーティ比が１／２の信号を前記フリップフロッ
プから取り出すように構成したことを特徴とする。
を縦列接続して１／２Ｎ分周回路を構成し、この１／２
Ｎ分周回路の出力信号と本来の入力信号とのＥ（エクス
クル−シブ）ＯＲ信号を個の１／２Ｎ分周回路の入力信
号とし、前記本来の入力信号を１／ （２Ｎ−１）分周
したデユーティ比が１／２の信号を前記フリップフロッ
プから取り出すように構成したことを特徴とする。
［作用］
この発明における分周回路は、基本人力を得ようとする
周期の１／２毎に反転させることにより、デユーティ比
１／２の分周波を得るものである。
周期の１／２毎に反転させることにより、デユーティ比
１／２の分周波を得るものである。
［実施例］
第１図（Ａ）は本発明による１／３分周回路を示してい
る。次のように、２つのＤフリップフロップＦＦＩとＦ
Ｆ２のＴ入力を共通接続し、ＦＦｌの出力ＱｌをＦＦ２
のＤ入力に、またＦＦ２の出力Ｑ２にそれぞれ接続する
ことで、Ｔ入力のパルスを１／４分周する回路を構成し
ている。そして、ＦＦ２の出力口２との本来の入力信号
ＩＮとのＥＯＲ（エクスクル−シブオア）をＥＯＲゲー
トＧｌでとり、その出力信号をＦＦＩ、ＦＦ２のＴ入力
としている。すると、ＦＦｉまたはＦＦ２から入力信号
ＩＮを１／３分周したデユーティ比１／２の出力信号Ｏ
ＵＴが取り出される。
る。次のように、２つのＤフリップフロップＦＦＩとＦ
Ｆ２のＴ入力を共通接続し、ＦＦｌの出力ＱｌをＦＦ２
のＤ入力に、またＦＦ２の出力Ｑ２にそれぞれ接続する
ことで、Ｔ入力のパルスを１／４分周する回路を構成し
ている。そして、ＦＦ２の出力口２との本来の入力信号
ＩＮとのＥＯＲ（エクスクル−シブオア）をＥＯＲゲー
トＧｌでとり、その出力信号をＦＦＩ、ＦＦ２のＴ入力
としている。すると、ＦＦｉまたはＦＦ２から入力信号
ＩＮを１／３分周したデユーティ比１／２の出力信号Ｏ
ＵＴが取り出される。
ｍ１図（Ｂ）のタイミングチャートに示すように、時点
ｄでＦＦＩの出力Ｑｌ及びＦＦ２の出力Φ２が共に“Ｌ
”であるとする。時点ｅで入力信号ＩＮが“Ｈ“に立上
がると、ＥＯＲゲートＧｌの出力が“Ｈｏになり、ＦＦ
ｌとＦＦ２の伝播遅延時間を経た時点ｆでＦＦ２の出力
口２が“Ｈｏに反転する。
ｄでＦＦＩの出力Ｑｌ及びＦＦ２の出力Φ２が共に“Ｌ
”であるとする。時点ｅで入力信号ＩＮが“Ｈ“に立上
がると、ＥＯＲゲートＧｌの出力が“Ｈｏになり、ＦＦ
ｌとＦＦ２の伝播遅延時間を経た時点ｆでＦＦ２の出力
口２が“Ｈｏに反転する。
次に、時点ｇで入力信号ＩＮが立下がると、ＥＯＲゲー
トＧ１の出力が立上がり、前記遅延時間を経たところで
ＦＦＩの出力Ｑ１が“Ｈｌになる。
トＧ１の出力が立上がり、前記遅延時間を経たところで
ＦＦＩの出力Ｑ１が“Ｈｌになる。
入力信号ＩＮの次の立上がり時点りでは、ＥＯＲゲート
Ｇｌの出力が立下がるので、ＦＦｌとＦＦ２は変化しな
い。
Ｇｌの出力が立下がるので、ＦＦｌとＦＦ２は変化しな
い。
次に、時ＡＩで入力信号ＩＮ立下がると、ＥＯＲゲート
Ｇｌの出力が立上がり、前記遅延時間を経た時点ｊでＦ
Ｆ２の出力？：Ｊ２が”Ｈ＃になる。
Ｇｌの出力が立上がり、前記遅延時間を経た時点ｊでＦ
Ｆ２の出力？：Ｊ２が”Ｈ＃になる。
次に時点１で人力信号ＩＮが立上がると、ＥＯＲゲート
Ｇｌの出力が立上がり、前記遅延時間を経てからＦＦＩ
の出力Ｑ１が“Ｌ”になる。入力信号ＩＮの次の立下が
りではＥＯＲゲートの出力も立下がるため、ＦＦｌとＦ
Ｆ２は変化しない。入力信号ＩＮの次の立上がり時点ｍ
では最初の時点ｅと同じ状態であり、以上の動作を繰り
返す。
Ｇｌの出力が立上がり、前記遅延時間を経てからＦＦＩ
の出力Ｑ１が“Ｌ”になる。入力信号ＩＮの次の立下が
りではＥＯＲゲートの出力も立下がるため、ＦＦｌとＦ
Ｆ２は変化しない。入力信号ＩＮの次の立上がり時点ｍ
では最初の時点ｅと同じ状態であり、以上の動作を繰り
返す。
以上のようにして、入力信号ＩＮを１／３に分周すると
同時に、デユーティ比を１／２にした出力信号ＯＵＴが
ＦＦＩまたはＦＦ２から取り出される。なお、第１図（
Ｃ）は本発明の１／３分周回路の真理値表である。
同時に、デユーティ比を１／２にした出力信号ＯＵＴが
ＦＦＩまたはＦＦ２から取り出される。なお、第１図（
Ｃ）は本発明の１／３分周回路の真理値表である。
第２図は本発明による１１５分周回路を示している。こ
こではＦＦＩ、ＦＦ２．ＦＦ３により１／６分周回路が
構成され、前記実施例と同様にＥＯＲゲートＧ１を介し
て入力信号を与えることで、１５分周を行わせている。
こではＦＦＩ、ＦＦ２．ＦＦ３により１／６分周回路が
構成され、前記実施例と同様にＥＯＲゲートＧ１を介し
て入力信号を与えることで、１５分周を行わせている。
同様な構成で１／７以上の分周回路を実現することがで
きる（第３図参照）。
きる（第３図参照）。
［発明の効果］
以上詳細に説明したように、この発明によれば、入力信
号を奇数に分周する回路自体で、別の付加回路を用いる
ことなく、デユーティ比を１／２にした分周出力を得る
ことができる。
号を奇数に分周する回路自体で、別の付加回路を用いる
ことなく、デユーティ比を１／２にした分周出力を得る
ことができる。
【図面の簡単な説明】
第１図は本発明による１／３分周回路の構成図（Ａ）と
タイミングチャート（Ｂ）及び真理値表（Ｃ）、第２図
は本発明による１１５分周回路の構成図（Ａ）とタイミ
ングチャート（Ｂ）、第３図は本発明による１／Ｎ分周
回路の構成図、第４図は従来の１７３分周回路の構成図
（Ａ）とタイミングチャート（Ｂ）である。 図において、 ＦＦＩ 〜ＦＦ３ はＤフリップフロ ツブ、 ｌ はＥＯＲゲートである。 なお、 各図中の同一符号は同一または相当部分を示す。
タイミングチャート（Ｂ）及び真理値表（Ｃ）、第２図
は本発明による１１５分周回路の構成図（Ａ）とタイミ
ングチャート（Ｂ）、第３図は本発明による１／Ｎ分周
回路の構成図、第４図は従来の１７３分周回路の構成図
（Ａ）とタイミングチャート（Ｂ）である。 図において、 ＦＦＩ 〜ＦＦ３ はＤフリップフロ ツブ、 ｌ はＥＯＲゲートである。 なお、 各図中の同一符号は同一または相当部分を示す。
Claims (1)
- Ｎ個のＤフリップフロップを縦列接続して１／２Ｎ分周
回路を構成し、この１／２Ｎ分周回路の出力信号と本来
の入力信号とのＥ（エクスクルーシブ）ＯＲ信号をこの
１／２Ｎ分周回路の入力信号とし、前記本来の入力信号
を１／（２Ｎ−１）分周したデューティ比が１／２の信
号を前記フリップフロップから取り出すようにしたこと
を特徴とする分周回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18612088A JPH0234030A (ja) | 1988-07-25 | 1988-07-25 | 分周回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18612088A JPH0234030A (ja) | 1988-07-25 | 1988-07-25 | 分周回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0234030A true JPH0234030A (ja) | 1990-02-05 |
Family
ID=16182709
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18612088A Pending JPH0234030A (ja) | 1988-07-25 | 1988-07-25 | 分周回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0234030A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5304938A (en) * | 1992-11-18 | 1994-04-19 | Gec Plessey Semiconductors, Inc. | Method and apparatus for providing a lower frequency signal with reference to a higher frequency signal |
| US5663994A (en) * | 1994-12-19 | 1997-09-02 | Cirrus Logic, Inc. | Two cycle asynchronous FIFO queue |
-
1988
- 1988-07-25 JP JP18612088A patent/JPH0234030A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5304938A (en) * | 1992-11-18 | 1994-04-19 | Gec Plessey Semiconductors, Inc. | Method and apparatus for providing a lower frequency signal with reference to a higher frequency signal |
| US5663994A (en) * | 1994-12-19 | 1997-09-02 | Cirrus Logic, Inc. | Two cycle asynchronous FIFO queue |
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