JP2001519616A - 可変モジュロ周波数分周器 - Google Patents

Abstract

(57)【要約】 この発明は、可変モジュロ周波数分周器の分野に関する。高速可変モジュロを広い動作範囲において得るために、この発明は、フィードバックのためのフリップフロップ素子対（１，２；３，４；５，６；７，８）の使用を提案している。そのような構造の利点は、２つのフリップフロップ間における復号ゲートの使用を回避することができ、それによって、フィードバック信号の伝播時間の増加を回避することができるということである。この発明は、特に、低分周モジュロにより高周波数で作動する光スペクトル純度のシンセサイザを製造するために有用である。

Description

【発明の詳細な説明】

【０００１】 この発明は、可変モジュロ周波数分周器に関するものである。 この発明は、特に、低モジュロにより高周波数で作動する可変ランク分周器を
用いた高スペクトル純度の周波数シンセサイザの構成に適用される。

【０００２】 低分周ランクを有する分周器を構成するために、例えば、米国で登録されたテ
キサスインスツルメント社またはモトローラ社により、それぞれ型番５４１６３
，１０１３６で市販されている同期カウンタを使用すること、または、２つのモ
ジュロ４，５を有する分周器を示す図１の回路に従って、または、例えば、英国
において登録されたゼネラルエレクトリック社により型番ＳＰ８６８０で市販さ
れている形式の集積回路において採用された回路に従って、カスケードに連結さ
れた複数のフリップフロップ素子を使用することは、公知である。

【０００３】 しかしながら、市販のカウンタおよびカスケード接続されたフリップフロップ
素子による構造の分周器は、高周波数において制限された動作を示す。これは、
主に、図１の形式の分周器の構造においては、各フリップフロップの出力と最初
のフリップフロップのフィードバック入力との間の、信号の伝播時間を増大させ
るフィードバック論理ゲートの存在によるものである。

【０００４】 ２つのモジュロ４，５を有する分周器の構造である、図２に示された構造の分
周器も、カスケード接続されたフリップフロップ素子を備えている。しかしなが
ら、図１のモデルの場合とは異なり、フィードバックは、論理ゲートによって達
成されるのではなく、各フリップフロップの出力と最初のフリップフロップのＤ
入力との間の単なる接続によって構築される結線による「ＯＲ」回路によって達
成されている。これにより、論理ゲートにおける信号の伝播時間をなくすことが
できる。この種の構造によれば、前に述べた形式の構造よりも高い動作周波数を
得ることができるが、達成可能な分周ランクの数および取り得る組み合わせが制
限されるという欠点を有している。 例えば、２つのモジュロ５，６を有する分周器は、この技術を用いて達成する
ことはできない。

【０００５】 この発明の目的は、高周波帯域において非常に良好なスペクトル純度の波を提
供することができる周波数シンセサイザを構成するために有用な分周器の解決策
を提案して上述の欠点を緩和することである。

【０００６】 この目的を達成するために、この発明は、カスケード式に接続され、一のフリ
ップフロップ素子の出力Ｑが次のフリップフロップ素子の入力Ｄに接続され、か
つ、最後のフリップフロップ素子の相補出力/Ｑが最初のフリップフロップ素子 のＤ入力にフィードバックされる、第１の連鎖のＤフリップフロップ素子を具備
し、第１の連鎖のフリップフロップ素子とそれぞれ接続された所定数のフリップ
フロップ素子からなる第２の連鎖のＤフリップフロップ素子を具備し、このよう
にして形成された各対となるフリップフロップ素子が相互に接続されたＤ入力を
具備し、前記第２の連鎖のフリップフロップ素子の相補出力/Ｑならびに第１の 連鎖の最後のフリップフロップ素子の出力/Ｑが「ＯＲ」回路によって、第１の 連鎖の第１のフリップフロップ素子のＤ入力に接続され、分周器のモジュロをプ
ログラムするように第２の連鎖のＤフリップフロップ素子および第１の連鎖の最
後のＤフリップフロップ素子を無効にするために制御入力Ｓに接続する制御リン
クが設けられていることを特徴とする、可変モジュロ周波数分周器を提案してい
る。

【０００７】 この発明は、２以上の可変モジュロを有する高速分周器を導入することができ
るという利点を有する。これらの分周器の動作速度によって、周波数シンセサイ
ザのスペクトル純度を十分に保証するために低分周ランクを使用することができ
る。

【０００８】 この発明の他の特徴および利点は、添付図面を参照した以下の説明を用いて明
らかになる。 図１および図２は、従来の技術に係る可変ランク分周器の２つの例を示してい
る。 図３は、この発明に係る可変ランク分周器（モジュロ２〜１０）の一実施形態
を示す概略図である。 図４は、図１〜図３、図７Ａ〜図７Ｆに含まれるＤフリップフロップの真理値
表である。 図５は、図３に従って実行されたランク５の分周のタイミングチャートを示す
図である。 図６は、図３の分周器の分周ランクのための制御表である。 図７Ａ〜図７Ｆは、この発明に係る分周器の簡略化した実施形態であり、２〜
ｎ（ｎは２〜７）の自然数の範囲で変更可能な分周ランクを得ることができる。

【０００９】 図３に示された、この発明に係る分周器は、さらに詳細には、フリップフロッ
プ素子の出力Ｑ，/Ｑが、出力トランジスタのエミッタを介して行われるＥＣＬ 技術における実施形態に用いられるが、ＴＴＬ技術のような他の技術、例えば、
速度の低減のような技術に用いられてもよい。この分周器は、符号１，３，５，
７，９によってそれぞれ示されたＤフリップフロップ素子からなる第１の連鎖で
あって、一のフリップフロップ素子の出力Ｑが次のフリップフロップ素子のＤ入
力に連結されたものを具備している。最後のフリップフロップ素子９の出力/Ｑ を最初のフリップフロップ素子１のＤ入力に接続することにより、連鎖が閉じら
れている。各フリップフロップ１，３，５，７には、対になるフリップフロップ
素子２，４，６，８がそれぞれ接続され、各対のフリップフロップ素子どうしは
、そのＤ入力が相互に連結されている。

【００１０】 フリップフロップ素子のクロック入力Ｃ_Ｋは、相互に連結されて、分周器の入
力Ｆｅに接続されている。

【００１１】 フリップフロップ素子２，４，６，８，９の出力/Ｑは、結線された「ＯＲ」 回路を形成するために相互に接続されている。それらは、フリップフロップ素子
１，２のＤ入力にフィードバックされる。ＴＴＬロジックを用いた実施形態の枠
組みの中で、出力/Ｑは、５つの入力を有する論理「ＯＲ」ゲートに連結されて いなければならない。 分周器の出力Ｆ_Ｓはフリップフロップ素子１の出力Ｑによって構成されている
。

【００１２】 分周ランクは、フリップフロップ素子２，４，６，８，９の「ＳＥＴ」入力Ｓ
にそれぞれ接続された入力ｄ_１，ｄ_２，ｄ_３，ｄ_４，ｄ_５によって制御される。
制御信号ｄ_１〜ｄ_５に依存して得られる分周ランクは、図６に示された表に従っ
て決定される。

【００１３】 この図の理解を補助するために、Ｓ入力が「１」である全てのＤフリップフロ
ップ素子は無効にされ、無視することができる。同じことが、出力信号を提供す
る素子であるために常に保留されなければならないフリップフロップ素子１、お
よび、フリップフロップ素子９のＳ入力が０である場合のフリップフロップ素子
７，９を除き、０レベルをＳ入力に受け入れる最後の偶数番号のフリップフロッ
プ素子から開始してその番号を昇順にカウントした偶数番号のフリップフロップ
素子に接続された奇数番号のフリップフロップ素子について成立する。

【００１４】 したがって、分周ランクが５である場合には、フリップフロップ素子２，８，
９が無視される。 フリップフロップ素子５，７は、制御入力ｄ_３が０であるために無視される。
無視されたフリップフロップ素子は、図３に破線で示されている。 したがって、分周ランクが５の場合のタイミングチャートは図５のように表さ
れる。

【００１５】 図４の配列に従って、各フリップフロップ素子の出力Ｑは、クロック入力Ｃ_Ｋ が「０」（ロー状態）から「１」（ハイ状態）に切り替わる瞬間のＤ入力の値を
とる。以下の動作の説明において、フリップフロップ素子は同期し、すなわち、
入力Ｃ_Ｋに到来する全く同一のクロック信号Ｆｅによって制御されることを特筆
しておく。

【００１６】 最初に、フリップフロップ素子１，３，４，６の出力Ｑ_１，Ｑ_３，Ｑ_４，Ｑ_６ は「０」である。 Ｑ_１は、「０」状態をフリップフロップ素子３，４の入力Ｄ_３，Ｄ_４に適用す
る。 Ｑ_３は、「０」状態をフリップフロップ素子６の入力Ｄ_６に適用する。 論理和/Ｑ_４＋/Ｑ_６は、最初のフリップフロップ素子１の入力Ｄ_１に「１」状
態を適用する。

【００１７】 − クロック信号Ｆｅの最初の立ち上がり前縁において、 Ｑ_１が「１」に切り替わって、Ｄ_３，Ｄ_４が「１」になり、 Ｑ_３が「０」に維持されて、Ｄ_６が「０」に維持され、 Ｑ_４，Ｑ_６が「０」に維持されて、/Ｑ_４＋/Ｑ_６すなわちＤ_１が「１」になる
。

【００１８】 − クロック信号Ｆｅの第２の立ち上がり前縁において、 Ｑ_１が「１」に維持されて、Ｄ_３，Ｄ_４が「１」に維持され、 Ｑ_３，Ｑ_４が「１」に切り替わって、Ｑ_３すなわちＤ_６が「１」になり、 Ｑ_６が「０」に維持されて、/Ｑ_６すなわちＤ_６が「１」になる。

【００１９】 − クロック信号Ｆｅの第３の立ち上がり前縁において、 Ｑ_１が「１」に維持されて、Ｄ_３，Ｄ_４が「１」に維持され、 Ｑ_３，Ｑ_４が「１」に維持されて、Ｄ_６が「１」に維持され、 Ｑ_６が「１」に切り替わって、/Ｑ_４＋/Ｑ_６すなわちＤ_１が「０」になる。

【００２０】 − クロック信号Ｆｅの第４の立ち上がり前縁において、 Ｑ_１が「０」に切り替わって、Ｄ_３，Ｄ_４が「０」になり、 Ｑ_３，Ｑ_４が「１」に維持されて、Ｑ_３すなわちＤ_６が「１」に維持され、 Ｑ_６が「１」に維持されて、/Ｑ_４＋/Ｑ_６すなわちＤ_１が「０」に維持される
。

【００２１】 − クロック信号Ｆｅの第５の立ち上がり前縁において、 Ｑ_１が「０」に維持されて、Ｄ_３，Ｄ_４が「０」に維持され、 Ｑ_３，Ｑ_４が「０」に戻って、Ｑ_３、すなわちＤ_６が「０」に、/Ｑ_４すなわ ちＤ_１が「１」になり、 Ｑ_６が「１」に維持される。

【００２２】 − クロック信号Ｆｅの第６の立ち上がり前縁において、 Ｑ_１が「１」に戻って、Ｄ_３，Ｄ_４が「１」になり、 Ｑ_３，Ｑ_４が「０」に維持され、Ｑ_３すなわちＤ_６が「０」に、/Ｑ_４すなわ ちＤ_１が「１」に維持され、 Ｑ_６が「０」に戻り、/Ｑ_６すなわちＤ_６が「１」になる。

【００２３】 この接続において、分周器は、再び、クロック信号Ｆｅの最初の立ち上がり前
縁後の状態と同じ状態となり、再度、新たな同一の分周サイクルを開始する。

【００２４】 この発明に係る分周器の分周ランクには、理論的には制限はない。 一般には、この発明の原理を適用することにより、２に等しいランクの任意の
分周器から、任意のランクｎ≧２の分周器まで構成することができる。

【００２５】 ｎが偶数である場合には、第１の連鎖の奇数番号のフリップフロップ素子の数
は、ｎ／２に等しく、第２の連鎖の偶数番号のフリップフロップ素子の数は（ｎ
−２）／２に等しく、第２の連鎖の偶数番号のフリップフロップ素子、ならびに
、第１の連鎖の最後の奇数番号のフリップフロップ素子の出力/Ｑが、一緒に接 続される。

【００２６】 ｎが奇数である場合には、第１の連鎖の奇数番号のフリップフロップ素子の数
は、（ｎ＋１）／２に等しく、第２の連鎖の偶数番号のフリップフロップ素子の
数は（ｎ−３）／２に等しく、第２の連鎖の偶数番号のフリップフロップ素子、
および、第１の連鎖の最後の２つの奇数番号のフリップフロップ素子の出力/Ｑ が相互に接続される。

【００２７】 他の可能性として、ｎが奇数である場合に、第１の連鎖において、（ｎ＋１）
／２個の奇数番号のフリップフロップ素子、および、第２の連鎖において（ｎ−
１）／２個の偶数番号のフリップフロップ素子を、偶数番号のフリップフロップ
素子および第１の連鎖の最後の奇数番号のフリップフロップ素子の出力/Ｑを相 互に接続することにより使用することが考えられる。 この場合には、さらにもう１つのフリップフロップ素子を使用する。

【００２８】 ２〜ｎ（ｎは２〜７）の間に配される分周ランクのためのこの発明に係る分周
器、および、それらの制御配列は、図７Ａ〜図７Ｆに示されている。

【図面の簡単な説明】

【図１】 従来の技術に係る可変ランク分周器の一例を示す図である。

【図２】 従来の技術に係る他の可変ランク分周器を示す図である。

【図３】 この発明に係る可変ランク分周器（モジュロ２〜１０）の一実施形態
を示す概略図である。

【図４】 図１〜３、７Ａ〜７Ｆに含まれるＤフリップフロップの真理値表を示
す図である。

【図５】 図３に従って実行されたランク５の分周のタイミング図である。

【図６】 図３の分周器の分周ランクのための制御表である。

【図７Ａ〜Ｆ】 この発明に係る分周器のいくつかの簡略化した実施形態を示す
図である。

【手続補正書】特許協力条約第３４条補正の翻訳文提出書

【提出日】平成１２年３月３０日（２０００．３．３０）

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】０００２

【補正方法】変更

【補正内容】

【０００２】 低分周ランクを有する分周器を構成するために、例えば、米国で登録されたテ
キサスインスツルメント社またはモトローラ社により、それぞれ型番５４１６３
，１０１３６で市販されている同期カウンタを使用すること、または、２つのモ
ジュロ４，５を有する分周器を示す図１の回路に従って、または、例えば、英国
において登録されたゼネラルエレクトリック社により型番ＳＰ８６８０で市販さ
れている形式の集積回路において採用された回路に従って、若しくは、特開昭６ ３−２８３３１６号公報に従って、 カスケードに連結された複数のフリップフロ
ップ素子を使用することは、公知である。

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】請求項１

【補正方法】変更

【補正内容】

Claims (5)

【特許請求の範囲】
1. 【請求項１】 カスケード式に接続されたＤフリップフロップ素子（１，３
   ，５，７，９）からなる第１の連鎖を具備し、一のフリップフロップ素子の出力
   Ｑが、次のフリップフロップ素子の入力Ｄに接続され、最後のフリップフロップ
   素子（９）の相補出力/Ｑが、最初のフリップフロップ素子（１）のＤ入力にフ ィードバックされている可変モジュロ周波数分周器であって、 前記第１の連鎖のフリップフロップ素子（１，３，５，７）にそれぞれ接続さ
   れた所定数のＤフリップフロップ素子（２，４，６，８）からなる第２の連鎖を
   具備し、 これにより形成された各対となるフリップフロップ素子（１，２；３，４；５
   ，６；７，８）が、相互に接続されたＤ入力を有し、 前記第２の連鎖のフリップフロップ素子（２，４，６，８）の相補出力/Ｑお よび前記第１の連鎖の最後のフリップフロップ素子の出力/Ｑが、前記第１の連 鎖の最初のフリップフロップ素子のＤ入力に、「ＯＲ」回路を介して接続され、 分周器のモジュロをプログラムするように、第２の連鎖のＤフリップフロップ
   素子（２，４，６，８）および第１の連鎖の最後のＤフリップフロップ素子（９
   ）を無効にするための制御入力Ｓに接続された制御リンク（ｄ_１，ｄ_２，…，ｄ _５ ）が設けられていることを特徴とする分周器。
2. 【請求項２】 偶数ｎに対して、分周モジュロ２〜ｎを実行するために、前
   記第１の連鎖にｎ／２個のフリップフロップ素子、前記第２の連鎖に（ｎ−２）
   ／２個のフリップフロップ素子を具備し、前記第１の連鎖の最後のフリップフロ
   ップ素子の相補出力/Ｑと、第２の連鎖の各フリップフロップ素子の相補出力/Ｑ
   とが、第１および第２の連鎖の最初のフリップフロップ素子のＤ入力に、「ＯＲ
   」回路を介して接続されていることを特徴とする請求項１記載の分周器。
3. 【請求項３】 奇数ｎに対して、分周モジュロ２〜ｎを実行するために、前
   記第１の連鎖に（ｎ＋１）／２個のフリップフロップ素子、前記第２の連鎖に（
   ｎ−３）／２個のフリップフロップ素子を具備し、前記第１の連鎖の最後の２つ
   のフリップフロップ素子の相補出力/Ｑおよび前記第２の連鎖のフリップフロッ プ素子の出力/Ｑが、「ＯＲ」回路を介して、第１および第２の連鎖の最初のフ リップフロップ素子のＤ入力に接続されていることを特徴とする請求項１記載の
   分周器。
4. 【請求項４】 奇数ｎに対して、分周モジュロ２〜ｎを実行するために、前
   記第１の連鎖に（ｎ＋１）／２個の奇数番号のフリップフロップ素子、前記第２
   の連鎖に（ｎ−１）／２個の偶数番号のフリップフロップ素子を具備し、 偶数番号のフリップフロップの出力/Ｑと、前記第１の連鎖の最後の奇数番号 のフリップフロップの出力/Ｑとが、「ＯＲ」回路によって相互に接続されてい ることを特徴とする請求項１記載の分周器。
5. 【請求項５】 ｍ＜ｎである分周モジュロｍ〜ｎを実行するために、分周器
   の真理表において、その制御入力Ｓが常に「１」状態であるフリップフロップ素
   子を除き、その制御入力Ｓが、常に「０」状態、あるいは、「０」状態または「
   １」状態に従って変化する複数のフリップフロップ素子を有することを特徴とす
   る請求項１記載の分周器。