DE10013633A1

DE10013633A1 - Statischer Frequenzteiler mit umschaltbarem Teilerverhältnis

Info

Publication number: DE10013633A1
Application number: DE10013633A
Authority: DE
Inventors: Michael Pierschel; Hans Gustat
Original assignee: Institut fuer Halbleiterphysik GmbH
Current assignee: Institut fuer Halbleiterphysik GmbH
Priority date: 2000-03-18
Filing date: 2000-03-18
Publication date: 2001-09-20
Also published as: US20020079936A1; US6593782B2

Abstract

Die Erfindung betrifft einen statischen Frequenzteiler mit umschaltbarem Teilerverhältnis für den Einsatz im Höchstfrequenzbereich. Die Erfindung stellt sich die Aufgabe, bei einem statischen Frequenzteiler mit umschaltbarem Teilerverhältnis mit einem ersten und zweiten Teiler-D-Flipflop, die jeweils zwei über Steuereingänge wechselweise aktivierbare Eingänge besitzen, das Auftreten metastabiler Zustände zu verhindern. DOLLAR A Diese Aufgabenstellung wird erfindungsgemäß dadurch gelöst, daß bei einem statischen Frequenzteiler mit umschaltbarem Teilerverhältnis, enthaltend ein erstes und zweites Teiler-D-Flipflop mit jeweils zwei über Steuereingänge wechselweise aktivierbaren Eingängen, den zwei Teiler-D-Flipflops aufeinanderfolgende Synchron-D-Flipflops vorgeschaltet und die Steuereingänge des ersten und des zweiten Teiler-D-Flipflops an getrennte Umschaltvorrichtungen geschaltet sind.

Description

Die Erfindung betrifft einen statischen Frequenzteiler mit umschaltbarem Teilerverhältnis für den Einsatz im Höchstfrequenzbereich.

Binäre Frequenzteiler sind ein entscheidender Bestandteil in Frequenz-Synthesizern, wie sie in integrierten Empfangs- und Sendeschaltungen Verwendung finden.

Gewöhnlich bestehen Frequenzteiler aus einem synchronen Binär-Teiler und aus vorgeschal teten Logikblöcken zur Einstellung des gewünschten Teilungsverhältnisses. Derartige Schal tungsanordnungen werden in IEICE Trans. Electron, Vol. E 80-C, No. 2, S. 314-319, Feb. 1997 und in IEICE Trans. Electron, Vol. E 75-C, No. 10, S. 1115-1120, Oct. 1992 beschrieben. Dabei stellt die durch die Logikblöcke verursachte Verzögerung eine fundamen tale Geschwindigkeitsbegrenzung dar, da die logische Entscheidung vor dem Eintreffen des folgenden Takt-Eingangssignals getroffen werden muß. Diese zusätzliche Verzögerung be grenzt die maximale Taktfrequenz. Darüber hinaus verursachen die notwendigen Treiber- und Logikschaltungen relativ hohe Verlustleistungen, da die verwendeten Signalpegel nur im Be reich von 200 bis 500 mV liegen und eine entsprechende Pegelanhebung notwendig ist.

Ein Versuch, diese Begrenzung zu überwinden, basiert auf dem Prinzip einer Phasen- Rotationsselektion, die den Aufbau von asynchronen Hochgeschwindigkeitsschaltungen mit einem Teilungsverhältnis von 2 gestattet, siehe IEEE Journal of Solid State Circuits, Vol. 31, No. 7, S. 890-897, July 1996. Durch dieses Prinzip wird zwar die begrenzende Verzögerung überwunden, aber auch hier sind zusätzliche Pegeltreiber und Logikschaltungen mit entspre chenden Verlustleistungen erforderlich.

In der DE 198 28 925 wird weiter eine Schaltungsanordnung für einen statischen Frequenztei ler mit umschaltbarem Teilerverhältnis beschrieben, für die keine zusätzlichen Pegeltreiber und Logikschaltungen erforderlich sind. Dabei sind in einer Teilerstufe zwei durch zusätzli che Eingangstransistorpaare und Umschalttransistoren modifizierte Teiler-D-Flipflops vorge sehen. Eine Umschaltvorrichtung ist parallel an die beiden Steuereingänge der Teiler-D- Flipflops geschaltet. Bei einer Umschaltung des Betriebsstroms der Eingangstransistorpaare wird exakt eine Eingangstaktperiode unterdrückt und somit die entsprechende Ausgangstakt periode verlängert. Durch weitere Teilerstufen mit derartigen Teiler-D-Flipflops und mehrere Umschaltvorgänge lassen sich praktisch beliebige Teilerverhältnisse realisieren.

Als nachteilig an dieser Schaltungsanordnung hat sich erwiesen, daß bei hohen Frequenzen eine Abhängigkeit der Funktion von den schaltungsinternen Verzögerungszeiten auftritt. So kann das Umschaltsignal gerade zu einem derart ungünstigen Zeitpunkt auftreten, daß meta stabile Zustände die Folge sind. Dabei kann die Schaltungsanordnung nach dem Auftreten der Umschaltflanke nicht schnell genug entscheiden, welcher Pegel einzustellen ist.

Aufgabe der Erfindung ist es, bei einem statischen Frequenzteiler mit umschaltbarem Teiler verhältnis mit einem ersten und zweiten Teiler-D-Flipflop, die jeweils zwei über Steuerein gänge wechselweise aktivierbare Eingänge besitzen, das Auftreten metastabiler Zustände zu verhindern und damit einen sicheren Betrieb bis zu höchsten Frequenzen zu gewährleisten. Schließlich ist es Aufgabe der Erfindung, die Schaltungsanordnung derart zu gestalten, daß sie in allen relevanten Technologien der Halbleitertechnik ausführbar ist.

Erfindungsgemäß wird diese Aufgabe dadurch gelöst, daß bei einem statischen Frequenzteiler mit umschaltbarem Teilerverhältnis, enthaltend ein erstes und ein zweites Teiler-D-Flipflop mit jeweils zwei über Steuereingänge wechselweise aktivierbaren Eingängen, den zwei Tei ler-D-Flipflops aufeinanderfolgende Synchron-D-Flipflops vorgeschaltet und die Steuerein gänge des ersten und des zweiten Teiler-D-Flipflops an getrennte Umschaltvorrichtungen geschaltet sind. Vorteilhafterweise sind die Steuereingänge des ersten und des zweiten Teiler- D-Flipflops an getrennte Steuerausgänge der aufeinanderfolgenden Synchron-D-Flipflops geschaltet. Bevorzugt ist der Steuereingang des ersten Teiler-D-Flipflops mit dem Steueraus gang eines der aufeinanderfolgenden Synchron-D-Flipflops und der Steuereingang des zwei ten Teiler-D-Flipflops mit dem Steuerausgang des davorliegenden Synchron-D-Flipflops ver bunden.

Die Lehre der erfindungsgemäßen Lösung beruht darin, daß bei einer synchron getakteten Kette von D-Flipflops mittels des Taktes sehr genau bestimmt werden kann, wann welcher "Master" und wann welcher "Slave" eines D-Flipflops aktiv geschaltet wird. Dadurch läßt sich das Umschalten genau in die Zeiten verlegen, bei denen sicher das Auftreten metastabiler Zustände nach dem Umschalten verhindert wird. Realisiert wird das dadurch, daß das erste und das zweite Teiler-D-Flipflop nicht gleichzeitig, sondern getrennt, und zwar genau um eine halbe Eingangstaktperiode versetzt umgeschaltet werden. Dabei geschieht das Umschal ten jeweils zu einem Zeitpunkt, in dem der diesem Teiler-D-Flipflop zugeordnete Eingang nicht eingeschaltet ist.

Die Vorteile der erfindungsgemäßen Lösung bestehen im wesentlichen darin, daß nahezu eine Verdopplung der erreichbaren oberen Frequenzgrenze erzielt wird, wobei die Leistungsauf nahme in etwa halbiert wird. Bei Inanspruchnahme einer für den Stand der Technik üblichen Verlustleistung wäre etwa eine Verdopplung der erreichbaren oberen Grenzfrequenz möglich. Die erfindungsgemäße Schaltungsanordnung läßt sich unabhängig von der zur Verfügung stehenden Technologie ausführen, beispielsweise in CMOS-, DMOS- oder Bipolar-Technik.

Die Merkmale der Erfindung gehen außer aus den Ansprüchen auch aus der Beschreibung und den Zeichnungen hervor, wobei die einzelnen Merkmale jeweils für sich allein oder zu mehreren in Form von Unterkombinationen schutzfähige Ausführungen darstellen, für die hier Schutz beansprucht wird. Ein Ausführungsbeispiel der Erfindung ist in der Zeichnung dargestellt und wird im folgenden näher erläutert. In der zugehörigen Zeichnung zeigen:

Fig. 1 Blockschaltbild des erfindungsgemäßen Frequenzteilers,

Fig. 2 Schaltungsanordnung der Synchron-D-Flipflops des Frequenzteilers,

Fig. 3 Schaltungsanordnung der Teiler-D-Flipflops des Frequenzteilers und

Fig. 4 Taktablaufschema.

Fig. 1 zeigt das Blockschaltbild des erfindungsgemäßen statischen Frequenzteilers mit einem ersten und einem zweiten Teiler-D-Flipflop A; B sowie aufeinanderfolgende Synchron-D- Flipflops C; D; E; F. Sowohl die Teiler-D-Flipflops A; B als auch die Synchron-D-Flipflops C; D; E; F sind an einen Taktfrequenzeingang CLK; CLK' angeschlossen. Die Kette der aufeinanderfolgenden Synchron-D-Flipflops C; D; E; F ist mit einem Steuereingang St; St' an eine Umschaltvorrichtung geschaltet. Zur Kennzeichnung der Signalverläufe sind Leitun gen mit a; b; c; d bezeichnet.

Fig. 2 zeigt die Schaltungsanordnung der aufeinanderfolgenden Synchron-D-Flipflops C; D; E; F in CMOS CML Technik mit einem Eingang D; D', einem Steuerausgang Q; Q', an dem jeweils ein Umschaltsignal SW auftritt, und mit dem Eingang der Taktfrequenz CLK; CLK'.

Fig. 3 zeigt die Schaltungsanordnung des ersten beziehungsweise des zweiten Teiler-D- Flipflops A; B in CMOS CML Technik mit zwei wechselweise aktivierbaren Eingängen D1; D1', D2; D2'. Das Umschalten geschieht über den Steuereingang St; St' mit Hilfe der Umschaltsignale SW des jeweils angeschlossenen Synchron-D-Flipflops E; F. An den Ein gang CLK; CLK' ist die Taktfrequenz angeschlossen, während an dem Steuerausgang Q; Q' das Ausgangssignal Q; QQ des Frequenzteilers erscheint.

Fig. 4 zeigt ein Taktablaufschema der erfindungsgemäßen Lösung. Dabei sind:
SW A - das Umschaltsignal des an das Teiler-D-Flipflop A angeschlossenen Synchron-D- Flipflops F,
SW B - das Umschaltsignal des an das Teiler-D-Flipflop B angeschlossenen Synchron-D- Flipflops E,
CLK - die Taktfrequenz und
Q; QQ - das geteilte Ausgangssignal des Frequenzteilers.

Die Funktionsweise des erfindungsgemäßen statischen Frequenzteilers wird im folgenden anhand der Fig. 1 bis 4 beschrieben.

In Fig. 1 sind das erste und das zweite Teiler-D-Flipflop A; B dargestellt. Sie bilden einen ersten Teilerring dadurch, daß die ein c-Signal und ein d-Signal führenden Steuerausgänge Q; Q' des ersten Teiler-D-Flipflops A mit den Eingängen D1; D1' des zweiten Teiler-D- Flipflops B und die ein a-Signal und ein b-Signal führenden Steuerausgänge Q; Q' des zwei ten Teiler-D-Flipflops B infolge einer Signalkreuzung mit den jeweils invertierenden Eingän gen D1'; D1 des ersten Teiler-D-Flipflops A verbunden sind. Ein zweiter Teilerring wird da durch gebildet, daß der jeweils zweite Eingang D2; D2' des ersten und des zweiten Teiler-D- Flipflops A; B mit den jeweils invertierenden ersten Eingängen D1'; D1 verbunden ist. Den beiden Teiler-D-Flipflops A; B wird über die parallelgeschalteten Takteingänge CLK; CLK' das Taktsignal zugeführt. Der Steuereingang St; St' des ersten Teiler-D-Flipflops A ist an den Steuerausgang Q; Q' des letzten Synchron-D-Flipflops F und der Steuereingang St; St' des zweiten Teiler-D-Flipflops B ist an den Steuerausgang Q; Q' des davorliegenden Synchron- D-Flipflops E geschaltet.

Das erste der aufeinanderfolgenden Synchron-D-Flipflops C; D; E; F ist mit seinem Steuer eingang St; St' an eine nicht dargestellte Umschaltvorrichtung geschaltet. Die ersten beiden Synchron-D-Flipflops C; D dienen in diesem Ausführungsbeispiel ausschließlich zur Flan kenversteilung und reichen das Umschaltsignal SW mit dem Taktsignal CLK an die folgen den Synchron-D-Flipflops E; F weiter. Für sehr niedrige Frequenzen können C; D entfallen. St; St' sind dann direkt an E zu schalten.

In Fig. 2 ist die Schaltungsanordnung der aufeinanderfolgenden Synchron-D-Flipflops C; D; E; F dargestellt. Bei dieser an sich bekannten Schaltung existiert nur ein Eingang D; D' und ein Steuerausgang Q; Q' in einer sogenannten Master-Slave-Anordnung mit den Transistoren T3; T4 und T5; T6.

In Fig. 3 ist die modifizierte Schaltungsanordnung der Teiler-D-Flipflops A; B dargestellt. Neben einem ersten Eingangstransistorpaar T3; T4 des ersten Eingangs D1; D1' ist ein zwei tes Eingangstransistorpaar T9; T10 für den zweiten Eingang D2; D2' vorgesehen. Das erste Eingangstransistorpaar T3; T4 wird über einen ersten Umschalttransistor T7 gesteuert, dessen Gate mit dem Steuereingang St verbunden ist. Entsprechend wird das zweite Eingangstransi storpaar T9; T10 über einen zweiten Umschalttransistor T8 gesteuert, dessen Gate mit dem invertierenden Steuereingang St' verbunden ist. Jeweils ein Anschluß der Eingangstransisto ren T3 und T9 ist mit dem Steuerausgang Q und die entsprechenden Anschlüsse der Ein gangstransistoren T4 und T10 sind mit dem invertierenden Steuerausgang Q' verbunden. Da bei bilden die Transistoren T5 und T6 eine bistabile Kippstufe, die den Steuerausgang Q; Q' in dem jeweils angesteuerten Zustand verharren läßt.

In Fig. 4 wird im folgenden der Taktablauf nach der erfindungsgemäßen Lösung bei einem Signalwechsel der Umschaltvorrichtung an dem Steuereingang St; St' der Kette der aufein anderfolgenden Synchron-D-Flipflops C; D; E; F dargestellt. Bei der Taktfrequenz CLK ist der Beginn einer jeden Periode mit einem Punkt gekennzeichnet. Mit jeder darauf folgenden Flanke des Taktsignals CLK wechselt der logische Pegel des Ausgangssignals Q; QQ des Frequenzteilers, so daß sich bei einer Betriebsweise ohne Signalwechsel der Umschaltvorrich tung an dem Steuereingang St; St' der Kette der aufeinanderfolgenden Synchron-D-Flipflops C; D; E; F ein Teilungsverhältnis von 2 : 1 ergibt. Bei einem Signalwechsel der Umschaltvor richtung an dem Steuereingang St; St' der Kette der aufeinanderfolgenden Synchron-D- Flipflops C; D; E; F wechseln die Umschaltsignale SW A; SW B ihre Pegelzustände. Ihre Flanken sind gegenüber den Flanken der Taktfrequenz verzögert, und ihr gegenseitiger Ab stand beträgt genau eine halbe Taktperiode. Damit ist der Pegelwechsel der Umschaltsignale SW A; SW B innerhalb genau einer Taktperiode beendet. Ein Pegelwechsel des Ausgangssi gnals Q; QQ des Frequenzteilers unterbleibt jeweils dann, wenn in der davor liegenden Takt periode CLK beide Umschaltsignale SW A; SW B einen Pegelwechsel erfahren haben. Da aber mit dem Beginn einer jeden Periode des Taktsignals CLK entschieden wird, ob das Aus gangssignal Q; QQ einen Pegelwechsel erfährt oder nicht, ist mit der erfindungsgemäßen Lösung des Frequenzteilers das Auftreten von metastabilen Zuständen praktisch ausgeschlos sen.

Der erfindungsgemäße statische Frequenzteiler gemäß Fig. 1 vermeidet somit das Auftreten von metastabilen Zuständen, indem der Steuerausgang Q; Q' des letzten Synchron-D- Flipflops F mit dem Steuereingang St; St' des ersten Teiler-D-Flipflops A und der Steueraus gang Q; Q' des davor liegenden Synchron-D-Flipflops E mit dem Steuereingang St; St' des zweiten Teiler-D-Flipflops B verbunden ist. Dadurch wird die Umschaltung der Master der Teiler-D-Flipflops A; B, wie aus dem Taktablaufschema hervorgeht, nicht mehr gleichzeitig, sondern getrennt und zeitlich versetzt ausgeführt. Das ist insbesondere deshalb sicher mög lich, da in der synchron getakteten Kette von Synchron-D-Flipflops C; D; E; F der Zeitpunkt, in dem einer der Master ohne Funktion ist, genau festgelegt ist und in dieser Zeit mittels eines anderen, genau in dieser Zeit aktiven Synchron-D-Flipflops C; D; E; F die Umschaltung ge schehen kann. Bei Messungen an Prototypen eines 16/17-Teilers und eines 32/33-Teilers, die in einer 0,4 µm CMOS-Technik ausgeführt wurden, konnte eine Leistungsaufnahme von un ter 20 mW im Bereich bis zu 2,4 GHz bzw. 21,7 mW bei 2,825 GHz nachgewiesen werden.

In der vorliegenden Beschreibung wurde anhand eines konkreten Ausführungsbeispiels der erfindungsgemäße statische Frequenzteiler erläutert. Es sei aber vermerkt, daß die vorliegende Erfindung nicht auf die Einzelheiten der Beschreibung in dem Ausführungsbeispiel be schränkt ist, da im Rahmen der Ansprüche Änderungen und Abwandlungen beansprucht wer den.

Claims

1. Statischer Frequenzteiler mit umschaltbarem Teilerverhältnis, enthaltend ein erstes und ein zweites Teiler-D-Flipflop mit jeweils zwei über Steuereingänge wechselweise akti vierbaren Eingängen, dadurch gekennzeichnet, daß den zwei Teiler-D-Flipflops (A, B) aufeinanderfolgende Synchron-D-Flipflops (E; F) vorgeschaltet sind und daß die Steuer eingänge (St; St') des ersten und des zweiten Teiler-D-Flipflops (A; B) an getrennte Um schaltvorrichtungen geschaltet sind.

2. Statischer Frequenzteiler nach Anspruch 1, dadurch gekennzeichnet, daß die Steuerein gänge (St; St') des ersten und des zweiten Teiler-D-Flipflops (A; B) an getrennte Steuer ausgänge (Q; Q') der aufeinanderfolgenden Synchron-D-Flipflops (E; F) geschaltet sind.

3. Statischer Frequenzteiler nach Anspruch 1 und 2, dadurch gekennzeichnet, daß der Steuereingang (St; St') des ersten Teiler-D-Flipflops (A) mit dem Steuerausgang (Q; Q') eines der aufeinanderfolgenden Synchron-D-Flipflops (F) und der Steuereingang (St; St') des zweiten Teiler-D-Flipflops (B) mit dem Steuerausgang (Q; Q') des davorliegenden Synchron-D-Flipflops (E) verbunden ist.