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Schaltungsanordnung für einen voliprogrammierbaren Synchronzähler.
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Die Ertindung betrifft eine Schaltungsanordnung für einen vollprogrammierbaren
Synchrozähler aus in Reihe geschalteten Flipflops als Zählerstufen, die jeweils
an einem ersten Eingang mit einem Auswahigatter verbunden sind und von diesem entsprechend
einem Code zum Umschalten vorbereitet werden und einen zweiten Eingang für einen
Taktpuls zum synchronen Umschalten haben, wobei, ausgelöst von einem sogenannten
Preset-Impuls. entsprechend einem Programm eine bestimmte Kombination der Zählerstufen
vorgesetzt wird.
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Für viele Anwendungen werden Syrichronzähler benötigt, deren Zahl
anfang und/oder deren Zählende sich beliebig programmieren lassen muß. Beispielsweise
in der Anwendung als Synchronteiler soll sich das Teilerverhältnis abhängig vom
Zustand von Programmiereingängen bis zu einem Maximalwert auf jeden ganzzahligen
Teilerwert festlegen lassen. Das heißt, daß ein solcher Synchronsähler bzw.
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Synchronteiler voll programmiert werden kann.
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Beim Synchronzahler werden alle Umschaltungen der Zählerstufen im-Rahmen
der technischen Toleranzen der Zählerstufen gleichzeitig vorgenommen, so daß durch
Laufzeiten verursachte Störungen nicht vorkommen. Deswegen ist die synchrone Zähltechnik
störsicherer und schneller als die asynchrone Technik. In der Praxis werden in den
Fällen, wo sich Laufzeiten störend auswirken würden, vorzugsweise synchrone Zähler
verwendet, weil sich in der Realisierung der integrierten
Technik
der Hauptvorteil der asynchronen Technik, ein kleinerer Schaltungsaufwand, kaum
bemerkbar macht. Bei der Realisierung eines vollprogrammierbaren Synchronzählers
in TTL-Technik ist der Aufwand an einzelnen Schaltkreisen sehr groß. Dadurch wird
der Vorteil der Schnelligkeit der TTL-Technik eingeschränkt. Dementsprechend ist
es ein Ziel der vorliegenden Erfindung, einen vollprogrammierbaren Synchronzähler
anzugeben, der sich für die Großintegration in MOS-Technik eignet. Der prinzipielle
Nachteil der MOS-Technik gegenüber der TTL-Technik, nämlich die relative Langsamkeit,
soll durch antsprechende Schaltanordnung verringert werden.
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Die Organisation des vollprogrammierbaren Synchronteilers ist auf
zweifache Weise möglich. Zum einen wird, ausgelöst durch einen Preset-Impuls, eine
bestimmte Zahl in den Synchronzähler eingeschrieben, von dem aus bis zum nächsten
Nulldurchgang gezählt wird.
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Zum anderen gibt es die Mögliohkeit? bis zu der an den Programmiereingängen
angelegten Zahl zu zählen und dann den Synchronzähler zurüclçzusetzen, ausgelöst
durch einen sogenannten Reset-Impuls.
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Bei der Organisation nach der ersten Möglichkeit benötigt man eine
relativ komplizierte Preset-Logik und damit mehrere Gatterlaufzeiten für den Preset-Impuls.
Für die zweite Möglichkeit wird eine komplizierte Vergleichslogik gebraucht, die
wiederum mehrere Gatterlaufzeiten bis zum Vorliegen des Reset-Impulses benötigt.
Durch beide Organisationsarten wird die Grenzfrequenz des Zählers ei.ngeschränkt.
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Der vorliegenden Erfindung liegt die Aufgabe zugrunde, einen vollprogrammierbaren
Synchronzähler zu schaffen, der zum einen sehr schnell ist und sich zum anderen
für eine Großintegration in NOS Technik eignet. Als Organisationsform soll die oben
erstgenannte gewählt werden, bei der, ausgelöst durch einen Preset-Impuis, die
vorprogrammierte
Zahl in den Zähler eingeschrieben wird, von der aus bis zum nächsten Nulldurchgang
in Aufwärtszählweise weitergezählt wird.
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Zur Lösung dieser Aufgabe wird be einer Schaltungsanordnung der eingangs
genannten Art erfindungsgemäß vorgeschlagen, daß die Auswalilgatter jeweils einen
zusätzlichen Eingang haben, über den, ausgelöst durch einen nach dem Gesamtzählvorgang
des Synchronzahlers wahrend der Vorbereitungszeit für das folgende synchrone Umschalten
aller Zählerstufen erzeugten Preset-Impuls, entsprechend dem Programm bestimmte
Zählerstufen so vorgesetzt werden, daß sie an dem folgenden synchronen Umschalten
nicht teilnehmen.
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Eine vorteilhafte Ausgestaltung einer erfindungsgemäßen Schaltungsanordnung
besteht darin, daß die Auswahlgatter NOR-Gatter sind> daß die zusätzlichen Eingänge
jeweils am Ausgang eines UND-Gatters liegen und daß die ersten von zwei Eingängen
der UND-Gatter den Preset-Impuls führen und die zweiten Eingänge Signale entsprechend
der programmierten Zahl.
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Eine erfindungsgemäße Schaltungs anordnung ergibt einen vollpro grammierbaren
Synchronzähler, bei dem beispielsweise in der Anwendung als Syrichronteiler jedes
Teilerverhältnis programmiert werden kann, bei dem durch eine ganze Zahl geteilt
wird, die kleiner ist als die größte zählbare Zahl. Der Synchronzähler ist sehr
schnell und geeignet für eine Großintegration insbesondere in MOS-Technik.
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Weitere Einzelheiten einer erfindungsgemäßen Schaltungsanordnung sollen
an Hand eines in der Zeichnung dargestellten Ausführungsbeispiels näher erläutert
werden. Das Ausführungsbeispiel zeigt einen dreistufigen Frequenzteiler.
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Die drei Teilerstufen enthalten jeweils eines von drei sogenannten
Trigger-Flipflops oder auch T-Flipflops 1 bis 3, wi sie beispielsweise
zur
Realisierung in MOS-Technik in " Fairsim User's Manual " Oktober 1969 Seite 20 beschrieben
sind. Ein solches T-Flipflop hat die Eigenschaft, durch einen Taktpuls an einem
zweiten Eingang dann umgeschaltet zu werden, wenn es zu diesem Umschalten über einen
ersten Eingang von einem Triggerimpuls vorbereitet worden ist. Das T-Flipflop besteht
dann in MOS-Technik beispielsweise aus zwei Schalttransistoren, deren Gateelektroden
und Drainelektroden wechselweise nach Art eines Flipflops rUc'xgekoppelt sind, und
aus zwei Lasttransistoren. Weiter enthält dieses Flipflop parallel zu den Drain-Source-Strecken
der Schalttransistoren jeweils zwei in Reihe geschaltete Transistoren zur Realisierung
eines UND-Gatters.
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Jeweils einer dieser beiden Transistoren wird von dem Taktpuls angesteuert.
Der jeweils andere Transistor dient zur Vorbereitung des Flipflops zum Umschalten.
Zwischen seiner Gateelektrode und seiner Drainelektrode liegt ein weiterer Transistor,
ein sogenannter Tranfer-Transistor, der von dem Triggerimpuls angesteuert wird.
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Durch diesen Triggerimpuls wird der jeweilige Schaltzustand des Flipflops
über den Transfer-Transistor auf die Gatekapazität des entsprechenden UND-Gatter-Transistors
übertragen und dort gespeichert.
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Weiter enthält das Ausführungsbeispiel ein sogenanntes getaktetes
RS-Flipflop 4 mit drei Eingängen. Uber zwei Eingänge R und S wird dieses Flipflop
4 vorbereitend gesetzt bzw. rückgesetzt. Das entsprechende Umschalten löst der an
den dritten Eingang gelegte Taktpuls aus. Die Flipflops 1 bis 4 haben Ausgänge für
ein nichtinvertiertes Signal Q und Ausgänge für ein invertiertes Signal , von denen
allerdings nicht alle angeschlossen sind. Der Taktpuls zum Umschalten der Flipflops
1 bis 4 wird über einen Eingang 5 zugeführt. Der Triggereingang des Flipflops 1
ist mit dem Ausgang eines NOR-Gatters 6-verbunden. Der des Flipflops 2 mit dem Ausgang
eines NOR-Gatters 7 und der Triggereingang des Flipflop 3 mit dem Ausgang eines
NOR-Gatters 8. Der S-Eingang des Flipflops 4 liegt am
Ausgang eines
NOR-Gatters 9. Das NOR-Gatter 6 besitzt zwei Eingänge, von denen der eine mit dem
Eingang 5 und der andere mit dem Ausgang eines UND-Gatters 10 verbunden ist. Das
NOR-Gatter 7 besitzt drei Eingänge, von denen einer mit dem Eingang 5 verbunden
ist, der zweite am Ausgang Q des Flipflops 1 liegt und der dritte mit dem Ausgang
eines UND-Gatters 11 verbunden ist. Das NOR-Gatter 8 besitzt 4 Eingänge, von denen
der erste mit dem Eingang 5, der zweite mit dem Ausgang Q des Flipflops 2, der dritte
mit dem Ausgang Q des Flipflops 1 und der vierte mit dem Ausgang eines UND-Gatters
12 verbunden ist. Das NOR-Gatter 9 besitzt vier Eingänge, von denen der erste am
Eingang 5 liegt, der zweite mit dem Ausgang Q des Flipflops 3, der dritte mit dem
Ausgang Q des Flipflops 2 und der vierte mit dem Ausgang 5 des Flipflops 1 verbunden
ist. Der Ausgang des NOR-Gatters 9 fUlrt außerdem über ein Negationsglied 13 zum
R-Eingang des Flipflops 4. Der Ausgang Q des Flipflops 4 liegt an einer Ausgangsklemme
14 der Schaltungsanordnung und ist jeweils mit einem von zwei Eingängen der UND-Gatter
10 bis 12 verbunden. Jeweils der andere der beiden Eingänge der UND-Gatter 10 bis
12 liegt an einer Eingangsklemme 15 bzw. 16 bzw. 17.
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Jeder Impuls des Taktpulses vom Eingang 5 schaltet die Flipflops 1
bis 4 um unter der Voraussetzung, daß die T-Eingängle der Flipflops 1 bis 3 und
der Eingang des Flipflops 4 die logische 1 als Vorbereitungssignal geführt haben.
Wenn nach Ablauf des Zählvorgangs der Flipflops 1 bis 3, d.h. wenn alle drei Flipflops
den Zustand haben, wo die Q Ausgänge das logische Signal 1 führen und die Flipflops
1 bis 3 dafür vorbereitet werden, beim nächsten Taktimpuls umzuschalten, können
einige der Flipflops 1 bis 3 an diesem Umschalten gehindert werden. Das geschieht
durch Einprogrammieren einer bestimmten Zahl an den Eingangsklemmen 15 bis 17. Während
der Vorbereitungszeit für das gemeinsame synchrone Umschalten aller Flipflops 1
bis 3 gibt der Ausgang des Flipflops 4 den Preset -Impuls an die Eingänge der UND-Gatter
10 bis 12. Trifft dieser
Prnset-Impuls auf ein Signal vom Wert logisch
1 an einem der Eingangsklemmen 15 bis 17, dann spricht das entsprechende UND-Gatter
an und verhindert über den T-Eingang der Flipflops 1 bis 3 deren Vorbereitung, so
daß das entsprechende Flipflop beim nachfolgenden synchronen Umschalten aller Flipflops
1 bis 3 nicht mitmacht. Das Flipflop 4 wird nach dem vorletzten Impuls einer Zählreihe
vorbereitet, beim letzten Impuls gesetzt, nach dem letzten Impuls wieder vorbereitet
und mit dem folgenden ersten Impuls wieder rückgesetzt.
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Ausgehend von dem durch die einprogrammierte Zahl gegebenen Zustand
zählt der Frequenzteiler weiter bis zum vollen Durchgang.
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Der am Ausgang Q des Flipflops 4 stehende Impuls wird sowohl als Preset-
als auch als Ausgangsimpuls des synchronen Frequenzteilers verwendet.
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Der Frequenzteiler nach dem Ausführungsbeispiel ist ein Zähler, der
von der an den Eingängen 15 bis 17 binär codiert eingegebene Zahl bis zur Zahl 8
zählt. Dabei ist die Frequenz des am Ausgang 14 abgenommenen Signals gegenüber der
des Taktpulse am Eingang 5 durch die Differenz zwischen 8 und der an den Eingangsklemmen
15 bis 17 eingeschriebenen Zahl geteilt. Hat der Frequenzteiler allgemein n Teilerstufen
und ist an den entsprechenden Eingangsklemmen 15 bis 17 die Zahl m programmiert,
dann ist das Teilerverhältnis 2n-m. Dabei muß m kleiner sein als 2n1, weil keine
Frequenzteilung durch 1 möglich ist. Das heißt im vorliegenden Beispiel, daß an
den Eingängen 15 bis 17 die Zahl 7 nicht eingeschrieben werden kann. Ansonsten ist
jeder Teiler kleiner als 2n oder gleich 2n einstellbar, so daß die Vollprogrammierbarkeit
gewährleistet ist.
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Insgesamt wird für den Presetvorgang keine weitere Gatterlaufzeit
benötigt, wenn die UND-FuSktion in das NOR-Gatter mit integriert wird. Die kapazitive
Belastung der Preset-Leitung kann durch asymetrische Anordnung des UND-Gatters klein
gehalten werden.
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2 Patentansprüche 1 Figur.