DE2450920B2 - Schaltungsanordnung fuer einen vollprogrammierbaren synchronzaehler - Google Patents
Schaltungsanordnung fuer einen vollprogrammierbaren synchronzaehlerInfo
- Publication number
- DE2450920B2 DE2450920B2 DE19742450920 DE2450920A DE2450920B2 DE 2450920 B2 DE2450920 B2 DE 2450920B2 DE 19742450920 DE19742450920 DE 19742450920 DE 2450920 A DE2450920 A DE 2450920A DE 2450920 B2 DE2450920 B2 DE 2450920B2
- Authority
- DE
- Germany
- Prior art keywords
- gate
- counter
- pulse
- synchronous
- flip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/64—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two
- H03K23/66—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses
- H03K23/665—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses by presetting
Landscapes
- Manipulation Of Pulses (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
Die Erfindung betrifft eine Schaltungsanordnung für wird ^^ ^^ ^ bej dner Schaltungs.
einen vollprogrammierbaren Synchronzähler aus in au _r l. 8 eingangs genannten Art crfindungsge-
Reihe geschalteten Flipflops als Zählerstufen die ^^f^,^, IJ die Auswahlgatter jewe.ls
jeweils an einem ersten Eingang mit einem Auswahlgat- maß v°r|«c^ag ^ haben, über den, ausgelöst
Jcr verbunden sind und von diesem entsprechend einem 40 ^h einen nach dem Gesamtzählvorgang des Syn-
Code zum Umschalten vorbereitet werden und einen durch Jin^n naJhrend der Vorbereitungszeit für das
zweiten Eingang für einen Taktpuls zum synchronen ^^^",^„„e Umschalten aller Zählerstufen
Umschalten haben. wobei, ausgelöst von einem folgende |^™" whmd dem Programm
sogenannten Preset-Impuls. entsprechend einem Pro- ^^"^Sen so vorausgesetzt werden, daß
grLnm eine bestimmte Kombination der Zahlerstufen 45 ^1™^^^ synchronen Umschalten nicht
VOFlrSeiSleirAnwendungen werden Synchronzähler Witaehmen^ Ausgestaltung einer erfindungsgebenötigt.
deren Zählanfang und/oder deren Zahlende Eine vorte Ja"e |nu be 5 steht darin>
daß die sich beliebig programmieren lassen muß. Beispielsweise miBer^ Sc^ "^Gatter sind, daß die zusätzlichen
in der Anwendung als Synchronteiler soll sich das 50 A**aMga wr NU eines UND.GaMers
Teilerverhältnis abhängig vom Zustand von Program- Eingänge jewwis ersten von zwei Eingängen der
miereingängen bis zu einem Maximalwert auf jeden ffeen^nd^aB ^e führen und dJe ^^
1,:„_ T.s,.™^ fc-u«, i.««l Das heißt daß UND Gat^en r sprechend der programmierten
Zählerstufen im Rahmen der technischen Toleranzen emen v°«P™Sram d Anwend y ung ats Synchronteiler
der Zählerstufen gleichzeit.g vorgenommen, so daß ^g ^. programmiert werden kann, bei
auswirken würden, vorzugsweise synchrone Zähler
α3£5=5
Die drei Teilerstufen enthalten jeweils eines von drei sogenannten Trigger-Flipflops oder auch Γ-Flipflops I
bis 3, wie sie beispielsweise zur Realisierung in MOS-Technik in »Fairsim User's Manual«, Oktober
1969, Seite 20 beschrieben sind. Em solches Γ-Flipflop hat die Eigenschaft, durch einen Taktimpuls an einem
zweiten Eingang dann umgeschaltet zu werden, wenn es zu diesem Umschalten über einen ersten Eingang von
einem Triggerimpuls vorbereitet worden ist Das Γ-Flipflop besteht dann in MOS-Technik beispielsweise
aus zwei Schalttransistoren, deren Gateelektroden und Drainelektroden wechselweise nach Art eines Flipflops
rückgekoppelt sind, und aus zwei Lasttransistoren. Weiter enthält dieses Flipflop parallel zu den Drain-Source-Strecken
der Schalttransistoren jeweils zwei in is Reihe geschaltete Transistoren zur Realisierung eines
UND-Gatters. Jeweils einer dieser beiden Transistoren wird von dem Taktimpuls angesteuert. Der jeweils
andere Transistor dient zur Vorbereitung des Flipflops zum Umschaltea Zwischen seiner Gateelektrode und
seiner Drainelektrode liegt ein weiterer Transistor, ein sogenannter Transfer-Transistor, der von dem Triggerimpuls
angesteuert wird. Durch diesen Triggerimpuls wird der jeweilige Schaltzustand des Flipflops über den
Transfer-Transistor auf die Gatekapazität des entsprechenden UND-Gatter-Transistors übertragen und dort
gespeichert.
Weiter enthält das Ausführungsbeispiel ein sogenanntes
getaktetes ÄS-Flipflop 4 mit drei Eingängen. Über
zwei Eingänge R und S wird dieses Flipflop 4 vorbereitend gesetzt bzw. rückgesetzt. Das entsprechende
Umschalten löst der an den dritten Eingang gelegte Taktpuls aus. Die Flipflops 1 bis 4 haben
Ausgänge für ein nichtinvertiertes Signal Q und Ausgänge fü·· ein invertiertes Signal <@. von denen
allerdings nicht alle angeschlossen sind. Der Taktimpuls zum Umschalten der Flipflops 1 bis 4 wird über einen
Eingang 5 zugeführt. Der Triggereingang des Flipflops 1 ist mit dem Ausgang eines NOR-Gatters 6 verbunden.
Der des Flipflops 2 mit dem Ausgang eines NOR-Gatters
7 und der Triggereingang des Flipflops 3 mit dem Ausgang eines NOR-Gatters 8. Der S-Eingang des
Flipflops 4 liegt am Ausgang eines NOR-Gatters 9, Das NOR Gatter 6 besitzt zwei Eingänge, von denen der
eine mit dem Eingang 5 und der andere mit dem Ausgang eines UND-Gatters 10 verbunden ist Das
NOR-Gatter 7 besitzt drei Eingänge, von denen einer mit dem Eingang 5 verbunden ist. der zweite am
Ausgang ζ) des Flipflops 1 liegt und der dritte mit dem Ausgang eines UND-Gatters U verbunden ist. Das
NOR-Gatter 8 besitzt 4 Eingänge, von denen der erste mit dem Eingang 5. der /weite mit dem Ausgang Q des
Flipflops 2, der dritte mit dem Ausgang ^des Flipflops 1
und der vierte mit dem Ausgang eines UND-Gatters 12 verbunden ist. Das NOR-Gatter 9 besitzt vier Eingänge,
von denen der erste am Eingang 5 liegt, der zweite mit dem Ausgang 0 des Flipflops 3, der dritte mit dem
Ausgang Q des Flipflops 2 und der vierte mit dem Ausgang Q des Flipflops 1 verbunden ist. Der Ausgang
des NOR-Gatters 9 führt außerdem über ein NOR-Gatter 13 zum Ä-Eingang des Flipflops 4, wobei ein Eingang
dieses NOR-Gatters 13 am Ausgang des NOR-Gatters 9 liegt und ein zweiter Eingang des NOR-Gatters 13 mit
dem Eingang 5 verbunden ist Der Ausgang Q des Flipflops 4 liegt an einer Ausgangsklemme 14 der
Schaltungsanordnung und ist jeweils mit einem von zwei Eingängen der UND-Gatter 10 bis 12 verbunden.
Jeweils der andere der beiden Eingänge der UND-Gatter 10 und 12 liegt an einer Eingangsklemme 15 bzw. 16
bzw. 17.
Jeder Impuls des Taktimpulses vom Eingang 5 schaltet ais Flipflops 1 bis 4 um, unter der Voraussetzung,
daß die T-Eingänge der Flipflops 1 bis 3 und der S-Eingang des Flipflops 4 die logische 1 als Vorbereitungssignal
geführt haben. Wenn nach Ablauf des Zählvorgangs der Flipflops 1 bis 3, d. h. wenn alle drei
Flipflops den Zustand haben, wo die Q Ausgänge das logische Signal 1 führen und die Flipflops 1 bis 3 dafür
vorbereitet werden, beim nächsten Taktimpuls umzuschalten, können einige der Flipflops f bis 3 an diesem
Umschalten gehindert werden. Das geschieht durch Einprogrammieren einer bestimmten Zahl an den
Eingangsklemmen 15 bis 17. Während der Vorbereitungszeit für das gemeinsame synchrone Umschalten
aller Flipflops 1 bis 3 gibt der Q- Ausgang des Flipflops 4
den Prtset-lmpuls an die Eingänge der UND-Gatter 10 bis 12. Trifft dieser Preset-Impuls auf ein Signal vom
Wert logisch 1 an einem der Eingangsklemmen 15 bis 17, dann spricht das entsprechende UND-Gatter an und
verhindert über den T"-Eingang der Flipflops 1 bis 3 deren Vorbereitung, so daß das entsprechende Flipflop
beim nachfolgenden synchronen Umschalten aller Flipflops 1 bis 3 nicht mitmacht. Das Flipflop 4 wird nach
dem vorletzten Impuls einer Zählreihe vorbereitet, beim
letzten Impuls gesetzt, nach dem letzten Impuls wieder vorbereitet und mit dem folgenden ersten Impuls wieder
rückgesetzt. Ausgehend von dem durch die einprogrammierte Zahl gegebenen Zustand zählt der Frequenzteiler
weiter bis zum vollen Durchgang. Der am Ausgang Q des Flipflops 4 stehende Impuls wird sowohi als Presetals
auch als Ausgangsimpuls des synchronen Frequenzteilers verwendet
Der Frequenzteiler nach dem Ausführungsbeispiel ist ein Zähler, der von der an den Eingängen 15 bis 17 binär
codiert eingegebene Zahl bis zur Zahl 8 zählt. Dabei ist die Frequenz des am Ausgang 14 abgenommenen
Signals gegenüber der des Taktpulses am Eingang 5 durch die Differenz zwischen 8 und der an den
Eingangsklemmen 15 bis 17 eingeschriebenen Zahl geteilt. Hat der Frequenzteiler allgemein π Teilerstufen
und ist an den entsprechenden Einpangsklemmen 15 bis
17 die Zahl m programmiert, dann ist das Teilerverhält nis 2" - m. Dabei muß m kleiner sein als 2"- 1, weil keine
Frequenzteilung durch 1 möglich ist Das heißt im vorliegenden Beispiel, daß an den Eingängen 15 bis 17
die Zahl 7 nicht eingeschrieben werden kann. Ansonsten ist jeder Teiler kleiner als 2" oder gleich 2" einstellbar, so
daß die Vollprogrammierbarkeit gewährleistet ist.
Insgesamt wird für den Presetvorgang keine weitere Gatterlaufzeit benötigt, wenn die UND-Funktion in das
NOR-Gatter mit integriertt wird. Die kapazitive Belastung der Preset-Leitung kann durch asymmetrische
Anordnung des UND-Gatters klein gehalten werden.
Hierzu 1 Blatt Zeichnungen
Claims (1)
- 1 einzelnen Schaltkreisen sehr groaDadurch wird derÄ der Schnelligkeit der TTL-Technik emge-Patentansprüche: schränkt Dementsprechend ist es em Sei derrillenden Erfindung, einen voUprogrammierbareni. Schaltungsanordnung für einen voUprogram- ^gonzähler anzugeben, der sich für die GroßmtenuerbarenSynchronzählerausmRemegeschalteten 5 Synchro Jtdaäk eignet De- prmzipieUeFlipflops als Zählerstufen, die jeweils aneram granon MOS.Technik gegenüber der TTL-TechenLn Eingang mit einem Auswahlgatter verbunden Nachteü^ ^ ^^ ^^^ so„ durch sind und von, diesem entsprechend einem Code zum m* Schaltanordnung verringert werdeaUmschalten vorbereitet werden und einen zweiten enisp ■ ation des ^programmierbaren Syn-Eingang für einen Taktimpuls zum synchronen .o ^^^ ^1 ^ wdfache Weise inöglictZiim einen Umihflten haben, wobei, ausgelöst von einem Jg^JJ« durch einen Preset-Impuls, eme besogenannten Preset-Impuls, ^^f0™™ Junmte Zahl in den Synchronzäher eingeschrieben, Programm eine bestimmte Kombination der Zahler- stunnue^ β nächsten Nulldurchgang gezahltstufen vorgesetzt wird, dadurch gekenn- von oe . rfbt es dje Möglichkeit, bis zu der an SichnetS daß die Auswahlgatter <6 bis 8) jeweüs I5 ^J^^nSSaglngen angelegten Zahl zu zählen einen zusätzlichen Eingang haben, über den ^ddan°den Synchronzähler zurückzusetzen, ausgelöst ausgelöst durch einen nach dem Gesamtzahlvorgang ^t^ einen sogenannten Reset-Impuls. Bei der des Synchronzählers während der Vorbere.tungsze, durch^e S^ ^^ Mögl hkeit benötigt manfür das folgende synchrone Umschalten aller W™»» kornpli2ierte Preset-Log.k und damit Zählerstufenil bis 3) erzeugten P^-lmpuls. *> ^ ^JEJUiten für den Preset-Impuls. Für die entsprechend dem Programm bestimmte Zahlerstu- men keit wird eine komplizierte Vergle.chs-fen so vorausgesetzt werden, daß sie an dem ^J" .^.^ die wiederum mehrere Gatterlaufzeifolgenden synchronen Umschalten nicht teilnehmen. °fbfs zum' Vorliegen des Reset-Itr.pulses benötigt 2. Schaltungsanordnung nach Anspruch 2 dadurcn ie Organisationsarten wird die Grenzfre-gekennzeichnet daß die Auswahlgatter (6 buj 8) 2$ ^^^Mers eingeschränkt NOR-Gatter sind, daß die zusätzlichen Eingänge queiu ac~^ aJ Erfindung liegt die Aufgabe jeweils am Ausgang eines UND-Gatters (10 bzw. ii ^ β programmierbaren Synchronzählerbzw. 12) liegen und daß die ersten von zwei If^^gr zumeinen sehr schnell ist und sich zum Eingängen der UND-Gatter (10 b.s 12) den zu ^«JJ «r ine Großintegration in MOS-Technik Preset-Impuls führen und die zweiten Eingange 30 »"««" s OrganiSationsform soll die oben erstgenann-Signale entsprechend der programmierten Zahl. ««wählt werden bei der, ausgelöst durch einenPrefet-lmpuls. die voφrogrammierte Zahl in den Zählereingeschrieben wird, von der aus b.s zum nächsten35 Nulldurchgang in Aufwärtszählwe.se we.tergezahlt
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE19742450920 DE2450920B2 (de) | 1974-10-25 | 1974-10-25 | Schaltungsanordnung fuer einen vollprogrammierbaren synchronzaehler |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE19742450920 DE2450920B2 (de) | 1974-10-25 | 1974-10-25 | Schaltungsanordnung fuer einen vollprogrammierbaren synchronzaehler |
Publications (2)
Publication Number | Publication Date |
---|---|
DE2450920A1 DE2450920A1 (de) | 1976-04-29 |
DE2450920B2 true DE2450920B2 (de) | 1977-03-03 |
Family
ID=5929241
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE19742450920 Granted DE2450920B2 (de) | 1974-10-25 | 1974-10-25 | Schaltungsanordnung fuer einen vollprogrammierbaren synchronzaehler |
Country Status (1)
Country | Link |
---|---|
DE (1) | DE2450920B2 (de) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE10013633A1 (de) | 2000-03-18 | 2001-09-20 | Inst Halbleiterphysik Gmbh | Statischer Frequenzteiler mit umschaltbarem Teilerverhältnis |
-
1974
- 1974-10-25 DE DE19742450920 patent/DE2450920B2/de active Granted
Also Published As
Publication number | Publication date |
---|---|
DE2450920A1 (de) | 1976-04-29 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE2548265A1 (de) | Schaltungsanordnung zur symmetrischen frequenzteilung durch eine ungerade zahl | |
DE1180558B (de) | Digitales Rechengeraet zur Erzeugung einer Schluesselimpulsfolge fuer die Verschluesselung von Nachrichtensignalen | |
DE2346568A1 (de) | Hybrider zweitakt-verriegelungsschaltkreis mit zwischenspeicherung | |
DE2224140A1 (de) | Schaltwerk zum Übersetzen der Schliessung je eines von mehreren Zweipol-Schaltern in einen entsprechenden seriellen Bitcode | |
DE2450920B2 (de) | Schaltungsanordnung fuer einen vollprogrammierbaren synchronzaehler | |
DE2719147C2 (de) | Programmierbarer Teiler | |
DE1209598B (de) | Mehrstufiger Zaehler aus bistabilen Stufen | |
DE1925917C3 (de) | Binäre Impulsfrequenz-Multiplizierschaltung | |
DE2703570C2 (de) | ||
DE1240928B (de) | Gleichstromgekoppelter elektronischer Binaerzaehler | |
DE2834818C2 (de) | Schaltungsanordnung zur wahlweisen Erzeugung eines Lesesignals oder eines Schreibsignals | |
DE2137068C3 (de) | Schaltanordnung zum Unterdrücken von Störimpulsen | |
DE2332431A1 (de) | Flip-flop | |
DE2257622A1 (de) | Elektrische zaehlschaltung | |
DE1537298B2 (de) | Bistabile Kippstufe mit Vielfacheingängen | |
DE3200752C2 (de) | ||
DE1230460B (de) | Binaerzaehler mit gleichstromgekoppelten Einzelstufen | |
DE1188135B (de) | Dezimalzaehlwerk | |
DE1774301C3 (de) | Binäres Rechenelement | |
DE1946337C (de) | Schaltungsanordnung fur einen elektro nischen Binarzahler fur hohe Zahlgeschwindig keiten | |
DE1512398C (de) | Flip Flop Schaltung und Zahlschaltung | |
DE2656605A1 (de) | Zaehler fuer elektrische impulse | |
DE1263834B (de) | Digitales Flipflopschaltwerk mit Setzeingaengen, wobei ueber letztere das Zaehlerschaltwerk oder ein bestimmter Teil des Zaehlers in einen bestimmten Schaltzustand eingestellt werden kann | |
DE1146537B (de) | Dezimale Zaehlvorrichtung | |
DE1267714B (de) | Bistabile Kippstufe mit zwei zueinander komplementaeren Ausgaengen und zwei Eingaengen sowie einem Taktimpuls-Eingang |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C3 | Grant after two publication steps (3rd publication) | ||
E77 | Valid patent as to the heymanns-index 1977 | ||
8339 | Ceased/non-payment of the annual fee |