DE2719147A1 - Programmierbarer teiler - Google Patents

Description

• Programmierbarer Teiler
• Es sind programmierbare Impuls-Teiler bekannt (TTL-Kochbuch, Seite 150 ff.) mit einem Zähler, in den die zu teilenden Impulse von der Stellung Null beginnend eingezählt werden. Der Zählerstand wird mittels eines Komparators mit einem binär codierten Eingabewert verglichen. Bei Gleichheit des Zähler standes und des Eingabewertes erscheint am Ausgang des gomparators ein Ausgangsimpuls. Der Zähler wird durch diesen Ausgangsimpuls auf den Ausgangswert zurückgesetzt, so daß der Zählvorgang von Neuem beginnt. Dieser Vorgang wiederholt sich periodisch. Der Ausgang des Komparators kann direkt als Ausgang des programmierbaren Teilers verwendet werden. Durch den binär codierten Eingabewert ist festgelegt, nach wieviel Impulsen am Eingang des Zählers am Ausgang des Komparators ein Ausgangsimpuls entsteht. Der Eingabewert entspricht also dem Teilungsverhältnis.
• Für das Zurücksetzen des Zählers nach Jedem Zählvorgang wird eine gewisse Mindestzeit benötigt. Diese Mindestzeit und die Grenzfrequenz des Zählers bedingen eine maximal zulässige Eingangsfrequenz, die Eingangs-Grenzfrequenz der Gesamtschaltung.
• Insbesondere bei Anwendungsfällen mit veränderlichen Eingangsfrequenzen werden bei überschreiten dieser Eingangs-Grenzfrequenz einzelne Impulse nicht mitgezählt. Dadurch wird das Teilungsverhältnis gefälscht.
• Der Erfindung liegt die Aufgabe zugrunde, eine Schaltung für einen programmierbaren Teiler mit einer möglichst hohen Eingangs-Grenzfrequenz zu schaffen.
• Diese Aufgabe wird durch die am Anspruch 1 angegebene Erfindung gelöst. Bei dem erfindungsgemäßen programmierbaren Teiler wird also der Zähler nicht in seinen Ausgangszustand zurückgesetzt, sondern der am Komparator liegende Vergleichswert wird bei jedem Ausgangsimpuls des Komparators jeweils um den Wert des Teilungsverhältnisses erhöht. Es wird also nicht in den Zählvorgang des Zählers eingegriffen, so daß keine Impulse unwirksam bleiben. Die Eingangs-Grenzfrequenz der Schaltung ist erhöht, weil sie nur noch von der Schnelligkeit des Zählers abhängt. In den Unteransprüchen sind vorteilhafte Ausführungsformen und Weiterbildungen der Erfindung angegeben.
• Die Erfindung wird im folgenden an Hand von in der Zeichnung dargestellten Ausführungsbeispielen erläutert. Es zeigen: Fig. 1 einen programmierbaren Teiler mit den Merkmalen der Erfindung, Fig. 2 eine bekannte Schaltung zur Erläuterung der Schaltung nach Fig. 1, Fig. 3 ein Ausführungsbeispiel einer Weiterbildung der Schaltung gemäß Fig. 1 und Fig. 4 ein anderes, besonders einfaches Ausführungsbeispiel der Weiterbildung.
• In Fig. 1 ist die Schaltung eines programmierbaren Teilers mit einer Eingangsklemme 2 und einer Ausgangsklemme 3 dargestellt.
• Zur Erläuterung der bekannten Merkmale dieser Schaltung wird zunächst die Schaltung nach Fig. 2 beschrieben, in der Schaltungsteile, die der Schaltung gemäß Fig. 1 entsprechenJmit den gleichen Bezugszeichen versehen sind. In einem Zähler 1 werden die über Klemme 2 zugeführten Eingangsimpulse gezählt. Es ist ein Eingabespeicher 5 vorgesehen, in den das gewünschte Teilungsverhältnis eingegeben wird. Ein Komparator 4, dessen Vergleichseingänge jeweils mit dem Ausgang des Zählers 1 und dem Ausgang des Eingabe-Speichers 5 verbunden sind, vergleicht die Inhalte des Zählers 1 und des Eingabe-Speichers 5 und gibt bei Gleichheit an seinem Ausgang 7 einen Ausgangsimpuls ab. Mit diesem Ausgangs impuls wird der Zähler 1 in den Ausgangszustand, z.B. die Stellung Null, zurückgesetzt. Zu diesem Zweck ist der Ausgang 7 des Komparators 4 mit einem Rücksetzeingang 6 des Zählers 1 verbunden. Außerdem ist der Ausgang 7 des Komparators mit der Ausgangsklemme 3 der Schaltung verbunden. Die beschriebenen Schaltungsteile sind auch in der Schaltung gemäß Fig. 1 vorhanden. Zusätzlich ist in Fig. 1 ein Addierer 8 und ein Zwischenspeicher 9 vorhanden. Der Addierer 8 eignet sich für die Addition zweier binär codierter Zahlen, die über Eingänge 11 und 12 zugeführt werden. Mit dem Eingang 11 ist der Ausgang des Eingabespeichers 5 verbunden und mit dem Eingang 12 der Ausgang des Zwischenspeichers 9. Der Ausgang des Addierers 8 ist mit dem dem Eingabespeicher 5 zugeordneten Eingang des Komparators 4 verbunden. Weiter ist der Ausgang 13 des Addierers 8 mit dem Eingang des Zwischenspeichers 9 verbunden. Die Übernahme des am Eingang des Zwischenspeichers 9 liegenden codierten Wertes in den Zwischenspeicher 9 wird über einen Steuereingang 10 gesteuert. Der Steuereingang 10 ist mit dem Ausgang des Komparators 4 verbunden, so daß bei jedem Ausgangsimpuls des Komparators 4 ein neuer Wert gespeichert wird. Der Ubersichtlichkeit halber ist die Schaltung mit einem Programmierumfang von nur vier Bit dargestellt. Die Schaltung kann jedoch beliebig auf mehr Bit erweitert werden. Als Zwischenspeicher eignet sich beispielsweise eine bekannte integrierte Schaltung mit der Bezeichnung 74 C 95.und als Addierer kann die bekannte integrierte Schaltung 74 C 83 verwendet werden.
• Die Funktion der Schaltung sei an einem Beispiel, das auf die beschriebene Schaltung mit vier Bit bezogen ist, erläutert: In den Eingabespeicher 5 sei die Zahl "Elf" (binär: 1011) als gewünschtes Teilungsverhältnis eingegeben. Der Zähler 1 und der Zwischenspeicher 9 stehen zum Zeitpunkt t = 0 beispielsweise in der Anfangsstellung "Null". Der Addierer 8 hat am Eingang 12 also die Zahl "Null" und somit am Ausgang 13 die Zahl "Elf" + "Null" = Elf. Nach elf Eingangsimpulsen des Zählers 1 erscheint am Ausgang des Komparators 4 ein Impuls, der an der Klemme 3 als Ausgangsimpuls abgenommen werden kann. Durch den Impuls wira die Ubernahme der am Ausgang 13 des Addierers 8 liegenden Zahl "Elf" in den Zwischenspeicher 9 übernommen. Im Zwischenspeicher 9 und damit ebenfalls am Eingang 12 des Addierers 8 steht somit nach dem ersten Ausgangsimpuls des Komparators 4 die Zahl "Elf".
• Diese wird im Addierer 8 zur am Eingang 11 liegenden Zahl "Elf" addiert, so daß am Ausgang 13 die Zahl "22" steht, bzw., da der Addierer nur vier Bit umfaßt, nur die letzten vier Bit der binären Zahl "22" (binär: 0110, entsprechend dem Wert "Sechs").
• Das Bit mit der höchsten Wertigkeit, das über den Umfang des Komparators hinausgeht, kann unbeachtet bleiben, weil der Zähler 1 ebenfalls nur vier Bit umfaßt.
• Der Zwischenspeicher 9 und der Addierer 8 benötigen zur Durchführung der logischen Schaltfunktionen eine gewisse durch Schaltungsverzögerungen hervorgerufene Mindestzeit. Während dieser Zeit kann der Zähler 1 bei der vorliegenden Schaltung durch Eingangsimpulse schon weitergeschaltet werden, ohne daß die Funktion der Schaltung dadurch beeinträchtigt wird. Mit Erreichen der Stellung 6 des Zählers 1 nach einem Durchlauf des Zählers 1, entsprechend einer Gesamtimpulszahl von "22", tritt am Komparator 4 erneut Gleichheit ein, und es entsteht am Ausgang der zweite Ausgangsimpuls, der die Speicherung der Zahl "Sechs" in den Zwischenspeicher 9 bewirkt. Die Zahl "Sechs" wird im Addierer 8 zur Zahl "Elf" am Eingang 11 addiert, so daß jetzt am Ausgang 13 die Zahl "Eins" (binär: 0001) steht. Diese Stellung wird von dem Zähler 1 wiederum nach elf Impulsen erreicht, u.s.w..
• In Fig. 3 ist eine Weiterbildung der Schaltze nach Fig. 1 dargestellt, bei der das Ausgangssignal der Schaltung ein Tastverhältnis von möglichst genau 1:1 aufweist. Diese Eigenschaft ist z.B. bei dem Einsatz der Schaltung in einer PLL-Abstimmschaltung eines Überlagerungsempfängers gefordert, wenn das Ausgangssignal einem Phasen-Komparator zugeführt wird.
• Die der Schaltung gemäß Fig. 1 entsprechenden Schaltungsteile der in Fig. 3 dargestellten Schaltung sind mit den gleichen Bezugszeichen versehen. Die ebenfalls wie in Fig. 1 vier Bit umfassenden Verbindungsleitungen zwischen den Schaltungsteilen 1, 4, 8 und 9 sind durch jeweils eine einzige Verbindungslinie angedeutet. Der Ausgang des Komparators 4 ist nicht direkt, sondern über ein Flip-Flop 14 mit der Ausgangsklemme 3 verbunden. Das Ausgangssignal des Flip-Flops 14 besitzt ein Tastverhältnis von 1:1 wenn der zeitliche Abstand der Ausgangsimpulse des Komparators 4 konstant ist.
• Um bei dieser Schaltung das gewünschte Teilungsverhältnis zu erreichen, muß dem Addierer der halbe Sollwert zugeführt werden, weil das Flip-Flop 14, das Ausgangssignal zusätzlich im Verhältnis 2:1 teilt. Bei einer geraden Zahl des Sollwertes im Eingabespeicher, bei der das Bit mit der geringsten Wertigkeit gleich Null ist, kann die Halbierung einfach dadurch realisiert werden, daß die Wertigkeiten aller Bits um eine Zweierpotenz erniedrigt werden. Es können also einfach die Ausgänge des in Fig. 3 mit 29 bezeichneten Eingabespeichers jeweils mit der um eine Wertigkeit niedrigeren Stelle des Einganges 11 des Addierers 8 verbunden werden. Das erfolgt in Fig. 3 über ein Gatterfeld 20 bis 23 und über ODER-Gatter 24 bis 27. Die Gatter 20 bis 23 sind über eine Sammelleitung 30 steuerbar. Die Sammelleitung 30 ist mit dem Ausgang eines UND-Gatters 28 verbunden, dessen einer Eingang 31 mit derjenigen Stelle des Ausganges des Eingabespeichers 29 mit der niedrigsten Wertigkeit, an dem das nicht zum Addierer 8 zu übertragende Bit liegt, verbunden ist. Ein weiterer Eingang des UND-Gatters 28 ist mit dem Ausgang des Flip-Flops 14 verbunden.
• Wenn die im Eingabespeicher 29 gespeicherte Zahl gerade ist, so liegt am Eingang 31 der logische Zustand "O". Das UND-Gatter 28 ist somit in jedem Fall, unabhängig vom Zustand am Eingang 32, geschlossen. Der Ausgang des UND-Gatters 28 steht somit ebenfalls auf "O", womit die UND-Gatter 20 bis 23 über die oberen, invertierten Steuereingänge geöffnet sind. Weitere zu einem Addierer 15 führende UND-Gatter 16 bis 19, deren Steuereingänge nicht invertiert sind, sind geschlossen. Über die ODER-Gatter 24 bis 27 gelangt der Inhalt des Eingabespeichers 29 zu dem Eingang 11 des Addierers 8.
• Bei einer ungeraden Zahl im Eingabespeicher 29 ist eine Halbierung nicht ohne weiteres möglich. Um dennoch ein Tastverhältnis des Ausgangssignales des Flip-Flops 14 von wenigstens angenähert 1:1 zu erhalten, ist es jedoch möglich den gespeicherten Wert (im folgenden mit "N" bezeichnet) in zwei ganzzahlige Teile N- 1 und N-1 + 1 aufzuteilen, die sich nur um den Wert "Eins" 7 7 unterscheiden. Es muß dann, um auf das gewünschte Gesamtteilungsverhältnis N zu kommen, alternierend zwischen den beiden Teilungswerten umgeschaltet werden.
• Bei der Schaltung gemäß Fig. 3 wechselt bei einer ungeraden Zahl im Eingabespeicher 29 das Ausgangssignal am UND-Gatter 28 mit der Stellung des Flip-Flops 14, weil der Eingang 31 auf logisch 7" steht. Somit sind abwechselnd entweder die Gatter 20 bis 23 oder die Gatter 16 bis 19 geöffnet. Der Addierer 15 ist fest auf den Additionswert "Eins" verdrahtet. Es kann ein entsprechender Addierer wie der Addierer 8 verwendet werden. Die Ausgänge des Ad-Addierers 15 liegen je an einem zweiten Eingang der schon erwähnten ODER-Gatter 24 bis 27. Die im Eingabespeicher 29 gespeicherten vier höherwertigen Bit werden auf diesen Weise abwechselnd entsprechend dem Wert 7N-1 unverändert oder entsprechend dem Wert N-1 + 1 um "Eins" erhöht zu dem Addierer 8 übertragen. Das Bit 7 mit der geringsten Wertigkeit dient dabei nur zur Steuerung des Gatters 28.
• In Fig. 4 ist eine andere, besonders einfache Schaltung dargestellt, die in ihrer Funktion der Schaltung nach Fig. 3 entspricht. Die Umschaltung zwischen dem Zustand Addition der Zahl Eins zum halben Sollwert" und dem Zustand Keine Addition" erfolgt in einfacher Weise dadurch, daß zwischen dem Additionswerten "Eins" und "Null" umgeschaltet wird. Die Additionsstelle mit der Wertigkeit 20 des Addierers 15 ist zu diesem Zweck mit dem Ausgang des schon in Fig. 3 vorhandenen UND-Gatters 28 verbunden. Die Anschlüsse für die übrigen Stellen sind mit dem logischen Pegel "O" verbunden. Die übrigen dargestellten Schaltungsteile sind schon bei der Fig. 3 beschrieben worden. Die in Fig. 3 vorhandenen Gatterfelder sind bei der Schaltung nach Fig. 4 eingespart.
• Ein Anwendungsbeispiel der an Hand von Fig. 3 beschriebenen Schaltung ist eine PLL-Abstimmschaltung für einen UKW-8berlagerungsempfänger. Für den Zähler wird dabei mit Vorteil eine in MOS-Technik aufgebaute integrierte Schaltung verwendet, weil derartige Schaltungen bekanntlich wegen der sehr kleinen Impulsströme eine sehr geringe Störstrahlung aufweisen. Die Grenzfrequenz solcher Zähler ist jedoch gering. Bei der beschriebenen Schaltung wird die Grenzfrequenz der Gesamtschaltung nicht noch - wie bei bekannten Schaltungen - durch Rücksetzvorgänge zusätzlich verringert. Es kann vielmehr der Frequenzbereich des Zählers voll ausgeschöpft werden.
• Bei den an Hand von Fig. 3 und 4 beschriebenen Schaltungen liegt der Addierer 15 im Signalwel vom Eingabespeicher 5 bzw. 29 zum Addierer 8. Es ist auch möglich den Addierer 15 im Signalweg vom Zwischenspeicher 9 zum Addierer 8 vorzusehen. Die Ansteuerung kann dabei ganz entsprechend erfolgen. Eine ausführliche Beschreibung einer in dieser Art abgewandelten Schaltung erübrigt sich deshalb.
• L e e r s e i t e

Claims (8)

1. Patentanspr\1che Programmierbarer Impuls-Teiler mit Eingabe/Speicher-Mitteln, durch deren Inhalt das Teilungsverhtnis vorgebbar ist, mit einem Zähler, an dessen Eingang die zu teilenden Impulse gelegt sind und mit einem Komparator, in dem die Inhalte der Eingabe/Speicher-Mittel und des Zählers miteinander verglichen werden und der bei Gleichheit der Inhalte einen Ausgangsimpuls abgibt, dadurch gekennzeichnet, daß der Inhalt der Eingabe/Speicher-Mittel (5) bei jedem Gleichergebnis des Komparators (4) um einen dem Teilungsverhältnis entsprechenden Wert aufgestockt wird.
2. 2. Teiler nach Anspruch 1, dadurch gekennzeichnet, daß die Eingabe/Speicher-Mittel einen Eingabespeicher (5), einen ersten Addierer (8) und einen Zwischenspeicher (9) umfassen, daß der Ausgang des Eingabespeichers (5) mit dem einen Eingang (11) und der Ausgang des Zwischenspeichers (9) mit dem anderen Eingang (12) des ersten Addierers (8) und der Ausgang (13) des ersten Addierers (8) mit dem Komparator (4) und dem Eingang des Zwischenspeichers (9) verbunden sind und daß die Ubernahme des Zwischenspeichers (9) von dem Ausgang des Kornparators (4) gesteuert ist.
3. 3. Teiler nach Anspruch 2, dadurch gekennzeichnet, daß der Komparator (4) zur Erzielung eines gleichmäßigen Tastverhältnisses ein Flip-Flop (14) steuert, wobei der Ausgang des Flip-Flops (14) den Ausgang des programmierbaren Teilers darstellt, daß der im Eingabespeicher (5) gespeicherte Wert unter Fortlassung der niederwertigsten Stelle zur Steuerung des einen Einganges (11) des ersten Addierers (8) verwendet ist, daß ein zweiter Addierer (15) vorgesehen ist, mit dem der Eingabewert um den Wert Eins vergrößert werden kann, und daß Steuermittel (16 bis 28) vorgesehen sind, durch die der zweite Addierer (15) bei Vorliegen des Wertes Eins an der niederwertigsten Stelle des Eingabespeichers (29) bei jedem zweiten Ausgangsimpuls des Komparators (4) aktiviert wird.
4. 4. Teiler nach Anspruch 3, dadurch gekennzeichnet, daß die Steuermittel zwei über ein Eingangs- (16 bis 23) und ein Ausgangs-Gatterfeld (24 bis 27) parallel geschaltete Signalwege umfassen, wobei in einem der Signalwege der zweite Addierer (15) liegt und in dem anderen Signalweg ein binäres Codewort unverändert übertragen werden kann, und daß über das Eingangs-Gatterfeld (16 bis 23) alternativ einer der Signalwege freigegeben werden kann, daß das Eingangs-Gatterfeld von einem UND-Gatter (28) gesteuert wird, wobei an einem Eingang (31) des UND-Gatters (28) das niederwertigste Bit des im Eingabespeicher (29) befindlichen Codewortes und an einem anderen Eingang des UND-Gatters (28) der Ausgang des Flip-Flops (14) liegt (Fig. 3).
5. 5. Teiler nach Anspruch 3, dadurch gekennzeichnet, daß der zweite Addierer (15) zwischen den Eingabespeicher (29) und den einen Eingang (11) des ersten Addierers (8) geschaltet ist, wobei der eine Eingang des zweiten Addierers (15) an dem Eingabespeicher (29) und der Ausgang an dem einen Eingang des ersten Addierers (8) liegt, daß der andere Eingang des zweiten Addierers (15) bis auf die Stelle mit der Wertigkeit 20 auf logisch tlOtw fest eingestellt ist, daß die Stelle mit der Wertigkeit 20 mit dem Ausgang eines zwei Eingänge (31, 32) aufweisenden UND-Gatters (28) verbunden ist und daß der eine Eingang (32) des UND-Gatters (28) mit dem Ausgang des Flip-Flops (14) und der andere Eingang (31) des UND-Gatters (28) mit der niederwertigsten Stelle (20) des Ausganges des Eingabespeichers (29) verbunden ist.
6. 6. Teiler nach Anspruch 3, dadurch gekennzeichnet, daß der zweite Addierer (15) zwischen dem Eingabespeicher (29) und dem ersten Addierer (8) liegt.
7. 7. Teiler nach Anspruch 3, dadurch gekennzeichnet, daß der zweite Addierer zwischen dem Zwischenspeicher (9) und dem ersten Addierer (8) liegt.
8. 8. Teiler nach Anspruch 1, dadurch gekennzeichnet, daß zumindest der Zähler (1) in C-MOS-Technik ausgeführt ist und daß die Schaltung Bestandteil einer PLL-Abstimmschaltung für einen Überlagerungsempfänger ist.