DE2415365A1

DE2415365A1 - Schaltungsanordnung zum ausblenden von impulsen oder/und impulsluecken, deren dauer kuerzer als eine vorgegebene pruefdauer t tief p ist, aus einer eingangsseitig anliegenden folge digitaler impulse

Info

Publication number: DE2415365A1
Application number: DE2415365A
Authority: DE
Inventors: Fritz Dipl Ing Breimesser
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1974-03-29
Filing date: 1974-03-29
Publication date: 1975-10-02
Also published as: DE2415365B2; JPS5179543A; FR2266378A1; DE2415365C3; US3997798A; GB1507523A; JPS5925412B2; BE827370A; FR2266378B1; NL7503756A; FR2299888A1

Description

Schaltungsanordnung zum Ausblenden von Impulsen oder/und Impulslüeken, deren Dauer kürzer ist als eine vorgegebene prüfdauer t aus einer eingangsseitig anliegenden Polge digitaler Impulse.

Die vorliegende Erfindung betrifft eine Schaltungsanordnung zum Ausblenden von Impulsen oder/und Impulslücken, deren Dauer kürzer ist als eine vorgegebene Prüfdauer t aus eines? eingangsseitig anliegenden Polge digitaler Impulse.

Schaltungsanordnungen'. der eingangs genannten Art sind bekannt. Diese Schaltungsanordnungen arbeiten im wesentlichen analog mit monostabilen Multivibratoren oder Integratoren. Bei Schaltungsanordnungen mit monostabilen Multivibratoren ist die Prüfdauer t durch deren Kippdauer T gegeben, während bei Schaltungen mit Integratoren die Prüfdauer t durch die Anstiegsdauer bis zu einer vorgegebenen Trigger-Schwellenspannung Uq bestimmt ist. In beiden Fällen wird die Prüfdauer t durch die Zeitkonstante der RC-Glieder bestimmt. Sofern.keine besonderen Schaltungsvorkehrungen getroffen sind, benötigen monostabile Multivibratoren bzw. Integratoren im allgemeinen eine Erholzeit, innerhalb der sie nicht erneut einsatzbereit sind und die ebenfalls größenordnungsmäßig im wesentlichen durch die Zeitkonstante der RC-Glieder bestimmt ist. Die Schaltungsanordnungen haben wegen der stets vorhandenen Widerstands- und Kapazitätstoleranzen in den RC-Gliedern den Nachteil, daß die Prüfdauer nicht beliebig genau festgelegt v/erden kann. Außerdem können wegen der relativ langen· Erholseit im Ausgangssignal störende, unkontrollierbare Verfälschungen der Impulslängen auftreten. Ein weiterer Nachteil in diesen Schaltungs-VPA 9/7IO/3152 Ed/Htr

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anordnungen ist der, daß die Prüfdauer nur durch Veränderungen der RC-Grlieder variiert werden kann. Schaltungsanordnungen mit variabler Prüfdauer eignen sich daher nicht zur Tollintegration, während bei Schaltungen mit fester Prüfdauer diese nicht genau"festgelegt werden kann. Außerdem wird die Prüfdauer durch die Größe der Kapazität die auf einem integrierten Schaltkreis technologisch hergestellt werden kann, "begrenzt. Ein weiterer Nachteil in diesen Schaltungsanordnungen ergibt sich aus den Temperaturabhängigkeiten der RC-Glieder und der Schwellenspannungen.

Aufgabe der vorliegenden Erfindung ist es, eine Schaltungsanordnung der eingangs genannten Art anzugeben, bei der die Prüfdauer beliebig genau eingestellt und gleichzeitig beliebig variiert werden kann und die in weiten Bereichen unempfindlich gegenüber den Temperaturschwankungen ist.

Die Aufgabe wird erfindungsgemäß mit einer Schaltungsanordnung gelöst, in der wenigstens ein setzbarer Zähler mit einem Setzeingang zum Setzen eines festen oder variablen Anfangswertes in dem Zähler vorhanden ist, in welchem die Prüfdauer t als Zphldauer vom Anfangswert nach einem vorgegebenen Wert im- Zähler festlegbar ist.

Wenn nur Impulse ausgeblendet werden sollen, ist eine solche Schaltungsanordnung vorteilhafterweise so aufgebaut, daß wenigstens ein Tor mit mindestens zwei Eingängen, wenigstens eine Dotierung mit wenigstens ersten Eingängen zur parallelen Eingabe wenigstens eines Digitalwortes und mit einem Ausgang und wenigstens ein binäres Speicherelement (Flipflop-Schaltung) mit wenigstens zwei Eingängen vorhanden ist, wobei der Ausgang des Tores mit dem Zähleingang des Zählers, die Zählerausgänge zur parallelen Entnahme des Zählerstandes mit den ersten Eingängen der Decodierung und der Ausgang der Decodierung mit einem ersten Eingang des binären Speicherelementes verbunden sind und wobei ein erster Eingang des Tores mit dem Setzeingang des Zählers und mit einem zweiten Eingang des binären Speicher-TPA 9/7IO/3I52

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elementes verbunden ist.

Sollen nur Impulslücken ausgeblendet werden, wird vorteilhafterweise in dieser Schaltungsanordnung dem Tor ein Inverter vorgeschaltet, dessen Ausgang mit dem ersten Eingang des Tores verbunden ist.

Vorzugsweise wird für den Pail, daß Impulse und Impulslücken ausgeblendet werden sollen, die Schaltungsanordnung so erweitert, daß zwischen dem ersten Eingang des Tores und dem zweiten Eingang des binären Speicherelementes ein Inverter und eine zweite Schaltungsanordnung bestehend aus wenigstens einem Tor mit mindestens zwei Eingängen, einem setzbaren Zähler mit Setzeingang zum Setzen eines festen oder variablen Anfangswertes und einer Decodierung mit wenigstens ersten Eingängen zur parallelen Eingabe - wenigstens eines Digitalwortes und mit einem Ausgang, wobei der Ausgang des Tores. mit dem Zähleingang des Zählers, die Ausgänge des Zählers zur parallelen Entnahme des Zählerstandes mit den ersten Eingängen der Decodierung und ein erster Eingang des Tores mit dem Setzeingang des Zählers verbunden sind und wobei der erste Eingang des Tores über den Inverter mit dem ersten Eingang des Tores der zweiten Schaltungsanordnung und der Ausgang der Decodierung der zweiten Schaltungsanordnung mit dem zweiten Eingang des binären Speicherelementes verbunden sind.

Weitere Ausgestaltungen und Ausführungsformen der Erfindung gehen aus weiteren UnteranSprüchen hervor.

Torzugsweise wird eine solche Schaltungsanordnung in Digitalsystemen, insbesondere in Digitalsystemen zur Steuerung von Verbrennungskraftmaschinen verwendet.

Die Vorteile der erfindungsgemäßen Schaltung gegenüber bekannten Lösungen des Standes der Technik sind folgende: Die Prüfdauer ist frei programmierbar und kann in" weiten ' VPA 9/710/5152

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Grenzen variiert werden. Die Prüfdauer ist ein genaues Vielfaches der Taktlänge t, der Zähltakte und kann prinzipiell beliebig genau eingestellt werden, wobei die Genauigkeitsgrenze durch die endliche Schaltzeit der verwendeten Bauteile und die Stellenzahl des verwendeten Zählers gegeben ist. Sämtliche Ausgangssignale sind mit t. synchronisiert , die. Erholzeit nach einem Prüfvorgang entspricht der Schaltzeit der verwendeten Bauteile. Die Schaltungsanordnung eignet sich zur Vollintegration. Außerdem ist die Schaltungsanordnung wegen der digitalen Arbeitsweise in weiten Bereichen temperaturunabhänig.

Bevorzugte Ausführungsbeispiele der erfindungsgemäßen Schaltungsanordnung und ihre Wirkungsweise werden anhand von Figuren erläutert.

Figur 1 zeigt schematisch einen bevorzugten Schaltungsaufbau,

bei dem nur Impulse ausgeblendet werden. Figur 2 zeigt eine Darstellung von Impulsreihen über die Zeit

t,die bei der Schaltungsanordnung nach Figur 1 auftreten. Figur 3 zeigt schematisch den bevorzugten Schaltungsaufbau, bei

dem Impulse und Impulslücken ausgeblendet werden. Figur 4- zeigt eine Darstellung von Impulsreihen über die Zeit t,die bei der Schaltungsanordnung nach Figur j5 auftreten.

In Figur 1 ist der Ausgang 7 des Tores 1 mit dem Zähleingang 8 des Zählers 2, die Parallelausgänge 12 bis 14 zur Entnahme des Zählerstandes sind mit den Eingängen 15 bis 17 der Decodierung ;> verbunden. Der Ausgang 18 der Decodierung ist auf einen ersten Eingang 19 der binären Speicherschaltung 4 gelegt. Der erste Eingang 5 des Tores ist mit dem Setzeingang 21 des Zählers und mit einem zweiten Eingang 20 des binären Speicherelementes verbunden.

Anhand von Figur 2 wird die Arbeitsweise der Schaltungsanordnung nach Figur 1 erläutert. In Figur 2 sind über die Zeit t Impulsreihen aufgetragen, die an einzelnen Schaltungspunlcten VPA 9/710/3152

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der Figur 1 auftreten. Auf den ersten Eingang 5 des Tores 1 wird die digitale Impulsfolge I gegeben. Sie stellt ein willkürlich ausgewähltes Beispiel aus allen möglichen Polgen digitaler Impulse dar, die eingangsseitig auf die Schaltungsanordnung gegeben werden können. Die einzelnen Impulse A bis I) dieser Impulsfolge seien im folgenden als Eingangsimpulse bezeichnet. An den zweiten Eingang 6 des Tores wird eine Zählirapulsfolge II gelegt. Die Taktlänge der Zählimpulse sei t.. Das Tor 1 in der Schaltungsanordnung nach Figur 1 ist so zu wählen, das es für die Zählimpulse nur geöffnet ist; wenn und solange ein Eingangsimpuls am Eingang 5 anliegt. Danach genügt als Tor ein. TJIiD-Gatter oder ein NAND-Gatter. Erscheint also am Eingang 5 des Tores ein Eingangsimpuls, wird das Tor für die Zählimpulse geöffnet. Am Ausgang 7 des Tores erscheint dann- die aus einzelnen Zählimpulsgruppen bestehende Impulsfolge III. Dabei ist ein UND-Gatter als Tor zugrundegelegt., Bei einem NAND-Gatter wäre die Impulsfolge lediglich invertiert was für den Zählvorgang im Zähler ohne Bedeutung wäre. Diese Zählimpulse gelangen auf den Zählereingang 8 des Zählers 2 und dieser beginnt jeweils mit dem ersten Impuls einer jeden Impulsgruppe von einem vorgegebenen Anfangswert m an zu zählen und zählt maximal solange, bis der Impuls am Eingang 5 beendet ist und eine Tmpulslücke erscheint, da dann das Tor bis zum nächsten Impuls gesperrt wird. Gleichzeitig wird der Zähler über den Setzeingang wieder auf den Anfangswert gesetzt. Der Setzeingang kann dabei dynamisch oder statisch wirken. Es ist lediglich notwendig, daß das Setzen durch die rückwärtige Flanke des Eingangsimpulses oder durch den Signalwert einer Impulslücke bewirkt wird. Die Decodierung 3 erfaßt die einzelnen Zustände des Zählers und gibt beim Erreichen eines vorbestimmten Wertes η im Zähler am Ausgang 18 einen Impuls ab. Die Werte m und η bestimmten mit der Taktlänge t. der Zählimpulse die Prüfdauer t gemäß: t =(m - n)· t₊. Die Impulse E und F der Impulsfolge IT stellen die Impulse vom Ausgang der Decodierung dar. In Figur 2 wurde als Beispiel t = 4 · t₊ gewählt. Weiter

P ^τ wurde angenommen, daß die triggernde Flanke der Zählimpulse die Rückflanke ist. Wie man weiter aus Figur 2 entnimmt, er-VPA 9/7IO/3152

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scheinen am Ausgang 18 der Decodierung nur Impulse, wenn der Eingangsimpuls langer als die Prüfdauer t ist. Das trifft im Beispiel für die Impulse A und D der Impulsfolge I zu. Die Impulsbreite t,, der Impulse in der Impulsfolge IY hängt von der Decodierung ab. In der Regel ist die gleich der Taktlänge t._ der Zählimpulse.

Der Impuls vom Ausgang 18 der Decodierung setzt den Ausgang Q des binären Speicherelementes über den Eingang 19 auf "L". Dieser Zustand bleibt solange erhalten, bis das Speicherelement über den Eingang 20 wieder rückgesetzt wird. Dieses Rücksetzen erfolgt durch die Rückflanke des Eingangsimpulses oder durch den Signalwert "0" der folgenden Impulslücke, also gleichzeitig mit dem Setzen des Zählers. Am Ausgang Q des Speieherelementes entsteht so die Ausgangsimpulsfolge V mit den Impulsen G und H. Wie man dieser Folge entnimmt, treten nur Impulse auf, wenn der Eingangsimpuls länger als die Prüfdauer t ist. Die Anstiegsflanke der Impulse G und H sind gegenüber den Eingangsimpulsen A und D in der Folge I um die Zeit t + t, verschoben und verkürzt. Die Verschiebung und Verkürzung lim die Zeit t, rührt im Beispiel der Figur lediglich daher, daß der Eingang 19 des Speicherelementes als für die Rückflanke aktiv angenommen wurde. Sie läßt sich vermeiden, wenn der Eingang 19 statisch wirkt oder für die Anstiegsflanke aktiv ist. unabhängig davon bleibt aber für die Verschiebung und Verkürzung der Vorderflanke gegenüber der des Eingangsimpulses eine Uhgenauigkeit von marimal einer Taktlänge t+ die durch die Lage der Anstiegsflanke des Eingangsimpulses gegenüber der triggernden Flanke des ersten Zählimpulses zu Stande kommt. Diese Ungenauigkeit wird umso kleiner, je kleiner t. gegenüber t gewählt wird. Die rückwärtige Flanke

^τ P

der Impulse G und H fällt dagegen zeitlich mit der Rückflanke der.Eingangsimpulse zusammen.

Als Zähler für die Schaltungsanordnung der Figur 1 sind alle setzbaren Zähler geeignet, beispielsweise Vorwärts- und Rückwärtszähler und auch reversible Zähler. Günstig sind jedoch voreinstellbare Zähler mit Voreinstelleingängen, da dann VPA 9/710/3152 509840/0623

variable Anfangswerte gesetzt werden können. Das bringt den erwähnten Vorteil mit sich, daß dann die Prüfdauer frei programmierbar ist. In Figur 1 sind solche Voreinstelieingänge durch die Eingänge 9 bis 11 angedeutet. Vorzugsweise verwendet man des einfachen Aufbaus wegen äuale Zähler. Von Vorteil sind dabei auch Rückwärtszähler, da man dann als vorbestimmten Wert η den Wert Ό im Zähler wählen kann. Es gilt dann einfach t = m . t^..

Als Decodierung eignen sich Vergleicher und Koinzidensschaltungen. Besonders günstig !sind Zähler mit liulldurchgangsschaltwerk, da dieses Nulldurchgangsschaltwerk als Decodierung verwendet werden kann. Beispielsweise kann man gebräuliche setzbare Rückwärtszähler verwenden, die beim Nulldurchgang an einem dafür.vorgesehenen Ausgang einen negativen übertrag in Form eines Impulses abgeben. Das Nulldurchgangsschaltwerk prüft dabei"auf den Übertrag von Zählerstand 0 auf Maximalwert. Als solcher Zähler eignet sich beispielsweise SF 74 193. Der Aufbau dieses Zählers ist in "Designing With TTL Integrated Circuits", McGraw/Hill Book Company, "Texas-Instruments Electronics Series" auf Seite 270 dargestellt.

Auf die Wahl der binären Speieherschaltungen wird noch eingegangen.

Die in Figur 1 dargestellte Schaltungsanordnung dient zum Ausblenden von Impulsen. Sollen Impulslücken ausgeblendet werden, kann diese Schaltungsanordnung ebenfalls verwendet werden, wenn man das Eingangssignal invertiert. Dazu genügt es, vor das Tor 1 einen Inverter zu schalten, dessen Ausgang mit dem ersten Eingang 5 verbunden ist.

Bei der in Figur 1 dargestellten Schaltungsanordnung zählt der Zähler die Zählimpulse solange, bis der Eingangsimpuls beendet ist. Dies kann sich bei überlangen Eingangsimpulsen unvorteilhaft auswirken, da für einen Eingangsimpuls mehrere VPA 9/710/3152

Impulse am Ausgang der Decodierung auftreten können. Die Impulse am Ausgang der Decodierung können aber auch als Ausgangsignal verwendet werden. Um daher mehrere Impulse für einen Eingangsimpuls am Ausgang der Decodierung mit Sicherheit zu vermeiden, muß man den Zählvorgang rechtzeitig anhalten. Daß wird am einfachsten dadurch erreicht, daß das Tor 1 einen dritten Eingang 22 aufweist, der mit dem Ausgang φ des Speicherelementes 4 verbunden ist. In Figur 1 sind dieser Eingang und Ausgang und ihre Verbindung gestrichelt angedeutet. Springt nämlich der Ausgang Q des Speicherelementes auf "L", liegt ξ auf "0" und das Tor wird über den Eingang 22 für die Zähltakte gesperrt. Damit wird der Zählvorgang beendet. Wenn Q wieder auf "L" springt, wird gleichzeitig das Tor über den Eingang 5 gesperrt, so daß ein neuer Zählvorgang erst beim Erscheinen des nächsten Eingangsimpulses beginnt.

Als binäres Speicherelement ist beispielsweise ein getaktetes JK-Flipflop mit Rücksetzeingang geeignet, wobei der Ausgang 1'8 der Decodierung auf dem, den Eingang 19 bildenden Takteingang gelegt wird und der erste Eingang 5 des Tores mit dem, den Eingang 20 bildenden Rücksetzeingang verbunden wird. Beim Betrieb der Schaltung muß der J-Eingang auf "L" und der "K"-Eingang auf "0" gelegt werden. Der Rücksetzeingang wirkt bei diesen Flipflops in der Regel statisch. Verwendet man als Decodierung ein Fulldurchgangsschaltwerk mit einem Ausgang zur Abgabe des negativen Übertrags, so muß dessen Ausgangssignal invertiert werden, d.h. zwischen dem Ausgang der Decodierung und dem Takteingang des JZ-Flipflops muß ein Inverter geschaltet werden. Die Arbeitsweise eines JK-Flipflops läßt sich aus der aligemein bekannten definierenden Schaltfunktion dieses Flipflops ermitteln. Eine Tabelle für die Scha.Itfunktion findet sich beispielsweise in "Binäre Schaltkreise" von V/alter Wolfgarten, Dr. Alfred Hüttig-Verlag GmbH Heidelberg Seite 78. Mach der definierenden Schaltfunktion wird der Ausgang Q auf "L" gelegt oder bleibt auf "L", wenn ein Taktimpuls (Impuls E od.er F der Impulsreihe IV in Figur 2) VPA 9/710/3152

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am Takteingang des Flipflops erscheint. Wichtig ist dabei nur, daß der Rücksetzeingang das Setzen nicht beeinflußt. Dies ist allgemein der Fall.

Eine andere Möglichkeit besteht darin, als binäres Speicherelement ein statisches RS-Plipflop zu verwenden. Der Ausgang 18 der Decodierung wird mit dem R-Eingang und der erste Eingang 5 des Tores 1 mit dem S-Eingang verbunden. Dabei virä ein RS-Plipflop zugrundegelegt, welches aus HAND-Gattern aufgebaut ist. Ein solches RS-Plipflop ist wieder im schon zitierten Buch "Binäre Schaltkreise" Seite 72 mit der Tabelle für die Schältfunktion dargestellt und wird hier zugrundegelegt. Notwendig ist bei dieser Schaltung lediglich, daß die Impulsreihe IY in Pigur 2 invertiert wird. Eine weitere Möglichkeit besteht unter anderem darin, den Ausgang 18 der Decodierung mit dem S-Eingang und dem-ersten Eingang 5 des Tores mit dem R-Eingang zu verbinden. Wenn der R-Eingang auf "L"-Signale reagiert, muß vor den R-Eingang ein Inverter geschaltet v/erden. Das RS-Plipflpp wird durch einen Setzimpuls vom Ausgang 18 der Decodierung gesetzt und durch eine Eingangsimpulslücke zurückgesetzt.

Die in Pigur 1 dargestellte Schaltungsanordnung hat den Vorteil,

daß neben dem Ausgangssignal am Ausgang Q des binären Speicherelementes stets auch das inverse Signal zur Verfügung steht. Außerdem steht am Ausgang der Decodierung ein Signal zur Verfügung. Die Impulse des Ausgangssignales sind um die Prüfdauer t und gegebenenfalls um die Impulsbreite des Impulses am Ausgang der Decodierung verkürzt. Diese Verkürzung kann durch Addition oder Subtraktion leicht rückgängig gemacht werden. Die abfallende Planke des Ausgangsimpulses fällt zeitlich mit der abfallenden Planke des Eingangsimpulses zusammen.

In Pigur 3 ist eine Erweiterung der erfindungsgemäßen Schaltungsanordnung dargestellt, bei der!Impulse und Impulslücken ausgeblendet werden. Zwischen dem ersten Eingang 5 des Tores 1 und dem Ausgang 20 des binären Speicherelementes 4 der Schaltungs-VPA 9/710/3152

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anordnung ist ein Inverter 30 und eine zweite Schaltungsanordnung geschaltet. Die zweite Schaltungsanordnung "besteht aus dem Tor

31 mit den Eingängen 35 und 36 und dem Ausgang 37, dem setzbaren Zähler 32 mit dem .Zähleingang 38, dem Setzeingang 321 und den Ausgängen 312 bis 3H für den Zählerstand und aus der Decodierunr: 33 mit den Eingängen 315 bis 317 und dem Ausgang 318. Der Ausgsng 37 des Tores 31 ist nach dem Zähleingang 38 und ein erster Eingang 35 des Tores 31 auf den Setzeingang 321 des Zählers

32 gelegt. Die Zählera.usgänge 312 bis 3H sind mit den Eingängen 315 bis 317 der Decodierung 33 verbunden. Der Eingang 5 des Toros 1 ist über den Inverter 30 mit dem Eingang 35 des Tores 31 der zweiten Schaltungsanordnung verbunden. Der Ausgang 318 der Decodierung 33 der zweiten Schaltungsanordnung ist auf den Eingang 20 des binären Speichergliedes gelegt. Vie man aus der Figur 3 entnimmt, ist die zweite Schaltungsanordnung ähnlich aufgebaut wie die Schaltungsanordnung.

Anhand der Figur 4 wird die Arbeitsweise der Schaltungsanordnung nach Figur 3 beschrieben. In Figur 4 sind Impulsreihen über die Zeit t dargestellt wie sie bei der Schaltungsanordnung auftreten. Es sei an dieser Stelle darauf hingewiesen, daß die zweite Schaltungsanordnung die selbe Aufgabe hat wie der entsprechende Schaltungsteil (Tor 1, Zähler-2, Decodierung 3) in der Schaltung??· anordnung. Im Zähler wird wie dort die Prüfdauer festgelegt; Die Eingänge 39 bis 311 am Zähler 32 deuten auch hier die Möglichkeit für das Setzen eines variablen Anfangswertes an. Auf den Eingang 5 des Tores 1 wird als willkürlich gewähltes Beispiel die Impulsreihe YI mit den Impulsen I bis 0 gegeben. Auf ,die Eingänge 6 und 36 der Tore werden Zählitnpulse (Impulsreihe VII in Figur 4) gegeben. Der Einfachheit halber werden auf beide Eingänge die gleichen Zählimpulse gegeben. Die Eingänge 6 und 36 können in diesem Fall zu einem Eingang verbunden werden. Der Inverter 30 invertiert das Eingangssignal, so daß am Eingang 36 des Tores 31 die Impulsreihe YIII mit den Impulsen Hi,EMbis MM",FO anliegt. Das Tor 31 wird wieder für die Zählimpulse geöffnet, wenn am Eingang 35 ein Impuls anliegt. Das bedeutet, daß das Tor 31 genau dann geöffnet ist, wenn am Eingang 5 des Tores 1 eine VPA 9/7IO/3152

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ORIGINAL INSPECTED

Impulslücke anliegt. Am Ausgang 37 des Tores 31 entsteht die aus einzelnen.. Zählimpulsgruppen bestehende Impulsreihe IX. Als Tor wurde dabei ein MD-Gatter zugrundegelegt. Am Ausgang 318 der Decodierung 33 wird nur dann ein Impuls abgegeben, wenn der Impuls am Eingang 35 bzw. die Impulslücke am Eingang 5 langer ist als die Prüfdauer t . Die Impulse T bis V-der Impulsreihe X stellen das Signal am Ausgang der Decodierung 33 dar. Die Impulse W bis X der Impulsreihe XI stellen das Signal am Ausgang 18 der Decodierung 3 der Schaltungsanordnung dar. Der Impuls W der Impulsreihe XI setzt über den Eingang 19 den Ausgang Q des binären Speicherelementes 4. Die Speicherschaltung bleibt solange gesetzt, bis am Eingang 20 ein Rücksetzirapuls erscheint,· der das Speicherelement wieder zurücksetzt. Im Beispiel ist dies der Impuls T der Impulsreihe X. Das Speicherelement wird erst wieder gesetzt, wenn der nächste Impuls (Impuls X der Impulsreihe XI) am Eingang 19 erscheint. Am Ausgang Q des Speicherelementes 4 wird die aus den Impulsen X bis Z bestehende Impulsreihe XII abgegeben. Im Beispiel wurde t = 3 · t. gewählt, wobei t. wieder die Taktlänge der Zähltakte bedeutet. Weiter wurde die Prüfdauer für die Impulse und Impulslücken als gleich angenommen. Dies wird bei der Anwendung in der Regel genügen, doch läßt die Schaltungsanordnung auch den allgemeineren Fall zu, daß die Prüfdauer für die Impulslängen anders gewählt wird als für die Impulslücken. Nachstehend gesagtes-gilt uneingeschränkt auch für diesen allgemeinen Fall.

Durch die Schaltungsanordnung werden Eingangsimpulse (Impulse I bzw. Impulse Ή bis 0) gruppenweise am Ausgang Q zu einem Impuls (Impuls Y bzw. Impuls Z) zusammengefaßt, wenn wenigstens die Impulsdauer des zeitlich ersten Impulses (Impuls I bzw. Impuls H) größer als die Prüfdauer t ist und die nachfolgenden

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Impulse durch Impulslücken getrennt sind, deren Dauer kurzer als Prüfdauer ist (ausblenden von Impulslücken). Die Impulsdauer der nachfolgenden Impulse spielt dabei keine Rolle. Ansonsten werden alle Eingangsimpulse (Impulse L bis M) gruppenweise ausgeblendet, wenn die Impulsdauer kürzer als die Prüfdauer ist (ausblenden von Impulsen). Der erste Impuls einer solchen Impuls-VPA 9/7IO/3I52

gruppe ist dabei vom letzten Impuls der vorher "beschriebenen ; Impulsgruppe durch eine Impulslücke (Lücke zwischen J und L) getrennt, deren Dauer größer als die Prüfdauer ist. Die Dauer der Impulslücken aller folgenden Impulse dieser Impulsgruppe spielt keine Rolle. Die resultierenden Impulse und Irapulslücken am Ausgang Q haben bis auf eine Genauigkeit von 2 . t, die Länge der entsprechenden Impulsgruppeii und sind um die Zeit tj. + t-j verschoben. Für t. gilt das bereits in der Beschreibung zu Figur 1 und Figur 2 Gesagte. Als binäres Speicherelement 4 verwendet man am besten ein RS-Flipflop, wobei der Ausgang 18 der Decodierung 3 mit dem S-Eingang und der Ausgang 318 der Decodierung 33 mit dem R-Eingang cfeses Flipflops verbunden ist.

Die Schaltungsanoränung liefert ..neben dem Signal am Ausgang Q des Speicherelementes zugleich auch das invertierte Signal am Ausgang Q.

Die Schaltungsanordnung nach Figur 3 läßt sich so erweitern, daß gemäß Figur 1 der Ausgang 18 der Decodierung 3 mit einem ersten Eingang eines zweiten binären Speichereleroentes und der Eingang 5 des Tores 1 mit einem zweiten Eingang dieses Speicherelementes verbunden.wird. Entsprechendes gilt für die zweite Schaltungsanoränung in Figur 3, wenn man den Ausgang 318 der Decodierung 33 auf einen ersten Eingang und den Eingang 35 des Tores ^1 auf einen zweiten Eingang des dritten Speicherelenre.ntes legt. Am Ausgang des zweiten Speicherelementes steht dann ein Signal zur Verfugung, aus dem alle Impulse des Eingangssignales am Eingang 5 ausgeblendet sind, deren Dauer kürzer als die Erüfdauer ist. Am Ausgang des dritten Speicherelementes steht zusätzlich ein Signal zur Verfügung, aus dem alle Impulslücken des Eingangssignales ausgeblendet sind, deren Dauer kürzer als die Prüfdauer ist. Zugleich stehen in beiden Fällen die invertierten Signale zur Verfügung.

Die vorstehend beschriebenen Schaltungsanordnungen können zum Ausblenden von StörSignalen mit dem Vergleich zum Nutssignal VPA 9/710/3152 -

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kurzer Dauer verwendet werden. Beispielsweise werden bei
elektronischen Steuerschaltungen für Verbrennungskraftrnaschinen auf längere Signalleitungen Störimpulse eingekoppelt, die von
der Zündanlage des Motors stammen. Diese Störimpulse haben dabei eine kürzere Dauer als die Impulse der Nutzsignale. Die Schaltungsanordnung en sind aber nicht auf diesen Fall beschränkt. Sie sind auf alle Fälle anwendbar, wo die Dauer der Störimpulse deutlich unter der der Hutzsignale liegt.

10 Patentansprüche
4 Figuren

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Claims

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Patentansprüche

\Schaltungsanordnung zum Ausblenden von Impulsen oder/und Impulslücken, deren Dauer kurzer ist als eine vorgegebene Prüfdauer t aus einer eingangsseitig anliegenden EoLge digitaler Impulse, dadurch gekennseiehnet , daß wenigstens ein setzbarer Zähler mit einem Setzeingang zum Setzen eines festen oder variablen Anfangswertes in dem Zähler vorhanden ist, in welchem die Prüfdauer t als Zähldauer vom Anfangswert nach einem vorgegebenen Wert im Zähler festlegbar ist.
2. Schaltungsanordnung nach Anspruch 1, dadurch g e k e η η zeichnet , daß wenigstens ein Tor (1) mit mindestens zwei Eingängen (5, 6), wenigstens eine Decodierung O) mit wenigstens ersten Eingängen (15 bis 17) zur parallelen Eingabe wenigstens eines Digitalwortes und mit einem Ausgang (13) und wenigstens ein binäres Speicherelement (iPlipflop-Schaltung) (4) mit wenigstens zwei Eingängen (19, 20) vorhanden ist, wobei der Ausgang (7) des Tores mit dem Zähleingang (8) des Zählers (2), die Zählerausgänge (12 bis H) zur parallelen Entnahme des Zählerstandes mit den ersten Eingängen der Decodierung und der Ausgang der Decodierung mit einem ersten Eingang (19) des binären Speicherelementes verbunden sind und wobei ein erster Eingang (5) des Tores mit dem Setzeingang (21) des Zählers und mit einem zweiten Eingang (20) des binären Speicherelementes verbunden ist.
3. Schaltungsanordnung nach Anspruch 2, dadurch g e k e η η zeichnet , daß dem Tor ein Inverter vorgeschaltet ist, dessen Ausgang mit dem ersten Eingang des Tores verbunden ist.
4-. Schaltungsanordnung nach Anspruch 2, dadurch g e k e η η zeichnet- , daß zwischen dem ersten Eingang (5) des Tores (1) und dem zweiten Eingang (20) des binären Speicherelementes ein Inverter (50) und eine zweite Schaltungsanordnung VPA 9/710/5152

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bestehend aus wenigstens einem Tor (31) mit mindestens zwei Eingängen (35, 36)» einem setzbaren Zähler (32) mit Setzeingang (321) zum Setzen eines festen oder variablen Anfangswertes und einer Decodierung (33) mit wenigstens ersten Eingängen (315 bis 317) zur parallelen Eingabe wenigstens eines" Digitalwortes und mit einem Ausgang (318), wobei der Ausgang (37) des Tores mit dem Zähleingang (38) des Zählers, die Ausgänge (312 bis 3H) des Zählers zur parallelen Entnahme des Zählerstandes mit den ersten Eingängen (315 bis 317) der Decodierung und ein erster Eingang (35) des Tores mit dem Setzeingang (321) des Zählers verbunden sind und wobei der erste Eingang (5) des Tores (1) über den Inverter (30) rait demersten Eingang (35) des Tores (3I) der zweiten Schaltungen anordnung und der Ausgang (318) der Decodierung (33) der zweiten Schaltungsanoränung, mit dem zweiten Eingang (20) des binären Speicherelementes (4) verbunden sind.
5. Schaltungsanoränung nach Anspruch 2, dadurch g e k e η η zeichnet , daß das Tor (1) einen dritten Eingang (22) aufweist, der mit dem Ausgang (J des binären Speicherelementes (4) verbunden ist.
6. SchaltungsanOrdnung nach Anspruch 2 oder 3_} dadurch ge lc e η η ζ e i c"'-h net , daß das binäre Speicherelement (4) ein getaktetes JK-Flipflop mit Rücksetzeingang ist, wobei der Ausgang (18) der Decodierung (3) mit dem Takteingang des JK-Flipflops und der erste Eingang (5) des Tores (1) mit dem Rücksetzeingang des JK-FLipflops verbunden ist.
7. Schaltungsanordnung::nach Anspruch 2 oder 3, dadurch ge kennzeichnet , daß das binäre Speicherelement ein RS-Elipflop mit statisch wirkendem R- und S-Eingang ist, wobei der Ausgang (18) der Decodierung (3) mit dem R-Eingang und der erste Eingang (5) des Tores (1) mit dem S-Eingang verbunden ist.
8. Schaltungsanordnung nach Anspruch 4, dadurch g e k e η η VPA 9/710/3152

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zeichnet , daß das binäre Speicherelement ein RS-Elipflop ist, wobei der Ausgang (18) der Decodierung [j>) mit dem S-Eingang und der Ausgang (318) der Decodierung {'55) mit dem R-Eingang des RS-Flipflops verbunden ist.
9· Schaltungsanordnung nach Anspruch 6, dadurch g e k e η η zeichnet , daß die Decodierung {5) aus einem ITuIl-durchgangsschaltwerk für den negativen Übertrag und einem, dem Ausgang des FuLldurchgangsschaltwerkes nachgeschalteten Inverter besteht.
10. Schaltungsanordnung nach Anspruch 8, dadurch g e k e η η zeichnet . daß die Decodierung (j5) aus einem HuIldurchganiTSSchaitwerk für den negativen Übertrag besteht.

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