DE2243954C3 - Zählschaltung für hohe Zählgeschwindigkeiten - Google Patents

Description

Die Erfindung bezieht sich auf eine Zählschaltung für hohe Zählgeschwindigkeiten, bestehend aus einer Reihe von durch Zählimpulse synchron ansteuerbaren Flipflops, die den einzelnen Stellenwerten des in einem vorgegebenen Code auszugebenden Zählergebnisses individuell zugeordnet sind und deren Vorbereitungseingänge mit logischen Signalen beaufschlagt sind, die im wesentlichen durch zwischen den Flipflops gebildete Verknüpfungsfunktionen in Abhängigkeit vom Durchzählvorgang bestimmt sind.

Bekannte Schaltungen dieser Art benötigten bisher

zusätzliche Gatterschaltungen für die Ableitung der den

Vorbereitungseingängen zugeführten logischen Signale

aus den Ausgangssignalen der einzelnen Flipflops.

Infolge der unvermeidlichen Laufzeiten dieser Gatter-

schaltungen traten die abgeleiteten Signale an den Vorbereitungseingängen jedoch mit einer Verzögerung auf, die den zeitlichen Abstand zweier aufeinanderfolgender Zählschritte vergrößerte und die abere Grenzfrequenz dieser Zählschaltungen gegenüber derjenigen eines einzelnen Flipflops entsprechend verringerte.

Aufgabe der Erfindung ist es, Zählschaltungen der eingangs genannten Art so zu verbessern, daß die obere Grenzfrequenz maximal angehoben wird. Dies wird erfindungsgemäß dadurch erreicht, daß jeder der nach den Verknüpfungsfunktionen beaufschlagten Vorbereitungseingänge entweder direkt mit einem der Fiipfiop-Ausgänge oder mit mehreren derselben ausschließlich über ein oder mehrere Hilfs-Flipflops verbunden ist und daß die Hilfs-Flipflops sowohl untereinander als auch zusammen mit den Stellenwert-Flipflops durch die Zählimpulse synchron ansteuerbar sind.

CMe Erfindung zeichnet sich insbesondere dadurch aus, daß nach dem Eintreffen eines jeden Tählimpulses gleichzeitig mit dem Erreichen des neuen Zählerstandes auch bereits die den nächstfolgenden Zählschritt, entsprechend dem verwendeten Zählcode, vorbereitenden Signale an den Vorbereitungseingängen zur Verfügung stehen. Damit ist es möglich, die Grenzfrequenz der gesamten Zählschaltung bis zur Grenzfrequenz eines einzelnen Flipflops anzuheben, so daß also der ganze Zähler genauso schnell wird wie ein einzelnes Flipflop.

Die Erfindung wird nachfolgend anhand einiger bevorzugter, in der Zeichnung dargestellter Ausführungsbeispiele näher erläutert. Dabei zeigt

F i g. 1 als erstes Ausführungsbeispiel einen BCD-codierten 5er-Zähler,

F i g. 2 Spannungs-Zeit-Diagramme zu F i g. 1,

F i g. 3 eine Erweiterung von F i g. 1 zu einer Zähldekade,

F i g. 4 als zweites Ausführungsbeispiel eine BCD-codierte Zähldekate,

F i g. 5 Spannungs-Zeit-Diagramme zu F i g. 4,

F i g. 6 als drittes Ausführungsbeispiel einen BCD-codierten Rückwärtszähler und

F i g. 7 Spannungs-Zeit-Diagramme zu F i g. 6.

Das in F i g. 1 dargestellte, erste Ausführungsbeispiel der Erfindung stellt einen 5er-Zähler dar, der über den Eingang E mit Zählimpulsen Z beaufschlagt wird. Die Flipflops A, B und C sind in herkömmlicher Weise den binären Stellenwerten des über die Ausgänge Q₈, Q_bund Qc auszugebenden Zählergebnisses in ansteigender Wertigkeit individuell zugeordnet und werden daher als Stellenwert-Flipflops bezeichnet. Der jeweils erreichte Zählerstand ist durch die dem BCD-Code genügenden, binären Schaltzustände an den Ausgängen Q, bis Q₀ gegeben.

Im einzelnen sind die Stellenwert-Flipflops 4 bis CaIs /K-Flipflops realisiert, die beim Auftreten von Zählimpulsen Z ihre Ausgänge Q bzw. Komplementärausgänge Q von dem logischen Signal »0« oder »1« auf das jeweils andere umschalten, sofern beide Vorbereitungseingänge / und K jeweils mit »1« beaufschlagt sind. Liegt der erste Vorbereitungseingang / auf »1«, der zweite (K) jedoch auf »0«, so erfolgt die genannte Umschaltung nur einmal beim Auftreten des ersten Zählimpulses Z Liegen dagegen / und K auf dem Vorbereitungspotential »0«, so bleibt der ausgangsseitige Schaltzustand unabhängig vom Eintreffen irgendwel- f>j eher Zählimpulse erhalten.

Ein weiteres Flipflop H Jer gleichen Art wird als Hilfs-Flipflop bezeichnet und dient dazu, einen Teil der für die Vorbereitungseingänge /, K der Stellenwert-Flipflops bereitzustellenden, logischen Signale von zweien ihrer Ausgänge abzuleiten. Nach Fig. 1 handelt es sich dabei um die Ausgänge Q_b und Q₀. Die übrigen Vorbereitungseingänge /, K werden mit denjenigen Ausgängen Q bzw. Q~ der Steilenwert-Flipflops direkt verbunden, welche durch die zwischen A, B und C gebildeten Verknüpfungsfunktionen so festgelegt sind, daß sich die Vorbereitungssignale in Abhängigkeit vom Durchzählvorgang für den jeweils nächsten Zählschritt nach dem BCD-Code ergeben. Der Vorbereitungseir.-gang K, liegt dabei ständig auf »1«. Die Verknüpfungsfunktionen sollen weiterhin gewährleisten, daß beim Einschalten zufällig auftretende Schaltzustände an den Ausgängen Q₁, Qb und Q_a die nicht in den Code passen, durch wenige Zählimpulse Zwieder in den gewünschten Zählalgorithmus übergeführt werden.

Wie aus F i g. 1 ersichtlich ist, sind die Verknüpfungsfunktionen so gewählt daß die ersten Vorbereitungseingänge J₃, Jb und Jc jeweils mit dem Komplementärausgang Q~/, des Hilfs-Flipflops H, dem Ausgang Q₁ und dem Ausgang Qh verbunden sind, während ihre zweiten Vorbereitungseingänge K₁, K_b und K_c jeweils mit einer logischen »1«, mit dem_ Ausgang Qh und mit dem Komplementärausgang Q_b verbunden sind. Weiterhin ist der Vorbereitungseingang J_h mit dem Ausgang Q_b und der Vorbereitungseingang K_h mit dem Ausgang Q_c verbunden.

Bei dieser Zählschaltung ist wesentlich, daß das Hilfs-Flipflop Hsynchron mit den Stellenwert-Flipflops A, B und C über die Leitung L mit Zählimpulsen Z beaufschlagt wird. Damit ergibt sich der Vorteil, daß gleichzeitig mit dem Erreichen jedes neuen Zählerstandes auch sämtliche Vorbereitungssignale für den jeweils nächstfolgenden Zählschritt zur Verfugung stehen. Dieser kann sich also unmittelbar anschließen, wobei der erreichbare Zähltakt allein von der Schaltgeschwindigkeit des einzelnen Flipflops abhängt

Fig.2 zeigt die Spannungs-Zeit-Diagramme der Ausgangssignale von Q_a, Qb, Qc und Qh nach F i g. 1 in Abhängigkeit von den Zählerständen 0 bis 4, wobei innerhalb jedes einzelnen Diagramms der obere Amplituden wert das logische Signal »1«, der untere das logische Signal »0« kennzeichnet. Daraus ist beispielsweise abzulesen, daß beim Zählerstand 3 die Ausgänge Q₀, Qb und Qh auf »1« liegen, während der Ausgang Q_c das Potentional »0« aufweist. Demzufolge ist C in dieser Phase am Vorbereitungseingang /mit »1« und an K mit »0« beaufschlagt, so daß sich beim Eintreffen des nächstfolgenden Zählimpulses Z eine im Diagramm berücksichtigte Umschaltung des Potentionais an Q_c von »0« auf »1« ergibt, die beim Zählerstand 4 entsprechend dem BCD-Code auch erforderlich ist.

Verbindet man nach Fig.3 den Eingang E der Schaltung S von F i g. 1 mit dem Ausgang Q_d eines weiteren Steilenwert-Flipflops D, das als binärer Teiler arbeitet (J_d\md /^ständig mit »1« beaufschlagt), wählt E' als neuen Schaltungseingang und ordnet die Ausgänge Qd, Qa, Qb und Q_c individuell den binären Stellenwerten in ansteigender Wertigkeit zu, so ergibt sich eine BCD-codierte Zähldekade. Diese hat zwar eine kleinere obere Grenzfrequenz als die Schaltung nach Fig. 1, da sich die Schaltzeiten des Flipflops Dund des nachfolgenden 5er-Zählers S addieren, doch rechtfertigt der minimale Schaltungsaufwand von nur fünf Flipflops eine Anwendung in jenen Fällen, in denen es zwar auf hohe, aber nicht auf höchste Zählgeschwindigkeiten ankommt.

Das in Fig.4 gezeigte, zweite Ausführungsbeispiel der Erfindung stellt eine BCD-codierte Zähldekade mit den Stellenwert-Flipflops A, B, C und D dar, die den binären Stellenwerten individuell in ansteigender Wertigkeit zugeordnet sind und das jeweilige Zähler- s gebnis über die Ausgänge Q„ Qb, Q₀ und Qj ausgeben. Zusätzlich sind fünf Hilfs-Flipflops H\ bis H 5 vorgesehen, die wieder untereinander und zusammen mit den Flipflops A bis D über eine Leitung L durch die am Eingang E eintreffenden Zählimpulse Z synchron ansteuerbar sind. Die Verknüpfungen zwischen den einzelnen Flipflops sind so gewählt, daß die Vorbereitungseingänge J_b Jb, Jc und /d jeweils mit Q~_H 5, Qh 1. Qh 2 und Qh 5 verbunden sind, während die Vorbereitungseip.gänge Ka, Kb, Kc und Kd jeweils mit »1«, Q* Qh 5 und >s Q_a beschaltet sind. Weiterhin sind die Vorbereitungseingänge Jh 1, Jh 2, Jh 3, Jh 4 und Jh 5 jeweils mit φ* Qb, Q_a Qh 3 und Qh 4 verbunden, während K_H\,K_H 2, Kh 3, Kh a und Kh 5 gemeinsam an dem Ausgang Q, liegen.

F i g. 5 veranschaulicht die Spannungs-Zeit-Diagramme der an den Ein- und Ausgängen sämtlicher Flipflops von F i g. 4 in den Zählerständen 0 bis 9 auftretenden, logischen Signale, wobei wieder der obere Amplitudenwert jedes einzelnen Diagramms das logische Signal »1«, der untere das logische Signal »0« kennzeichnet In der linken Spalte von F i g. 5 sind die Eingangssignale der einzelnen Flipflops untereinander dargestellt, wobei hinter jeder Eingangsbezeichnung in Klammern der Ausgang angegeben ist, von dem das Signal abgegriffen wird, während in der rechten Spalte die Ausgangssigna-Ie aller Flipflops untereinander dargestellt und mit den entsprechenden Ausgangsbezeichnungen von Fig.4 versehen sind. Wie hieraus ersichtlich ist, entsprechen die Schaltzustände an den Ausgängen Q₁ bis Qd dem BCD-Code.

Die Zähldekade nach Fig.4 nutzt den Vorteil der Erfindung, nämlich die Anhebung der oberen Grenzfrequenz bis zur oberen Grenzfrequenz eines einzelnen Flipflops, wieder voll aus, da hier alle verwendeten Flipflops durch die Zählimpulse Z synchron angesteuert werden. Der Unterschied gegenüber F i g. 3 besteht in einem größeren Schaltungsaufwand, der aber zur Erzielung der höchstmöglichen Zählgeschwindigkeit durchaus gerechtfertigt ist.

In Fig.6 ist ein weiteres Ausführungsbeispiel einer Zählschaltung nach der Erfindung angegeben, das einen BCD-codierten Rückwärtszähler darstellt. Hierbei sind Stellenwert-Flipflops A, B, Cund D vorgesehen, die den binären Stellenwerten individuell in ansteigendei Wertigkeit zugeordnet sind, sowie sechs Hilfs-Flipflops H\ bis H*. Durch die synchrone Ansteuerung sämtlicher Flipflops wird auch in diesem Fall die obere Grenzfrequenz der gesamten Zählschaltung bis zu der ein~s einzelnen Flipflops angehoben.

Die Verknüpfungsfunktionen zwischen den Flipflops sind in F i g. 6 durch folgende Verbindungen definiert Die Vorbereitungseingänge J_b Jb, J_c und Jd sind jeweils mit »1«, Qh 4, Qh 2 und Q_H 6 beschaltet, während K* K_b Kc und Kd jeweils mit Qh 2, Qm Qh 1 und Q, verbunder sind. Ferner sind die Vorbereitungseingänge Jh 1, Jh 2 Jh 3, Jh 4, Jh 5 und Jh 6 jeweils mit φ* Qd, Qh u Qh 3, Qh: und Qh 5 beschaltet, während die Vorbereitungseingän ge Kh 1 und Kh 2 gemeinsam mit Qb verbunden sind Kh 4, Kh 5 und Kh t gemeinsam an Q, liegen und Kh 3 mi Qc beschaltet ist Die Schaltungsausgänge sind be diesem Beispiel mit Q_b Qb, Q_cund Qd identisch.

F i g. 7 veranschaulicht die Spannungs-Zeit-Diagram me der an den Ein- und Ausgängen der einzelnen Flipflops von Fig.6 in den Zählerständen 9 bis C auftretenden, logischen Signale in analoger Weise zu Fig. 5.

Die Zählschaltung nach der Erfindung ist nicht auf die angeführten Ausführungsbeispiele beschränkt, sondern ist sinngemäß auch auf andere Zählerformen oder andere Zählcodes anwendbar, wobei die Anzahl der Stellenwert- und Hilfs-Flipflops und die Art dei Verknüpfungen zwischen diesen dem jeweiligen An wendungsfall angepaßt werden kann.

Hierzu 4 Blatt Zeichnungen

Claims (5)

Patentansprüche:

1. Zählschaltung für hohe Zählgeschwindigkeiten, bestehend aus einer Reihe von durch Zählimpulse synchron ansteuerbaren Flipflops, die den einzelnen Stellenwerten des in einem vorgegebenen Code auszugebenden Zählergebnisses individuell zugeordnet sind und deren Vorbereitungseingänge mit logischen Signalen beaufschlagt sind, die im wesentlichen durch zwischen den Flipflops gebildete Verknüpfungsfunktionen in Abhängigkeit vom Durchzählvorgang bestimmt sind, dadurch gekennzeichnet, daß jeder der nach den Verknüpfungsfunktionen beaufschlagten Vorbereitungseingänge entweder direkt mit einem der Flipflop-Ausgänge oder mit mehreren derselben ausschließlich über ein oder menrere Hilfs-Flipflops verbunden ist und daß die Hilfs-FIipflops sowohl untereinander als auch zusammen mit den Stellenwert-Flipflops durch die Zählimpulse synchron ansteuerbar sind.

2. Zählschaltung nach Anspruch 1, dadurch gekennzeichnet, daß zur Bildung eines BCD-codierten 5er-Zählers drei Stellenwert-Flipflops (A bis C) und ein Hilfs-Flipflop (H) vorgesehen sind, daß die den Ausgängen (Q) zugeordneten, ersten Vorbereitungseingänge (J) des ersten (A) zweiten (B) und dritten (C) Stellenwert-Flipflops jeweils mit dem Komplementärausgang (Q) des Hilfs-FIipflops (H), dem Ausgang (Q) des ersten Stellenwert-Flipflops (A) und dem Ausgang (Q) des Hilfs-FIipflops (H) verbunden sind, während ihre den Komplementärausgängen (Q) zugeordneten, zweiten Vorbereitungseingänge (K) jeweils mit einer logischen »1«, mit dem Ausgang (Q)des Hilfs-Flipflops (H) und mit dem Komplementärausgang (Q) des zweiten Stellenwert-Flipflops (B) verbunden ist, und daß der erste Vorbereitungseingang (J) des Hilfs-Flipflops (H) mit dem Ausgang (Q) des zweiten Stellenwert-Flipflops (B) und der zweite Vorbereitungseingang (KJ des Hilfs-Flipflops (H) mti dem Ausgang (Q) des dritten Stellenwert-Flipflops (C) verbunden ist (Fig. 1).

3. Zählschaltung nach Anspruch 2, gekennzeichnet durch die Vorschaltung eines als binärer Teiler arbeitenden Flipflops (D) zur Bildung einer BCD-codierten Zähldekade (F i g. 3).

4. Zählschaltung nach Anspruch 1, dadurch gekennzeichnet, daß zur Bildung einer BCD-codierten Zähldekade vier Stellenwert-Flipflops (A bis D) und fünf Hilfs-Flipflops (Hi bis H5) vorgesehen sind, daß die ersten Vorbereitungseingänge (J) des ersten (A) bis vierten (D) Stellenwert-Flipflops jeweils mit dem Komplementärausgang (Q) des fünften Hilfs-Flipflops (HS), dem Ausgang (Q) des ersten Hilfs-Flipflops (Hi), dem Ausgang (Q) des zweiten Hilfs-Flipflops (H 2) und dem Ausgang (Q) des fünften Hilfs-Flipflops (HS) verbunden sind, während die zweiten Vorbereitungseingänge (K)des ersten (A) bis vierten (D) Stellenwert-Flipflops jeweik mit einer logischen »1«, mit dem Ausgang (Q) des ersten Stellenwert-Flipflops (A), mit dem Ausgang (Q)des fünften Hilfs-Flipflops (H5) und mit dem Ausgang (Q) des ersten Stellenwert-Flipflops M beschaltet sind, daß die ersten Vorbereitungseingänge (J) des ersten bis fünften Hilfs-Flipflops (H 1 bis H5) jeweils mit dem Komplementärausgang (Q) des vierten Stellenwert-Flipflops (D) mit dem Ausgang (Q) des zweiten Stellenwert-Flipflops (B), mit dem Ausgang (Q) des dritten Stellenwert-Flipflops (C), mit dem Ausgang (Q) des dritten Hilfs-Flipflops (H3) und mit dem Ausgang (Q) des vierten Hilfs-Flipflops (HA) verbunden sind, während ihre zweiten Vorbereitungseingänge (K) gemeinsam an dem Ausgang (Q) des ersten Stellenwert-Flipflops fliegen (F i g. 4).

5. Zählschaltung nach Anspruch 1, dadurch gekennzeichnet, daß zur Bildung eines BCD-codierten Rückwärtszählers vier Stellenwert-Flipflops (A bis D) und sechs Hilfs-Flipflops (Hi bis H 6) vorgesehen sind, daß die ersten Vorbereitungseingänge (J) des ersten (A) bis vierten (D) Stellenwert-Flipflops jeweils mit einer logischen »1«, mit dem Ausgang (Q) des vierten Hilfs-Flipflops (H4), mit dem Ausgang (Q) des zweiten Hilfs-Flipflops (H2) und dem Ausgang (Q) des sechsten Hilfs-Flipflops (HG) beschaltet sind, während ihre zweiten Vorbereitungseingänge (K) jeweils mit dem Komplementärausgang (59 des zweiten Hilfs-Flipflops (HT), mit dem Komplementärausgang (Q) des ersten Stellenwert-Flipflops (A)₁ mit dem Komplementärausgang

(Q~) des ersten Hilfs-Flipflops (Hi) und mit dem Komplementärausgang (Q) des ersten Stellenwert-Flipflops (A) verbunden sind, und daß die ersten Vorbereitungseingänge (J) des ersten bis sechsten Hilis-Flipflops (Hi bis //6) jeweils mit dem

Komplementärausgang (Q) des ersten Stellenwert-Flipflops (A), mit dem Ausgang (Q) des vierten Stellenwert-Flipflops (D), mit dem Komplementärausgang ^>des ersten Hilfs-Flipflops (Hi), mit dem Ausgang (Q) des dritten Hilfs-Flipflops (7/3), mit dem Komplementärausgang (Q) des dritten Hilfs-Flipflops (H3) und mit dem Ausgang (QJ des fünften Hilfs-Flipflops (HS) beschaltet sind, während die zweiten Vorbereitungseingänge (K) des ersten (H i) und zweiten (H 2) Hilfs-Flipflops gemeinsam mit dem Komplementärausgang (Q) des zweiten Stellenwert-Flipflops (B) verbunden sind, die zweiten Vorbereitungseingänge (K) des vierten bis sechsten Hilfs-Flipflops (7/4 bis //6) gemeinsam mit dem Komplementärausgang (Q) des ersten Stellenwert-Flipflops (A) beschaltet sind und der zweite Vorbereitungseingang (K) des dritten Hilfs-Flipflops (H 3) mit dem Komplementärausgang (Q) des dritten Stellenwert-Flipflops (C) verbunden ist (F ig. 6).