DE1146912B - Verfahren zur Fehlererkennung von blockweise uebertragenen Telegrafienachrichten - Google Patents

Description

Die Erfindung betrifft ein Verfahren zur Fehlererkennung von blockweise übertragenen Telegrafienachrichten, denen sendeseitig abgeleitete Prüfelemente nachgeordnet sind, die auf der Empfangsseite mit vom selben Nachrichtenabschnitt und unter gleichen Bedingungen abgeleiteten Prüfelementen verglichen werden.

Es sind Telegrafiesysteme bekannt, bei denen die Information derart in codierter Form übermittelt wird, daß eventuelle Übertragungsfehler auf derEmpf angsseite ermittelt und in gewissen Fällen auch korrigiert werden können. Das Hauptproblem liegt jedoch bei jedem Telegranesystem in der eigentlichen Fehlererkennung. Sind die Fehler erst einmal erkannt, dann ist es mehr eine Frage der Zweckmäßigkeit, ob eine Korrektur durch Verwendung eines selbstprüfenden Codes erfolgt oder ob die fragliche Information dem Sender zur Korrektur zurückgesendet wird.

Es sind bereits mehrere Arten von Fehlererkennungscoden vorgeschlagen worden und auch verschiedene Wege bekannt, einfache Gruppen von Telegrafiezeichen zu überprüfen. Jedoch sind viele der Fehlererkennungscoden insofern ungeeignet, da ein großer Teil der möglichen Kombinationen bei diesen Codesystemen keine Verwendung findet. Sie erfordern außerdem einen in kleinen Gruppen unterteilten Informationsfluß oder individuelle Zeichen, d. h., jedes Zeichen besteht aus einer vorgegebenen Bitzahl. Weiterhin ist es erforderlich, zwischen den aufeinanderfolgenden Zeichen Pausen einzufügen, um den Fehlererkennungs- und Prüfvorgang durchführen zu können.

Allerdings ist schon vorgeschlagen worden, die Fehlererkennung bei großen Gruppen von Telegrafiezeichen durchzuführen, so daß die Zeit zur Übertragung einer Nachricht durch die Verringerung der Pausenintervalle verkürzt wird. Jedoch ist es bei solch großen Gruppen oft erforderlich, die Zahl der Prüfvorgänge zu erhöhen, um ein ausreichendes Maß der Fehlererkennung zu gewährleisten. Weiterhin ist es bei mehrmaliger Anwendung ein und desselben Prüfverfahrens innerhalb einer Gruppe möglich, daß ein Fehler unentdeckt bleibt, insbesondere trifft es für die Fälle zu, in denen sich Fehler gegenseitig aufheben.

Ein typisches Verfahren, große Gruppen von Telegrafiezeichen zu überprüfen, ist, die Anzahl der Schritte des einen oder anderen Zeichenzustandes innerhalb eines Informationsblockes zu zählen und einen dieser Zahl entsprechenden speziellen Bit im Anschluß an die Gruppe zu übertragen. Nimmt jedoch der Umfang des Informationsblockes zu, so Verfahren zur Fehlererkennung

von blockweise übertragenen

Telegrafienachrichten

Anmelder:
International Standard Electric Corporation,

New York, N. Y. (V. St. A.)

Vertreter: Dipl.-Ing. H. Ciaessen, Patentanwalt,
Stuttgart 1, Rotebühlstr. 70

Beanspruchte Priorität:
Großbritannien vom 15. Dezember 1960 (Nr. 43 153)

Esmond Philip Goodwin Wright, London,
ist als Erfinder genannt worden

nimmt die Wirksamkeit eines einzelnen Bits, im nachfolgenden Text als Paritätsbit bezeichnet, ab.

Werden jedoch mehrere Paritätsbits verwendet, so verringert sich wieder die Möglichkeit, daß Fehler unentdeckt bleiben. Weiterhin wächst die Wirkung von Mehrfach-Paritätsbits, wenn sie ineinander verflochtenen Gruppen von Telegrafiezeichenelementen zugeordnet sind, die unter der Bezeichnung »Paritätswörter« bekannt sind.

Die Paritätsbits werden unter Anwendung einer vorherbestimmten, mathematischen Gesetzmäßigkeit auf der Sendeseite von einem Paritätswort abgeleitet. Die gleiche mathematische Formel findet auf das auf der Empfangsseite aus dem Informationsblock gebildete Paritätswort Anwendung, dessen abgeleitete Paritätsbasis mit den vom Sender übertragenen Paritätsbits verglichen werden, um eventuelle Fehler im empfangsseitigen Paritätswort festzustellen.

Zur Bestimmung der Formel, durch das ein Paritätsbit abgeleitet wird, ist es gebräuchlich, den Informationsblock in Spalten und Reihen aufzuteilen, so daß sich in schriftlicher Darstellung ein Schriftfeld ergibt. Durch verschiedene Zuordnungen werden dann die Paritätsbits abgeleitet. Zwei klare Zuordnungen sind die Fälle, in denen die Paritätswörter einmal durch die Reihen und das zweitemal durch die Spalten des Informationsblockes gebildet werden.

Die Erfindung bezieht sich auf ein Verfahren, das in Anwendung auf blockweise übertragene Telegrafie-

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nachrichten gegenüber den bisher bekannten Verfahren mit einer im Verhältnis zur jeweils übertragenen Nachrichtenmenge geringen Anzahl von Paritätsbits eine zuverlässige Fehlerkontrolle gewährleistet. Die Erfindung ist dadurch gekennzeichnet, daß zur Bestimmung der Prüfelemente auf jeden Nachrichtenblock unter Zugrundelegung unterschiedlicher Koordinaten mehr als zwei verschiedene Paritätsgesetze zur Anwendung gelangen.

Zahl gibt dann in ihrer Kennung im Binärcode durch ihre letzte Stelle die Wertigkeit der gesamten Spalte an. In der Praxis wird dieser Paritätsbit oft für Übertragungszwecke invertiert. Die hierzu erforderliche, 5 an sich bekannte Einrichtung wurde jedoch in den Fig. 1, 3 und 5 aus Einfachheitsgründen nicht dargestellt.

Bei dem in Fig. 1 dargestellten Beispiel wird auf einem Block von fünfunddreißig Informationsbits ein

An Hand eines Ausführungsbeispiels soll die Erfin- io ungerades Paritätsgesetz ohne Übertrag angewendet, dung in Verbindung mit den Zeichnungen näher er- wobei die Paritätsbits bereits in invertierter Form läutert werden. aufgezeichnet sind. Hierbei ist die Annahme zugrunde

Fig. 1 stellt einen aus Informationselementen be- gelegt, daß die mit Kreisen umgebenen Zahlen des stehenden Block dar, von dem die Paritätsbits unter Informationsblockes jeweils einem stromerfüllten Anwendung eines Paritätsgesetzes abgeleitet werden; 15 Schritt entsprechen, während die übrigen Keinstrom-Fig. 2 zeigt in Blockdarstellung eine Schaltung, die schritte sind. So weist z. B. die Spalte fünf vier Stromzur Ableitung der Paritätsbits von Fig. 1 Verwendung schritte auf. Die Zahl 4 in binärer Darstellung ist findet; LOO. Der den Paritätsbit bildende Digit ist ein

Fig. 3 stellt den Informationsblock von Fig. 1 in »O«-Bit, der invertiert einen »L«-Bit ergibt Die umgestellter Form dar, so daß unter Anwendung 20 übrigen Spalten werden in gleicher Weise addiert, so eines zweiten Paritätsgesetzes ein weiterer Satz von daß die daraus resultierenden Paritätsbits für den ge-Paritätsbits abgeleitet werden kann; samten Informationsblock die Binärzahl LOLLL er-

Fig. 4 zeigt in Blockdarstellung einen Teil einer geben.

Schaltung, die zur Ableitung der Paritätsbits ent- Die Schaltung der Fig. 2, die die Bestimmung die-

sprechend dem zweiten Paritätsgesetz Verwendung 25 ser Paritätsbits durchführt, arbeitet folgendermaßen: findet; Der Zähler 5 schaltet mit derselben Geschwindigkeit um jeweils einen Schritt weiter, mit der die Informationsbits übertragen werden, und erzeugt in jedem Schritt einen Impuls. Im ersten Schritt des 30 Zählers C5 wird der Impuls SWl der Torschaltung 5Gl zugeführt, dessen anderer Eingang an die Übertragungsleitung angeschlossen ist. Tritt auf dieser Leitung zu diesem Zeitpunkt ein Stromschritt »1» auf, dann wird dadurch das Tor5Gl aufgesteuert, so Da bei der Anwendung der Paritätsgesetze das 35 daß der Flip-Flop IFS vom Zustand 0 in den Zu-Binärsystem zugrunde gelegt ist, ist es erforderlich, stand 1 umschaltet. Liegt jedoch ein »Kein-Strom«- daß den diesbezüglich auftretenden »Strom«- und Schritt vor, so erfolgt keine Zustandsänderung des »Kein-Strom«-Schritten eine bestimmte Wertigkeit Flip-Flops IFS, d. h., es werden nur die stromerfüllzugeordnet wird. Somit erhält ein Stromschritt die ten Schritte gezählt. Zeigt also im Zuge der Zählung Wertigkeit 1, während einem »Kein-StronK-Schritt 40 der Flip-Flop 1F5 den Zustand 1 an, so geht daraus die Wertigkeit 0 zugeordnet ist. hervor, daß er eine ungerade Anzahl von Impulsen

In den Fig. 2, 4 und 6 der Zeichnungen sind ver- erhalten hat, während der Zustand 0 durch eine geschiedene Zähl- oder Verteilereinrichtungen darge- rade Zahl von Impulsen bestimmt wird. Auf diese stellt, die durch den Buchstaben C mit einer nachfol- Weise liefert der Flip-Flop IF5 das Paritätsbit der genden Ziffer gekennzeichnet sind. Die Zahl gibt die 45 ersten Spalte.

Schritte an, die ein Arbeitszyklus umfaßt. In der Ver- Der Zähler C 5 schaltet schrittweise bis zur Rück-

teilereinrichtung C 5 der Fig. 2 sind es beispielsweise kehr in die erste Schrittstellung weiter, in der er sofünf Schritte. Weiterhin sind verschiedene Torschal- fort wieder zur Zählung der Wertigkeit des sechsten tungen dargestellt, die durch den Buchstaben G mit Schrittes bereitsteht. Alle fünf Abschnitte der Schaleiner nachfolgenden Ziffer gekennzeichnet sind. Die- 50 tung von Fig. 2 arbeiten in dieser Form,
sem Symbol vorangestellt ist eine weitere Zahl, die Wie schon vorstehend festgestellt wurde, ist es ander Anzahl der Eingänge dieser Einrichtung ent- gebracht, eine zweite Paritätskontrolle des Informaspricht. tionsblockes von Fig. 1 mit anderen Koordinaten

Fig. 1 stellt einen Block von Zeichenelementen durchzuführen, wobei ein anderes Paritätsgesetz zur dar, die in der Numerierung von 1 bis 35 einen Teil 55 Anwendung gelangt. Wenn man den Block der Fig. 1 einer normal übertragenen Informationsfolge dar- in dieser Hinsicht überprüft und die Diagonalen 1, 7,

Fig. 5 stellt den Informationsblock von Fig. 1 in nochmals neugeordneter Form dar, so daß unter Anwendung eines dritten Paritätsbits ein dritter Satz von Paritätsbits abgeleitet werden kann;

Fig. 6 zeigt in Blockdarstellung einen Teil einer Schaltung, die zur Ableitung der Paritätsbits entsprechend dem dritten Paritätsgesetz Verwendung findet.

stellen, die mit einer gleichbleibenden Geschwindigkeit von η Bits pro Sekunde übermittelt wird. In der Zuordnung zu einem Paritätsgesetz sind die fünfunddreißig Informationsbits gemäß Fig. 1 in sieben Gruppen zu je fünf Bits unterteilt. Diese Unterteilung ist eine allgemein verwendete Grundform zur Ableitung solcher Paritätsgesetze.

Ein einfaches Paritätsgesetz, das sich für den In-

13, 19, 25 und 4, 10 und 16, 22 betrachtet, ergibt sich, wenn man diese Zahlen der Reihenfolge nach aufzeichnet, die Folge 1, 4, 7, 10, 13, 16, 19, 22, 25

60 USW.

Fig. 3 zeigt eine derartige Umordnung des Blockes von Fig. 1 von fünf in drei Spalten, bei der die Zahlenfolge der einzelnen Spalten der aus den einzelnen Diagonalen der Fig. 1 gebildeten Reihe folgen. Das

formationsblock der Fig. 1 ableiten läßt, ist als söge- 65 Paritätsgesetz, das zur Bestimmung der Paritätsbits

nanntes ungerades Paritätsgesetz ohne Übertrag be- auf den Block der Fig. 3 angewendet wird, ist weit-

kannt, d. h., alle stromerfüllten Schritte (Wertigkeit 1) gehend noch das ungerade Paritätsgesetz, das auf den

werden pro Spalte normal addiert. Die sich ergebende Block der Fig. 1 angewendet wurde, nur mit dem

Unterschied, daß der Überschuß der Binärzahl einer Spalte über den letzten Digit hinaus in die nächste Spalte übertragen und dort zur Bestimmung des entsprechenden Paritätsbits mitaufgerechnet wird.

Wie aus Fig. 3 hervorgeht, beträgt die Zahl der Stromschritte in der dritten Stufe fünf, in den Binärcode umgesetzt lautet sie LOL. Der letzte Digit dieser Zahl stellt in invertierter Form als »O«-Bit den Paritätsbit dieser Spalte dar. Der Überschuß beträgt demnach LOO. Dieses entspricht vier Stromschritten, die als zweimal LO in die zweite Spalte übertragen werden. Dieses ist zwar keine Binäraddition, aber erforderlich, um den Übertrag auf die nächste Spalte zu beschränken. Die zweite Spalte hat gemäß Fig. 3 vier Stromschritte. Der Übertrag von Spalte drei entspricht zwei Stromschritten, so daß sich zusammen sechs Stromschritte ergeben. Damit ergibt sich als Paritätsbit, bereits invertiert, ein »L«-Bit. Der sich ergebende Übertrag für die erste Spalte ist drei oder dreimal LO, entsprechend den rechnungsmäßig sechs Stromschritten der zweiten Spalte. In der ersten Spalte ergeben sich aus den vorhandenen zwei Stromschritten und dem Übertrag von Drei eine Berechnungsgrundlage von fünf Stromschritten. Der entsprechende Polaritätsbit ergibt in bereits invertierter Form einen »O«-Bit, wobei sich ein nicht weiter verwendeter Übertrag mit der Wertigkeit 2 ergibt.

Da das zweite Paritätsgesetz eine Erweiterung des ersten Paritätsgesetzes darstellt, basiert auch die Schaltung der Fig. 4 auf der von Fig. 2. Der Unterschied besteht nur in einer zusätzlichen Einrichtung, die die Addition der jeweiligen Überträge vornimmt. Zum leichteren Verständnis der Arbeitsweise dieser Schaltungen ist es angebracht, vom letzten Schritt rückwärts auszugehen, obwohl der Zähler in Wirklichkeit in der gemäß der Zeichnung angezeigten Weise verfährt, indem er analog der dargestellten Schreibweise des Informationsblockes in der Reihenfolge 1, 2, 3 usw. arbeitet. Es soll hier jedoch so verfahren werden, daß erst die fünfte, jeweils letzte Spalte aufaddiert wird, der die übrigen in der Reihenfolge von rechts nach links folgen.

Dementsprechend erzeugt der Zähler C 3 der Fig. 4 in seinem dritten Schritt einen Impuls 3 W 3, der unter der Voraussetzung eines gleichzeitig eintreffenden Stromschrittes »1« über die Telegrafieleitung die Torschaltung 3 G 3 auf steuert, so daß der Flip-Flop 3 F 3 in der bei der Fig. 2 beschriebenen gleichen Weise angesteuert wird. Ebenso bewirkt ein auf die Torschaltung 3 G 2 gegebener Impuls 3 W 2 die Ansteuerung des Flip-Flops 2F3 über eine zusätzliche Torschaltung 3 G 22. Die von dem Impuls 3 Wt gesteuerte Schaltung ist gleich der des Impulses 3 W 2.

Der Flip-Flop 2F3, der die dem Tor3G2 zugeordneten Stromschritte »1« zählt, hat auch die Übertragsdigits zu zählen, die ihm vom Flip-Flop 3F3 angeboten werden. Aus der Beschreibung zu Fig. 3 ist zu ersehen, daß jeweils zwei vom Flip-Flop 3F3 gezählte Stromschritte einen Übertrag mit dem Wert 1 ergeben. Auf diese Weise gelangt jedesmal ein Impuls 3 F 31 zum Flip-Flop 2 F 3, wenn der Flip-Flop 3F3 in den Zustand 1 umschaltet. Da er diesen Zustand jedoch bis zur nächsten Ansteuerung über den dritten Schritt des Zählers C 3 beibehält, sind Vorkehrungen zu treffen, daß einübertrag vom Flip-Flop 3F3 auf den Flip-Flop 2 F 3 nur dann erfolgt, wenn der Flip-Flop 3F3 vom Zustand 1 in den Zustand 0 umschaltet. Aus diesem Grunde wird im leitenden Zustand der Torschaltung 3 G 3 der an den Flip-Flop 2F3 gerichtete Übertragsimpuls 3F31 auf eine zwischengeschaltete Torschaltung 3 G 23 gegeben, die nur bei Erfüllung von drei Bedingungen in den leitenden Zustand umschaltet. Diese Bedingungen sind die gleichzeitige Ansteuerung des Tores über die drei Eingänge durch einen Stromschritt »1« auf der Übertragungsleitung, durch einen Impuls 3 W 3 und einen Impuls 3 F 31. Dadurch wird erreicht, daß der Flip-Flop 2F3 über die Torschaltung 3 G22 sowohl jeden ihm zugeordneten Stromschritt »1« über das Tor 3 G 2 zählt, als auch jedesmal den Zustand 1 des Flip-Flop 3F3 registriert. Eine gleiche Ubertragsschaltanordnung ist auch in der nicht dargestellten Schaltung zum ersten Schritt des Zählers C 3 enthalten.

Die dritte Umstellung des Informationsblockes der Fig. 1, auf die das dritte Paritätsgesetz zur Anwendung gelangt, ergibt sich auf Grund einer anderen Diagonalen, die dem sogenannten »Springerzug« im Schachspiel entspricht. Unter Zugrundelegung des Informationsblockes von Fig. 1 ergibt sich daher die erste Spalte in der dritten Umstellung durch den Sprung von 1 in die darunterliegende Zeile zur 8, von dort in die darunterliegende Zeile zur 15 usw., so daß sich die Reihe 1, 8, 15, 22, 29 ergibt. Betrachtet man nun den in sieben Spalten unterteilten Informationsblock der Fig. 5, so ergibt sich, daß diese Reihe der ersten Spalte entspricht. Das Paritätsgesetz, das auf den Informationsblock der Fig. 5 Anwendung finden soll, ist dasselbe, das in Verbindung mit Fig. 3 verwendet wurde, jedoch ist die Schaltung der Fig. 6 so ausgelegt, daß innerhalb der Spalte der zu zählende Zustand wechselt. Das bedeutet, daß in der ersten Reihe jeder Spalte nur stromerfüllte Schritte gezählt werden, während in der zweiten Reihe jeder Spalte nur die stromlosen Schritte gezählt werden. In der dritten und fünften Reihe werden dann wieder nur stromerfüllte Schritte registriert, während die vierte Reihe nur stromlose Schritte zählt. Gemäß Fig. 5 werden demnach in der Spalte sieben fünf Digits gezählt, in der Spalte sechs sind es drei, in der Spalte fünf vier usw. Da hier dieselbe Gesetzmäßigkeit zur Übertragsbildung wie im Falle von Fig. 3 angewendet wird, ergeben sich in Spalte sieben fünf Informationsbits, so daß der Paritätsbit in bereits invertierter Form einen »O«-Bit ergibt, Übertrag zwei. Für die übrigen Spalten ergibt sich demnach:

Spalte sechs, drei Digits plus Übertrag zwei von Spalte sieben, insgesamt fünf, invertierter Paritätsbit 0, Übertrag zwei.

Spalte fünf, drei Digits plus Übertrag zwei von Spalte sechs, insgesamt sechs, invertierter Paritätsbit L, Übertrag drei.

Spalte vier, zwei Digits plus Übertrag drei von Spalte fünf, insgesamt fünf, invertierter Paritätsbit 0, Übertrag zwei.

Spalte drei, drei Digits plus Übertrag zwei von Spalte vier, insgesamt fünf, invertierter Paritätsbit 0, Übertrag zwei.

Spalte zwei, zwei Digits plus Übertrag zwei von Spalte drei, insgesamt vier, invertierter Paritätsbit L, Übertrag zwei.

Spalte eins, zwei Digits plus Übertrag zwei von Spalte zwei, insgesamt vier, invertierter Paritätsbit L, Übertrag fällt weg.

Es sei darauf hingewiesen, daß, wenn in den Fällen der Fig. 1 und 3 eine Vertauschung von Schritt-

zuständen benachbarter Informationsbits innerhalb einer Spalte, z. B. in Fig. 1 die der Zahlen 5 und 10 und in Fig. 3 die der Zahlen 6 und 9 auftreten, sich diese Fehler gegenseitig aufheben und auch durch die entsprechende Paritätskontrolle nicht entdeckt werden können. Tritt jedoch solch ein Fehler im Block der Fig. 5 auf, so würde dieser, obwohl der Paritätsbit der betreffenden Spalte der gleiche ist, erkannt werden, da der an die vorhergehende Spalte abgegebene Übertrag ein anderer ist.

Die in Fig. 6 dargestellte Schaltung basiert auf dem Prinzip der Schaltung von Fig. 4, jedoch mit dem Unterschied, daß jedem Schritt des Zählers Cl zwei Zähltore zugeordnet sind. Diese Zähltore arbeiten abwechselnd im siebenten Schritt des Zählers Cl und reagieren entsprechend auf stromerfüllte Schritte »1« bzw. stromleere Schritte »0« der Leitung. Solche Zähltore sind die Tore 7 G 71 und 7 G 70, von denen der erstere die stromerfüllten Schritte »1« und der andere die stromlosen Schritte »0« zählt. Die wechselnde Umschaltung wird durch einen zweiten Zähler Cl gesteuert, der nach jedem Durchlauf des Zählers 7 auf den anderen Zustand umschaltet. Da die beiden Tore 7 G 71 und 7 G 70 über eine gemeinsame Torschaltung 7G72 den Flip-Flop 7F7 ansteuern, zählt dieser im Zusammenwirken mit dem erforderlichen Ansteuerungsimpuls IWl entsprechend den Impulsen 2Wl bzw. 2WO vom Zähler Cl wechselweise stromerfüllte Schritte »1« oder stromleere Schritte »0«. Die Überschaltanordnungen entsprechen im Prinzip denen der Fig. 4, aber sie müssen pro Spalte bis einem gewissen Grade wegen der Zuordnung der wechselweise zählenden Flip-Flops verdoppelt werden. So schaltet z. B. der Flip-Flop 7F7 entweder auf Grund eines stromerfüllten Schrittes »1« oder eines stromleeren Schrittes »0« vom Zustand 1 auf den Zustand 0 um, je nachdem welche Reihe der Fig. 5 gerade überprüft wird. Daher muß die Ubertragschaltanordnung beim Empfang des jeweiligen Leitimpulses, dem der Impuls des Zählers Cl und der jeweilige Impuls des Zählers Cl zugeordnet sind, arbeiten. Somit gibt der Flip-Flop IFl entweder über das Tor 7 G 63 oder das Tor 7 G 64, je nachdem welches der beiden Tore 7 G 71 oder 7 G 70 wirksam ist, einen Übertragimpuls an den Flip-Flop 6F7 ab. Die Übertragsschaltanordnungen, die den übrigen fünf Schrittstellungen des Zählers Cl zugeordnet sind, sind gleich der geschilderten Anordnung. Auch hier sind die den Toren IG61, IG63 und 7 G 64 entsprechenden Gatter über ein dem Tor 7 G 62 entsprechendes Gatter zusammengefaßt, das als Torschaltung mit einfacher Schaltbedingung ausgebildet ist.

Die im Ausführungsbeispiel beschriebene Gesamtzahl der übertragenen Bits, d. h. die Informationsbits und die Paritätsbits, beträgt fünfzig. Das bedeutet, daß im vorliegenen Fall zu einem fünfunddreißig Bits umfassenden Informationsblock fünfzehn weitere Bits dazukommen, die die drei Paritätskontrollen umfassen. Das ist jedoch ein sehr ungünstiges Verhältnis. Aber schon bei einer Blockgröße von beispielsweise einhundertfünf Bits ist das Verhältnis schon wesentlich besser, da die Zahl der Paritätsbits auf fünfzehn beschränkt bleibt. Daraus ergibt sich, daß, je größer der Informationsblock — natürlich innerhalb gewisser Grenzen — ist, desto wirtschaftlicher läßt sich das beschriebene Paritätsverfahren im Hinblick auf die Zunahme der effektiven Übertragungsgeschwindigkeit und den geringer werdenden, pro übertragenen und geprüften Bit aufzubringenden Schaltungsaufwand anwenden.

Claims (1)

1. PATENTANSPRUCH:

   Verfahren zur Fehlererkennung von blockweise übertragenen Telegrafienachrichten, denen sendeseitig abgeleitete Prüfelemente nachgeordnet sind, die auf der Empfangsseite mit vom selben Nachrichtenabschnitt und unter gleichen Bedingungen abgeleiteten Prüfelementen verglichen werden, dadurch gekennzeichnet, daß zur Bestimmung der Prüfelemente auf jeden Nachrichtenblock unter Zugrundelegung unterschiedlicher Koordinaten mehr als zwei verschiedene Paritätsgesetze zur Anwendung gelangen.

   In Betracht gezogene Druckschriften:
   Deutsche Auslegeschrift Nr. 1040 589.

   Hierzu 1 Blatt Zeichnungen

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