DE2113018C - Schaltungsanordnung zur Herstellung des Gleichlaufes von Sende- und Empfangseinrichtungen bei der Übertragung von binären Datenblöcken - Google Patents

Description

Die Erfindung bezieht sich auf eine Schaltungsanordnung zur Herstellung des Gleichlaufes von Sende- und Empfangseinrichtungen bei der Übertragung von binären Datenblocken, die aus Informationsbits und mindestens einem Synchronisierbit bestehen und die im Empfänger seriell in ein Schieberegister eingegeben werden, insbesondere für Empfangseinrichtungen ohne Rückfragemöglichkeit.

Im Datenverkehr müssen ir. vielen Fällen die sendeseitig eingegebenen Zeicher, umcodiert werden. Dabei ist es in der Praxis meist der Fall, daß ein eingegebenes Zeichen binär durch eine Folge von Informationsbits dargestellt ist, d. h.. einem Zeichen entspricht ein Datenblock. Diese Datenblöcke werden übertragen und auf der Empfangsseite wieder in das ursprüngliche Zeichen zurückverwandelt. Dabei ist es notwendig, daß die Daienblöcke ..um richtigen Zeitpunkt erfaßt werden. Werden nämlich zwei aufeinanderfolgende Datenblöcke falsch erfaßt, so passiert es, daß Informationsbits zu einem Block zusammengefaßt werden, die an sich Bestandteile von zwei verschiedenen aufeinanderfolgenden Blöcken sind. Um dies zu vermeiden, wird den Datenblocken ein Synchronisationskriterium, beispielsweise ein oder mehrere Bits pro Block hinzugefügt. An Hand dieses Synchronisationskriteriums kann nun der Empfänger erkennen, wann ein Datenblock beginnt oder zu Ende ist. Natürlich kann das Synchronisationskriterium, z. B. ein spezieller Synchronisationsblock, auch für mehrere aufeinanderfolgende Datenblöcke gelten,

Aufgabe der Erfindung ist es, an Hand dieses Synchronisationskriteriums möglichst rasch die richtige Blockstellung zu finden und diese auch bei gestörten Datenblocken beizubehalten.

Erfindungsgemäß wird die Aufgabe bei einer Schaltungsanordnung der eingangs genannten Art dadurch gelöst, daß ebenso viele gleichartige Prüfschaltungen vorgesehen sind, wie das Schieberegister Zellen besitzt, und jede Prüfschaltung mit jeder Zelle verbunden ist, daß mit jedem Schrittakt jeweils eine andere Prüfschaltung, zyklisch nacheinander angesteuert durch einen entsprechenden Prüftakt, entscheidet, ob der in den Zellen des Schieberegisters ge-

speicherte Inhalt der üildur.gsvorsehrift der sende- »eitig gebildeten Daienblöcke entspricht, tint! entsprechend dem Prüfungsergebnis einen Impuls au einen Zahler abgibt, welcher bei positivem Prüfungsergebnis über ein UND-Glied den Zählstand des zu jeder Prüfschaltung gehörigen Zählers um eins vergrößert oder bei negativem Prüfungseriiehnis über ein anderes UND-Glied und ein ODhR-Gli'-d den Zähler über den Rücksetzeingang dieses Zählers zurückstellt, daß. sobald einer dieser Zähler einen vorgegebenen Endsland erreicht hat. dieser über eine Schalllogik den Ausgang der entsprechenden Prüfschaltung und ικ·η entsprechenden Prüftakt mit den weiteren Deeodieieinriehtuiigen verbindet.

Weiterbildungen der Erfindung sind in den Unteriinsprücnen gekennzeichnet.

Der Vorteil einer Schaltungsanordnung gemäß der Krf'mdung liegt insbesondere d;:rin. daß die richtige Blockste'lung sehr schnell gefunden ν ird uad auch bei großen Störungen erhalten bleibt. Insbesondere bei Empfangseinrichtungen ohne Rückfragemöglichkeit, bei denen konvolutionelle Codes als selbstkorrigierende Codes verwandt werden, ist dies besonders wichtig, da ja keine Rückfragemöglichkek besteht. Derartige Codes sind in dem Buch »Error Correcting Codes« von W. W. Peterson, MIT Press, 1961, ausführhi^; erläutert. Ausfiihrungsbeispiele für Empfangseinrichtungen, die einen selbstkorrigierendcn Code verwenden, behandelt das Buch »Treshold Decoding« von J. L. Masscy, MIT Press, 1963.

Ein Ausführungsbeispiel der Erfindung ist in der Zeichnung dargestellt und wird im folgenden näher beschrieben. Es zeigt

Fig. 1 die empfangsseitige Schaltungsarordnung zur Synchronisation von seriell übertragenen binären Datcnblötken,

F i g. 2 das dazugehörige Ablaufdiagramm

Über die Klemmen / und 7 der Anfangskippstufe KA laufen die Informationsbits und mindestens ein Synchronisationsbit, das konstant ist oder laufend aus der Information gebildet werden kann, entsprechend ihrer logischen Wertigkeit in ein Schieberegister ein, welches in F i g. 1 aus den Kippstufen K1 ... KnO besteht. Dieses Schieberegister kann selbstverständlich auch aus anderen Bauelementen gebildet sein. Entsprechend der Anzahl der Kippstufen Kl ... KnO sind Prüfschaltungen PSl ... PSnO vorgesehen, die mit den Kippstufen Ki . . . KnO derar; verbunden sind, daß über die Leitungen 1 ... nO jede Prüfschaltung PSl ... PSnO mit jeder Kippstufe Kl . . . KnO des Schieberegisters zusammengeschaltet ist. Jede Prüfschaltung besitzt außerdem vier Eingänge bzw. Ausgänge. Über die Eingänge X1 . , . XnQ werden die Prüfschaltungen mit einem entsprechenden Prüftakt TBl ... TBnO angesteuert. Die Ausgänge 01 ... OnO können über den Schalter 53 mit den weiteren Deeodiereinriehtungen DE verbunden werden. Über die Ausgänge nl .. . nnO gibt die Prüfschaltung PSl ... PSnO einen Impuls ab, . wenn die überprüfe Blockstellung nicht richtig war, und über die Ausgänge pi ... pnO, wenn sie von der Prüfschaltung für richtig befunden wurde.

Es sei nun an /Fand des Ablaufdiagramms der Fig. 2 erläutert, wie die richtige Blockstellung rasch gefunden wird. Eine Datenfolge DB läuft seriell ir» das Schieberegister, in F i g. 1 gebildet aus den Kippstufen Xl ... KnO. ein. In üblicher Weise wird zuvor ein Abtasttakt TA gebildet, der die einzelnen Bits der Datenfolge DB in der Schrittmitte abtastet, und daraus ein Schrittakt TS abgeleitet, der die Kippstufen λ'1 ... KnO fortschaltet. Aus Gründen der

ί Übersichtlichkeit isl die Takierzeugung für sämtliche Takte in F ig. ! nicht dargestellt.

Zum leiclneien Verständnis besteht in dem mnt folgenden Beispiel ein Block der Datenfolge DB aus den vier Bits 1. 2. r und «0. Dabei sollen die Bits 2

ίο und r die eigentliche Nachricht enthalten, λiihrcnd die Bits 1 und nO als sendeseitig konstant zugefügte Synchronisierbits gedacht sind. Hs sei nun angenommen, daß das Synchronisierbit I als erstes Bit des Blockes immer eine logische Null sei und das Synchronisierbit nl) als letztes Bit des Blockes eine logische Eins sei. Dementsprechend ist in der F i g. 2 im weiteren die logische Null durch drei waagerechte Striche und die logische E. >s durch drei senkrechte Striche dargestellt.

ao Da ein Block des Datenfiusses DB aus vier Bits besteht, sind demzufolge auch \ier Blockstellungen möglich, nämlich Blockstellung 1: 1, 2, r, /i0. Blockstellung 2: 2, r, «0, 1; Blockstellung 3: r, /i0, 1. 2 und Blockstellung 4. /i0, 1, 2, r. Dabei ist jedoch nui die Blockstellung 1 die richtige. Aufgabe der Prüfungseinrichtungen PSl ... PSnO ist es nunmehr, die an ihren Eingängen 1 . . . nfl anliegeri^n Blockstellungen zu überprüfen, ob sie die Synchronisier-

. kriterien erfüllen. Im Falle dieses Beispieles geschieht das dadurch, daß jede Prüfschaltung PSl ... PSnO für sich prüft, ob das am Eingang 1 anliegende Bii eine logische NuIi und das am Eingang «0 anliegende Bit eine logische Eins ist.

Zu diesem Zwecke werden die Prüfschaltungen nacheinander im Rhythmus des Schntiaktes von den Prüftakten TBl ... TBnO angesteuert. Dadurch wird erreicht, daß irgendeinem dieser Prüftakte TB 1 ... TSη0 die richtige Blockstellung zugeordnet ist Es sei nun im Schieberegister der Datenblock 2, r.

λιΟ, 1 gespeichert. Der Prüftakt TBl steuert die Prüfschaltung PS2 an. Diese prüft nun, ob das erste und das letzte Bit des im Schieberegister momentan gespeicherten Blockes dem Synchronisierkriterium gehorchen, und gibt, da dies in diesem Beispiel nicht der Fall ist, über seinen Ausgang nl einen Impuls ab. Nun wi~d ein weiteres Bit in das Schieberegister eingespeichert, und der Inhalt besteht jetzt aus den Bits r, nO, 1 iiwd 2. Jetzt überprüft die Blockschaltung PSr, angesteuert durch den Blocktakt 7"Br, diesen Speicherinhalt auf Richtigkeit und gibt, da das Prüfungsergebnis negativ ist (sofern r und 2 nicht zufällig 0 und 1 sind, worauf unten noch eingegangen wird), einen Impuls über den Ausgang nr ab. Derselbe Prüf.organg wiederholt sich bei dem nun folgenden Block nO, I, 2 und r mit Hilfe des Blocktaktes TBnO und der Prüfschaltung PSnO. Als nächstes steht der Block 1, 2, r, nO im Schieberegister. Die Prüfschaltung PSl, ansesteuert durch den Prüf takt TBl, stellt fest, daß das Synchronisierkriterium erfüllt ist, und dementsprechend ist das Prüfungsergebnis in diesem Falle positiv Somit erscheint am Ausgang pi ein Impuls. Damit ist die richtige Blockstellung zunächst einmal gefunden. Diese Prüfvorgänge sind in F i g. 2 an Hand eines Ablaufdiagramms dargestellt. Unter der Datenfolge DB sind die einzelnen Impulse der Prüftakte TB1 ...TBnO aufgetragen. Die jeweils dazugehörige Überprüfung ist in den Zeilen Pl ... PnO dar-

gestellt, wobei drei waagerechte Striche in einem Bit- kann es passieren, je nachdem, wie das Synchronifeld eine logische Null und drei senkrechte eine sationsknterium gewählt wurde, daß alle Prüfschallogische Eins bedeuten. . tungen PSl ... PSnO einen Impuls über die Aus-

Nun könnte es aber sein, daß gerade bei Daten- gängc pl . .. pnO abgeben und der Zählstand aller blöcken mit wenigen Bits eine falsche Blockstellung 5 Zähler Zl ... ZnO um eins vergrößert wird, so daß das Synchronisationskriterium erfüllt, so daß zwei unter Umständen alle Zähler gleichzeitig den Endder P ruf schaltungen PSl ... PSnO ein richtiges Er- stand /ι erre^;chen und die Schaltlogik LOG übergebnis melden. Um dadurch entstehende Schwierig- fordert ist. Dies könnte beispielsweise der Fall sein, keiten zu vermeiden, sind jeder Prüfschaltung zwei wenn im angeführten Beispiel das Bit 1 und das Bit UND-Glieder, ein ODER-Glied und ein Zähler zu- io nO eines Blockes eine logische Eins sind und die Ingeordnet; z. B. gehören zu der Prüfschaltung PS 1 die formationsbits 2 und r ebenfalls über längere Zeit UND-Glieder U 3 und 1/4, das ODER-Glied Gl und aus logischen Einsen bestehen. Um nun zu verhinder Zähler Zl. An den Eingängen El ... EnO der dem. daß die bereits gefundene richtige Blockstellung UND-Glieder U 4, U6, U 8, UlO liegt bis auf einen verloren wird, ist es notwendig, diese Blockstellung Eingang zunächst eine logische Eins. Dieser eine Ein- 15 beizubehalten und die übrigen Zähler Zl ... ZnO gang war bei einer vorhergehenden Sendung als rieh- zurückzustellen, bevor sie alle gleichzeitig einen Syntige Blockstellung erkannt worden und liegt dem- chronisierimpuls an die Schaltlogik LOG abgeben,
zufolge an einer logischen Null. Gibt nun eine der Dies geschieht mit Hilfe der Anfangskippstufe KA Prüfschaltungen PSl ... PSnO, wie oben beschrie- und dem Mod2-Addierer/lZ). Treten Bttfolgen mit ben, über den Ausgang pl ... pnO einen Impuls ab, 20 gleicher logischer Wertigkeit auf, so ist das Addiso wird der Zählstand eines der Zähler Zl ... ZnO tionsergebnis des Mod 2-Addierers/ID eine logische um eins erhöht. Die übrigen der Prüfschaltungen Null. Wechseln die Bits einer Folge laufend zwischen PSl ... PSnO, die über ihre Ausgänge /il ... nnO logischer Null und logischer Eins, so ist das Addieinen Impuls abgeben, setzen mit diesem über die tionsergebnis des Mod 2-Addierers eine logische Eins. ODER-Glieder Gl ... GnO und die Rücksetz- 25 Bei gleicher Bitfolge liegt am rechten Eingang des eingänge Rl ... knO ihre Zähler Zl ... ZnO auf UND-Gliedes U1 eine logische Eins an und am lin-NuIl zurück. ken Eingang der Abtasttakt TA. Diese schalten das

Da bei einer Prüfschaltung, z. B. PSl, die Block- UND-Glied Ul durch, und der Zählci AZ zählt urn stellung immer als richtig erkannt wird, wird der eine Einheit weiter. Erscheint am Ausgang des Zählstand des zu dieser Prüfschaltung PSl gehörigen 30 Mod 2-Addierers A D eine logische Eins, so liegt diese Zählers Zl immer um eins vergrößert, bis ein vor- am rechten Eingang des UND-Gliedes U11. an dessen gegebener Endstand η erreicht ist. Bei den anderen linkem Eingang ebenfalls der Abtasttakt TA liegt. Prüfschaltungen PSl ... PSnO kann zwar einmal Das UND-Glied Ul schaltet durch, und der Zähler fälschlich eine Blockstellung als richtig interpretiert AZ wird über einen Rücksetzeingang AR zurückwerden. Diese fälschliche Interpretation fällt aber 35 gesetzt. Erreicht bei einer längeren Bitfolge gleicher nicht ins Gewicht, da bei der nächsten Blockprürung logischer Wertigkeit der Zähler AZ seinen Endder Zähler wieder zurückgestellt wird. stand k, so gibt er einen Impuls ab, der die Zähler

Hat nun der Zähler Zl seinen vorgegebenen End- Zl ... ZnO über die ODER-Glieder Gl ... GnO

stand η erreicht, so gibt er einen Impuls an eine und die Rücksetzeingänge f!l ... RnO zurücksetzt.

Schaltlogik LOG ab. welche über den Schalter 51 40 Dies muß geschehen, bevor die Zähler Zl ... ZnO

eine logische Null an den Eingang El des zu diesem ihren Endstand η erreicht haben. Somit ist der End-

Zähler Zl gehörigen UND-Gliedes U4 legt und die stand k des Zählers AZ kleiner als der Endstand π

restlichen Zähler Zl ... ZnO über die ODER-Glie- des Zählers Zl ... ZnO zu wählen,

der Gl ... GnO zurückstellt. Ebenso werden über Eine Blocksynchronisierung gemäß der Erfindung

den Schalter 52 die weiteren Decodiereinrichtungen 43 hat den großen Vorteil, daß selbst bei gestörten

DE an den als richtig erkannten Prüftakt TB1 ge- Blöcken die richtige Blockstellung beibehalten wird,

schaltet, und der Ausgang 01 wird über den Schalter Ebenso wird bei längeren Folgen von Bits gleichei

53 mit den weiteren Decodiereinrichtungen DE ver- logischer Wertigkeit die einmal als richtig erkannte

bunden, so daß die an diesem Ausgang 01 für richtig Blockstellung beibehalten. Erst wenn ein anderer dei befundene Blockstellung zur weiteren Decodierung 50 Zähler Zl ... ZnO den Endstand erreicht, schalte

gelangt. die Schaltlogik LOG die Schalter 51 ... 53 auf dies«

Treten längere Folgen gleicher Zeichen auf, so neue Einstellung um.

Hierzu 1 Blatt Zeichnungen

Claims (5)

Patentansprüche:

1. Schaltungsanordnung zur Herstellung des Gleichlaufes von Sende- und Empfangseinrich-Hingen bei der Übertragung von binaren Datenblöcken, die aus Informationsbit', und mindestens einem Synchronisierbit bestehen, und die im Empfänger seriell in ein Schieberegister eingegeben werden, insbesondere für Empfangs- ig einrichtungen ohne Riickfrageniöglichkeii, dadurch gekenn zeichnet, daß ebenso viele gleichartige I'rüfschaltungen (/'51 ... PSnO) vorgesehen sind, wie das Schieberegister Zellen (K 1 ... KnO) besitzt, und jede Prüfschaltung (JVS¹I . . . I¹SmO) mit jeder Zelle (K 1 ... KnO) verbunden h: daß mit jedem Schrittakt (TS) jeweils eine andere Prüfschaltung (PSl . . . PSnh), zyklisch nacheinander angesteuert durch einen entsprechenden Prültakt (7"ßl ... TBnO), entscheidet, ob der in den Zellen. (Ki ... KnO) des Schieberegisters gespeicherte Inhalt der Bildungsvorschrift der sendeseitig gebildeten Datenblöcke entspricht, und entsprechend dem Prüfungsergebnis einen Impuls an einen Zähler (Zl ... ZnO) abgibt, welcher bei positivem Prüfungsergebnis über ein UND-Glied (t/4, U6, UH, U\0) den Zänistand des zu jeder Prüfschaltung (PSl . . . PSnO) gehörigen Zi'ilers (Z 1 ... ZnO) um eins vergrößert oder bei negativem Prüfungseriicbnis über ein anderes UNi -Glied (U3. U5, Ul, L/9) und ein ODER-Glied (Cl ... GnO) den Zähler über den Rücksetzeingang (R 1 ... RnO) dieses Zählers (Zl ... ZnO) zurückstellt, daß, sobald einer dieser Zähler (Zl ... ZnO) einen vorgegebenen Endstand (n) erreicht hat, dieser über eine Schaltlogik (LOG) den Ausgang der entsprechenden Prüfschaltung (/VSl . . P5/?0) und den entsprechenden Prüftakt (TBl . . . TBnO) mit den weiteren Decodiereinrichtungen (DE) verbindet.

2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß, nachdem eine Priitschaltung (PSl ... PSnU) mit den Decodiereinrichtungen (DE) durch d'e Schaltlogik (LOG) über den Schalte- (53) verbunden wurde, sämtliche Zähler (21 ... Z«0) über die ODER-Glieder (Gl . . . GnO) zurückgestellt werden.

3. Schaltungsanordnung nach den Ansprüchen

1 und 2, dadurch gekennzeichnet, daß an samtliehen Eingängen der UND-Glieder (U4, US, US, UlO), welche mit den zweiten Ausgängen (ρ ί ... pnÖ) der Prüfschal hingen (PSl ... PSnO) verbunden sind, welche nicht über die Schaltlogik (LOG) und dem Schalter (53) mit den weiteren Decodiereinrichtungen (DE) zusammengeschaltei werden, über den Schalter (51) eine logische Eins anliegt.

4. Schaltungsanordnung nach den Ansprüchen

1 bis 3, dadurch gekennzeichnet, daß am Eingang des UND-G)^;edes (1/4, U6, US, UlO), welches mit einem zweiten Ausgang (pi ... pnO) verbunden ist, welcher über die Schaltlogik (LOG) mit den weiteren Decodiereinrichtungen (DE) über den Schalter (53) zusammengeschaltet wurde, über den Schalter (51) eine logische Null anliegt.

5. Schaltungsanordnung nach den Ansprüchen

1 bis 4. dadurch '^kennzeichnet, daß ein Eingaim und ein Ausgang der Anfangskippstufe (λ'.·! j über eir.en Mod2-Addierer (AD), die UND-Ghe der [Ul, Ul) und den Negator (N I) deryeMal; mit einem Anfangszähkr (AZ) verbunden sine! daß teim Anliegen einer gleichen Bitfolre au Eingang des Schieberegisters der Zählsfmd die--Anfüiiftszähletsi. IZ) jeweils um eins vergießen wird, bis ein vorgegebener Endstand (K) erreich·. ist. und üuer ein UND-Glied (t/11) und die ODER-Glieder (Gl . . . GnO) die übrigen zu de:. einzelnen Prüfschahungen (PSl ... PSnO) n\ tiehörigen Zähler (Zl ... ZhO) über ihre Rüo. setzeingänge (R 1 . . . R nO) zurückgesetzt werdet; 6. Schaltungsanordnung mich den Ansprüche, 1 bis 5, dadurch gekennzeichnet, daß der vor gegebene Endstund (/;) des Anfangszählers (A/.-niedriger ist als der vorgegebene Endstand (/■:) de; Ubriiicn Zähler (Z I ... ZhO).