JPS63190424A - 分周器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は分周器、特にディジタル回路で構成され、高速
動作する２モジュラス分周器に係る。

最近、テレビジョン受像機、ＦＭ受信機あるいは自動車
電話器等に使用される高周波回路のディジタル回路化が
行なわれており、その中でＶＨＦ、ＵＨＦ帯の高周波で
動作する周波数シンセサイザの開発が進められている。

これらの回路を構成するもののうち重要なものの一つに
周波数を逓降する分周器がある。

ディジタル分周器の開発において重要なことは、その用
途から分周数が可変できること、すなわちプログラマブ
ルであること、高速動作をすることおよび、製造上の歩
留りが良く、安価に構成できることである。

ディジタル分周器は多くのフリップフロップ回路を使用
した一種のパルスチカウンタで構成されるが、ギガヘル
ツ（ＧＨｚ）帯で動作するフリップフロップ回路で構成
することは回路構成素子の精選、設計製造上まだ多くの
問題がある。

従来、高速動作を行ない、かつプログラマブルである分
周器としては高速部と低速部とに分けて構成するいより
ゆるパルススワロ一方式があり、高速部にはパルススワ
ロ一方式用として開発された２モジュラス分周器が使用
される。この２モジュラス分周器が使用される。この２
モジュラス分周器は後に詳しく説明するように、外部制
御信号によって分周数（モード）が２段に切換えられる
（２段以上も可能）もので、低速動作する他のプログラ
マブル（分周数が任意に変えられる）分周器と組合せて
使用される。

このパルススワロ一方式による分周器は原理上最も動作
速度が速い部類に属する可変分周器であが、現在、実用
上では６５０ＭＨｚ程度が限度である。しかし、自動車
電話やＵＨＦテレビジョン受像機に使用する場合、約Ｉ
　Ｇ　Ｈｚ以上で動作する分周器が必要となり、従来の
分周器ではこの要求を満されず、１６８２以上で高速動
作するディジタル分周器の実現が望まれている。

従って、本発明の目的は従来知られている２モジュラス
分周器を改良し、高速動作するディジタル分周器を実現
することである。更に具体的に言うばディジタル分周器
の動作速度が、ディジタル分周器を構成するフリップフ
ロップ回路１段の遅延時間のみでほぼ決定されるスピー
ド（ＩＧＨｚ程度）を持つ、ディジタル分周器を実現す
ることである。

本発明は上記目的を達成するため、２モジュラス分周器
を次の如く構成したことを特徴とする。

即ち、フリップフロップ回路で構成されるバイナリ分周
器と、上記分周器の出力端子に接続された入力端子と外
部制御信号によってクリアが可能なりリア端子と出力端
子を有するフリップフロップ回路で構成されるシフレジ
スタと、上記分周器の出力端子と上記シフトレジスタの
出力端子からの信号の論理和（ＮＯＲも含む）信号を上
記分周器の初段のフリップフロップの入力端子に供給す
るオア回路と、上記分周器の出力端子より分周出力を得
るように構成されている。

すなわち、本発明による２モジュラス分周器はバイナリ
分゛周器をその出力をシフトシフトレジスタの出力信で
制御すると共にモード切換をこのシフトレジスタをクリ
アさせるか否かにより行なうことを特徴とする特 本発明による分周器によれば、分周器の動作速度が、バ
イナリ分周器を構成する初段のフリップフロップ回路の
トグル動作速度にほぼ等しくなり、現存するプロセスで
ＩＧＨｚ程度の動作速度を持つ分周器を得ることができ
る。

上述した動作原理及び他の目的ならび特徴は以下の図面
と関連する説明によって一層明らかになるものと思う。

まず、本発明の理解を容易にするため、本発明による分
周器が主に使用されるパルススワロ一方式による分周器
ならびに、その分周器の動作速度を決定している要因に
ついて説明する。

第１図はパルススワロ一方式の分周器の構成を示す。こ
の方式は周知であるので、ここでは簡単に動作原理を説
明する。入力端子１から分周される入力信号（例えばク
ロック信号）が、高速動作部をなす２モジュラス分周器
３に加えられる。２モジュラス分周器３は分周数ｎとｎ
＋１との２つの動作モードを持つもので、低速動作部４
からの外部制御信号ａによって上記２つの動作モードを
切換える６上記分周器３の出力は他の分周器５およびダ
ウンカウンタ６に加えられる。ここで、便宜上分周器５
の分周器をＫ（Ｋは整数）、またダウンカウンタ６の分
周数をＡとする。さて、最初にダウンカウンタ６が分周
器３の出力パルスをＡ個計数する期間、制御信号ａを発
生し、分周器３の分周数をｎ＋１となるようにする。次
に、ダウンカウンタ６がＡ個パルスを計数した後は、分
周器３のモードはｎに切換り、残りのパルスは分周器５
で計数され、（Ｋ−Ａ）個計数後、再び分周器３のモー
ドをｎ＋１に切換え、同じ動作を繰返す。従って、全体
の分周数Ｎは Ｎ＝　（Ｋ−Ａ）ｎ　＋Ａ（ｎ　＋　１　）＝　ｎ　Ｋ
＋Ａ となり、上記整数ｎ、に、Ａを設定することによって任
意の分周数を設定することができる。上記分周器の動作
速度を決定するのは上記回路で最も高いクロックレート
の信号が加わる２モジュラス分周器３であり、その故、
ＵＨＦ帯の可変分周器を構成する上で、この２モジュラ
ス分周器の開発が必須となっている。

第２図は従来用いられている代表的な分周数５および６
の２モジュラス分周器の回路図である。

同図において、７−１．７−２および７−３はＤフリッ
プフロップ回路、９および１１はそれぞれＯＲゲート回
路およびＮＯＲゲート回路、１０はＡＮＤゲート回路、
１，８．および１２はそれぞれ、クロック信号、入力端
子、モード切換（１１５゜１／６）信号、入力端子、お
よび出力信号端子である。

表１真理値表 〔注〕Ｈ：高レベル　Ｌ：低レベル 表１は上記分周器の動作を表わす真理値表で、同表にお
いて、Ｑｌ、Ｑ２、Ｑ３はそれぞれ、フリップフロップ
回路７−１．７−２および７−３の出力を表わし、Ｈは
高レベル（論理値ＩＩ　Ｉ　Ｉ＋に対応する）、Ｌは低
レベル（論理値（ｌ　ＯＩ＋に対応する）を表わす。以
下動作を簡単に説明する。

まず、最初に各フリップフロップ回路の出力状態が高レ
ベルにあり、モード切換信号が低レベルにあるとする。

この状態でクロック信号が入力されると、出力信号Ｑ３
のＨがＮＯＲ回路１１で反転されているからフリップフ
ロップ回路７−１の入力Ｄ１は低レベルＬとなっている
ので出力信号Ｑ１は低レベルＬとなる。このとき各フリ
ップフロップ回路は同期状態（各クロック端子にクロッ
ク信号が共通に加えられるため）にあるので、出力信号
Ｑ！＝０２の状態がそれぞれフリップフロップ回路７−
２．７−３に同時にシフトされるので、上記表１中２段
目のｒＬＨＨＪの状態に遷移することになる。クロック
信号が加わるに従って、（ＬＬＨ）、（ＬＬＬ）の状態
に至る。この状態に至る過程では、ＯＲゲート回路９、
ＡＮＤゲー・ト回路１０の出力にかかわらずフリップフ
ロップ回路７−１の入力り、は常に高レベルにあるが、
（ＬＬＬ）の状態では、ゲート回路９，１０の出力が低
レベルとなるため、出力Ｑ３はＮＯＲ回路１１で反転さ
れて初めて高レベルとなる。従って次の状態としては（
ＨＪＪ）（ＨＨＬ）となり、初めの状態［ＨＨＨ］にも
どる。即ち、クロックパルスが６個加わる毎に同一の状
態がくり返されす るので出力端子１２はクロック信号の−の周期の信号（
分周された信号）が得られることになる。

ところで、最後の状態（ＨＨＬＩのとき、モード切換信
号を高レベルにすると、ＯＲ回路８．ＡＮ、Ｄ回路１０
の出力は高レベルになるため、フリップフロップ回路７
−１の入力り、は強制的に低レベルとなる。従って、次
のクロックパルスでは状態は（ＬＨＨ）となり、これが
初期状態となる。

以後は分周数の場合と同様の動作によって。

１１５の分周を行なう。

次にこの分周器における動作速度について考えてみよう
。

この様な２モジュラス分周器では、フリップフロップ回
路の他にＯＲ回路、ＡＮＤ回路等の論理回路を必要とす
る。上記の例において、ＮＯＲ回路１１はワイヤードＯ
Ｒ回路とＤ入力の組合せで、又、ＯＲ回路９はワイヤー
ドＯＲ回路で構成できるため、動作速度への影響は少な
く、無視しても差支えないが、ＡＮＤ回路はＯＲ回路の
ように動作速度を落さずに他の手段で実現することが困
難である。従って、従来の２モジュラス分周器の動作速
度はＡＮＤ回路の遅延時間を考慮せざるを得す、したが
って、動作速度はこのＡＮＤ回路の遅延時間と初段のブ
リップフロップ回路の遅延時間を加え合せた値で決る。

すなわちブリップフロップ回路７−１の遅延時間をτＦ
、ＡＮＤ回路の遅延時間をτ＾とすれば２モジュラス分
周器の動作速度を、周波数で表わせば□とするものであ
τ　Ｆ る。

第３図（ａ）は、本発明による２モジュラス分周器の一
実施例の回路図であって、分周数を４と５に切換えられ
るように構成されたものである。

なお、本発明と従来技術の相違を明確にするため。

同じ分周数の従来の技術によって構成した分周器を図（
ｂ）に示している。

第３図（ａ）において、フリップフロップ回路７−４お
よび７−５がバイナリ分周器を構成し、クリア端子ＣＲ
付フリップフロップ回路７−６はシフレジスタで、スイ
ッチ機能とフリップフロップ回路の動作機能とを合せ持
ち、制御信号入力端子８からのクリア信号が高レベルの
ときのみクリア即ち、低レベルが強制出力されるように
構成される。各フリップフロップ回路のクロック端子Ｃ
にはクロック信号が入力端子１から共通に加えられ（す
なわち同期している）、前段のフリップフロップ出力が
次段のフリップフロップ回路の入力端子に接続され、第
１のフリップフロップ回路７−４の入力端子Ｄ１にはフ
リップフロップ回路７−５、および７−６の出力端子Ｑ
ｓ、Ｑｓ＋の出力信号がＯＲ回路（ライアート回路で構
成されている。）を介して加えられる。そして、バイナ
リ分周器のフリップフロップ７−４の出力端子Ｑ４から
分周された信号が出力端子１２を介して取り出される。

本実施例において、シフトレジスタ、すなわちフリップ
フロップ７−６が本発明による分周器の特徴をなす部分
である。以下本実施例の分周器の動作について説明する
。

表２ 表２は上記２モジュラス分周器の動作を説明するための
真理値表を示す。

又、第４図はその動作説明のための各部の信号の状態を
示すタイムチャート図である。まず、最初に各フリップ
フロップ回路の出力Ｑ４．Ｑ５およびＱ６の状態が（Ｈ
，Ｌ、Ｌ）であったとする。

なお、第３図の回路において、フリップフロップ回路７
−４の出力端子は否定出力端子Ｑ４である。

したがって、クロック信号が入力される時点ｔ１の各フ
リップフロップ回路７−４，７−５および７−６の入力
りは（ＬＬＬ）となるから、この状態カフロック入力後
保持される。同様にｊ２＋　ｊ３ｔｔ４のクロック信号
が各フリップフロップ回路のクロック端子Ｃに加えられ
ると、状態は（ＬＨＬ）、（ＨＨＨ）、（ＨＬＨ）と遷
移し、次のクロックし５で初めの状態（ＨＬＬ）に戻る
。したがってクロック信号５個の周期によって、同一の
状態がくり返され、すなわち１１５分周に行なわれる。

ところで、フリップフロップ回路（シフトレジスタ）７
−６のクリア端子ＣＲにモード切換信号が加わり、高レ
ベルになったとすると、フリップフロップ７−６はクリ
アされ、その出力端子Ｑ８は常に低レベルとなり、出力
端子Ｑ４．Ｑ５の状態は、クロック信号ｊ９ｗ　ｔｉｏ
ｙ　ｔ１１＋　ｊｉ。に対応して、それぞれ（ＬＬＩ　
、（ＬＨ）、（ＨＨ）。

（ＨＬ）となり、以後同様の状態をくり返す。すなわち
１７４分周器となる。上記動作において、クロック信号
とＱ４．Ｑ４．Ｑ５．ＱＢの立上り、立下りの時点がず
れているのはフリップフロップの遅延時間τＦを持つた
めである。第３図（ｂ）は上記（ａ）と同様に分周数４
，５のモード切換を行なう従来の２モジユラス分周器の
構成があるが、その動作は原理的に第２図と同様である
ので詳細な説明は省略する。この（ｂ）図の回路におい
ては分周数を切換えるためのＡＮＤゲート回路１０を有
するため、フリップフロップ回路７−９の出力Ｑならび
にモード切換信号のレベルが高から低（又その逆）に変
化する場合に遅延時間τ＾があり、この時間はフリップ
フロップ回路の遅延時間τＦと同程度であるため前述し
た如く最高動作層ＡＮＤゲート回路を必要としないので
最高動作層波数は−までとることができる。

成を示す構成図である。同図において、フリップフロッ
プ回路７−８．および７−９の部分が本発明による２モ
ジユラス分周器を構成し、１／２および１／３の分周を
行なう。本実施例は上記２モジユラスの分周器と他の低
速動作の分周器（分周数４）と組合せてより大きな分周
数をもっ２モジユラス分周器を得ようとする一構成例を
示したちのである。同図で、フリップフロップ回路７−
８がバイナリ分周器を、フリップフロップ回ＦｔＰｒ７
−９がクリア端子ＣＲ１およびＣＲ２を有するシフトレ
ジスタを構成し、上記フリップフロップ回路７−８の入
力端子に上記分周器の出力とシフトレジスタの出力の論
理和（ワイヤードＮＯＲ回路で構成される。）信号が加
えられるように構成されている。以下第６図のタイムチ
ャー１−図を用いて、その動作を説明する。但し１本実
施例では、分周器１３の出力信号のデユーティ比を５０
％とする。

まず、フリップフロップ回路７−８および７−９のそれ
ぞれの出力端子Ｑ７およびＱ８、ならび分周器１３の出
力端子Ｑｅのレベルが全て低レベルの状ｆｍ　（ＬＬＬ
）とすると、クロック信号ｔ１によって、端子Ｑ？、０
８．Ｑｅの出力は（ＨＬＨ）に変る。

次のクロック信号ｔ２によって、Ｑ７は低レベルになり
、分周器１３の出力端子Ｑ、ｌｌからの信号がクリア端
子ＣＲＩに加えられてクリアされているから、Ｑｅは低
レベルを維持し、状態（ＬＬＨ）となる。したがって分
周器の入力端子０日にＱ７の出力の立上りが２回来るま
で、フリップフロップ７−９はクリアの状態を維持する
ので、２モジユラス分周器は１／２分周器としてトグル
動作を行なう。すなわち、状態ｃｒ＝ｒ＝Ｈ〕、（ＨＬ
Ｈ）を２回くり返す。そしてクロック信号ｔ５が来ると
、端子Ｑ７が高レベルに変り、分周器１３の端子Ｃに２
回目のクロック信号が加わることになり端子Ｑａのレベ
ルは反転する。したがって、クロック信号ｔ６の直前で
は状態（ＨＬＬ）となる。クロツク信号ｔ８で状態（Ｌ
ＨＬ）、クロック信号ｔ７で状態（ＬＬＬ）となり、ク
ロック信号ｔ８で状態（ＨＬＬ）となり、分周器１３の
端子Ｃには１回目のＱ７の高立上りがクロック信号とし
て加わるが端子Ｑ、の出力は変化しない。したがってク
ロック信号ｔｇ〜ｔ１□の間では、出方端子Ｑ？＋Ｑ８
の出力は、クロック信号ｔ６〜ｔ８のときと同様の変化
をする。しかし、クロック信号ｔｔｘのとき、端子Ｑ７
のレベルが高レベルとなり、分周器１３には２回目のク
ロックが加わり、出力端子Ｑｓの高レベルとなる。従っ
て、クロック信号ｔ８〜ｔｉ２の間は、２モジュラス分
周器は１７３分周器として動作し、１／３分周動作を２
回繰返し、前述のクロック信号ｔ１の加えられる直前の
状態と同様になる。それ故１／２，１／３の分周がそれ
ぞれ２回ずつ行なわれる状態を繰返すから低速分周器１
３の出力Ｑｓに接続された出力端子１２から、入力端子
１に加えられるクロック信号の周祈数の１／１０分周を
した信号を得ることができる。

なお、上記の説明ではシフトレジスタ７−９の第２のク
リア端子ＣＲ２にモード切換の制御信号が加わらない状
態について述べたが、入力端子８から制御信号を加える
と、Ｑ８は低レベルになるから２モジュラス分周器はフ
リップフロップ回路７−８で構成される１／２分周器と
なり、従って１／４分周器１３の出力には入力クロック
を１／８分周した信号が得られる。

一の分周を行なう場合について説明したが、−般的に第
７図のように構成することによって任意の分周数を持つ
、高速動作をする分周器を実現できる。同図において、
１４は分周数ｎとｎ″＋１で高速動作を行なう２モジュ
ラス分周器で、１７は分周数Ｍの低速分周器で、１６は
上記分周器１７の分周数Ｍを可変する制御回路である。

１７はフリップフロップ回路を縦続接続して構成され、
各段の出力がオア回路１８を介して、上記２モジュラス
分周器のシフトレジスタのクリア信号として加えられる
。上記オア回路の複数の入力信号は制御回路１６によっ
て可変される。

上記分周器１７の出力はＭ個の出力状態をとるから、こ
のＭ個の状態のうちｍ個を低レベル。

（Ｍ−ｍ）個を高レベルの信号として、分周器を制御す
れば入力端子１からの信号に対する出力端子１２の全分
周数Ｎは ｎ（Ｍ−ｍ）＋（ｎ＋１）ｍ＝ｎＭ＋ｍ　　　−（１）
となる。又、制御端子８からクリア信号を入力すれば、
この時の全分周数Ｎは Ｎ＝２Ｍ　　　　　　　　　　　　　　　・・・（２）
となる。従って、上記Ｍ、ｍを適当に設定すれば任意の
分周数の分周器が実現できる。特に前記第１図に示した
従来知られているパルススワロ一方式の分周器に比べ、
ダウンカウンタ６を必要とせず、特に低速分周器の分周
数が１００００以上となるような場合が多いが、この場
合において、ダウンカウンタを必要としない点は装置の
低コスト化安定性の向上に有効な手段となる。上記第５
図の実施例ではｎ　＝　２　、　Ｍ　＝　４　、　ｍ　
＝　２の場合に相当する。

又第７図の構成において、ｎ＝２．ｍ＝１とした場合、
余分周数Ｎは上記（１）、および（２）式より、それぞ
れＮ＝ＩＭ＋１　　　　　・・・（１）′および　　　
　　Ｎ＝２Ｍ　　　　　　　・・・（２）′となり、こ
れは奇数と偶数で整数の全て表わしており、外部からの
制御信号を付加することによって、任意の分周数の分周
器を実現でき、この種の分周器を利用するディジタル周
外数シンセサイザ等の回路装置の設計を極めて容易にす
る。ｍを１にするためには分周器１７を構成する縦続接
続されたフリップフロップ回路各段の出力をオア回路を
通して容易に実現できる。

以上、説明したごとく本発明は、モート換え用ＡＮＤ機
能をフリップフロップ回路のクリア機能に代替して、高
速化を図っており、スピードを決める遅延時間はフリッ
プフロップ回路１段分てあるため従来例に比して大幅に
高速化が可能である。

即ち、本発明によれば、フリップフロップ回路の周波数
と同じ速度をもつ高速分周器が容易に得られ、原理上、
フリップフロップ回路で構成する分周器で最高の動作速
度を有する。現在実用化されているＩＧＨｚのトグル周
波数をもつフリップフロップ回路を用いてＩ　Ｇ　Ｈｚ
まで１／１０゜１／８分周が可能であることを確認した
。

【図面の簡単な説明】

第１図はパルススワロ一方式による分周器の一般的構成
を示す図、第２図は従来の分周器の回路図、第３図（ａ
）は本発明による分周器の回路図、第３図（ｂ）は第３
図（、）と同一の分周率を有する従来の分周器の回路図
、第４図は上記第３図（ａ）の分周器の動作説明のため
のタイムチャート図、第５図は本発明による他の分周器
の他の実施例の回路図、第６図は上記第５図の実施例の
動作説明のためのタイムチャート図、第７図は本発明に
よる分周器の他の実施例の構成を示すブロック図である
。 １・・・クロック入力端子、２．１２・・・出力端子、
３゜１４・・・２モジュラス分周器、４，１３．１７・
・・低速分周器、５・・・分周器、６・・・ダウンカウ
ンタ、７・・・フリップフロップ回路、８・・・外部制
御信号入力端子、９，１８・・・ＯＲ回路、１０・・・
ＡＮＤ回路、１１・・・ＮＯＲ回路、１６・・・分周数
制御回路。 １く　・　　′） −で−ノ 代理人弁理士　小　川　勝　男ゞ、−０，・竿　　ｌ　
　図 第　２　図 Ｙ　３　目 （ｔＬ） ４　　等’／Ｉ　　−ａ　　　５Ｃ１１／ｃｂ　　Ｉｄ
　　　ｃｂ　　ＣＬ　　　Ｑ　　　ｕネ　５Ｔ２］ ′＄　乙　図 Ｙ　７　図

Claims (1)

1. 【特許請求の範囲】 １、単一又は縦続接続された複数個のフリップフロップ
   回路で構成されたバイナリ分周器と、上記分周器に接続
   された入力端子と分周数を変える外部制御信号によって
   クリアを行うクリア手段と出力端子を有するシフトレジ
   スタと、上記分周器の出力と上記レジスタの出力信号の
   論理演算信号を上記分周器の初段のフリップフロップ回
   路の入力端子に供給する論理回路とを具備してなること
   を特徴とする分周器。 ２、特許請求の範囲第１項記載の分周器において、論理
   回路がワイアード論理回路で構成されたことを特徴とす
   る分周器。 ３、特許請求の範囲第１項記載の分周器において、シフ
   トレジスタがフリップフロップ回路で構成されたことを
   特徴とする分周器。 ４、特許請求の範囲第１項記載の分周器において、バイ
   ナリ分周器は第１のフリップフロップ回路と上記第１の
   フリップフロップ回路の否定出力信号を入力とする第２
   のフリップフロップ回路と、上記各フリップフロップ回
   路のクロック端子に共通に入力信号を加える入力端子と
   、上記第１のフリップフロップ回路の否定出力信号を分
   周出力として取り出す出力端子とを有して構成されたこ
   とを特徴とする分周器。 ５、特許請求の範囲第１項記載の分周器において、上記
   バイナリ分周器は単一のフリップフロップ回路で構成さ
   れ、上記論理回路はＮＯＲ回路で構成され、上記フリッ
   プフロップ回路およびシフトレジスタの各クロック端子
   に入力信号が共通に加えられるように構成されたことを
   特徴とする分周率１／２と１／３を切換える分周器。 ６、単一又は縦続接続された複数個のフリップフロップ
   回路で構成されたバイナリ分周器と上記分周器に接続さ
   れた入力端子と分周数を変える外部制御信号によってク
   リアを行なうクリア手段と出力端子を有するシフトレジ
   スタと、上記分周器の出力と上記シフトレジスタの出力
   信号の論理演算信号を上記分周器の初段のフリップフロ
   ップ回路の入力端子に供給する論理回路を有してなる第
   １の分周器と、フリップフロップ回路を縦続接続して、
   かつ上記第１の分周器の出力を更に分周する第２の分周
   器と、上記第２の分周器を構成するフリップフロップ回
   路出力の少なくとも一部の出力を上記第１の分周器の上
   記シフトレジスタに信号として加える帰還回路とを有し
   てなることを特徴とする分周器。 ７、特許請求の範囲第６項記載の分周器において、第１
   の分周器は分周数ｎ、とｎ＋１（ｎは整数）を切換える
   ２モジュラス分周器で、上記帰還回路が、第２の分周器
   を構成する複数個のフリップフロップ回路の全出力を入
   力とするＯＲ回路で構成されたことを特徴とする分周器
   。